JPS61255046A - 複合半導体記憶装置 - Google Patents

複合半導体記憶装置

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JPS61255046A
JPS61255046A JP60096888A JP9688885A JPS61255046A JP S61255046 A JPS61255046 A JP S61255046A JP 60096888 A JP60096888 A JP 60096888A JP 9688885 A JP9688885 A JP 9688885A JP S61255046 A JPS61255046 A JP S61255046A
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JP
Japan
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semiconductor memory
terminals
memory devices
memory device
input
Prior art date
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Application number
JP60096888A
Other languages
English (en)
Inventor
Masuo Tsuji
辻　満寿夫
Kunio Katsuno
勝野　邦夫
Masayuki Yoshizawa
吉澤　正幸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Publication date
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    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
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    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体記憶装置を複数個外部結線し大容量記
憶ｉ７Ｍ置として構成する複合半導体記憶値＃に関する
。
〔発明の概要〕
本発明は、半導体記憶装置を複数個外部結線し大容量記
憶装置として構成する複合半導体記憶装置において１個
々の半導体記憶装置の入出力端子、電源端子を含む平面
と垂直方向に該個別の半導体記憶装置を積み重ね、入出
力端子、電源端子をそれぞれ結線することにより外部結
線スペースの減少を狙ったものである。
〔従来の技術〕
従来、複合半導体記憶装置では、嬉２図に示す、ように
個々の半導体記憶装置を入出力端子を含む平面上に配Ｉ
ｔ（同一平面の表裏を含む）していた。
２〜９．２′〜９′は入出力端子、１１　、１２はそれ
ぞれ基板上で裏側、裏側の配線層、　１３は表裏配線を
接続するスルーホールである。
〔発明が解決しようとする問題点及び目的〕従来の複合
半導体記憶装置は、個々の半導体記憶装置を入出力端子
を含む平面上に配置しておりしかも、個々の半導体記憶
装置の各入力、出力端子を対応させて結線していたため
外部結線スペースを多く必要とし、配線層が一層では不
足し２層、８Ｎ１１と多層化が必要となっていた。
そこで本発明は、二の外部結線に必要な配線領域のＩｌ
ｒ積を減少させることを目的とする。
〔問題点を解決するための手段〕
上記問題点を解決するために１本発明の複合半導体記憶
装置は１個々の半導体記憶装置の入出力端子−電源端子
を含む平面と垂直方向に該個々の半導体記憶装置を積み
重ね、入出力端子、電源端子をそれぞれ結線することを
特数とする―〔実＃１例〕 以下に本発明の実施例を図面にもとすいて説明する。嬉
１図において複合半導体記憶装置は２コの個々の半導体
記憶装置を入出力端子を含む平面の垂直方向に１個々の
半導体記憶装置を積み重ねたものである１個々の半導体
記憶装置は１とｌ’ｓ２　、８　、４　、５　、６　、
７　、８　、９　、２”、　８’、　４’。
５’、　６’、　７’、　８’、　９’は個々の半導体
記憶装置の入出力端子及び電源端子である。
第８図は本発明の縦断面図であり、第４図は本発明の横
断面図でも、り各入力端子はハンダ等１１で結合される
。この場合、各チップのアドレス端子及び出力端子はそ
のまま対応させて結合されるが個々の半導体記憶装置ｌ
ｌと１１のいずれかを選択するための端子（チップセレ
クト端子と呼ばれていることが多い）ＩＣついては下記
の三通りの方法が考えられる。
Φチップセレクト端子を１　、１’で片側はハイレベル
で選択、他の一方はロウレベルで選択するよ５４４個々
半導体記憶装置での変えておいて同一端子に出しておき
本発明の他の端子と同様に結線して使用する。
・チップセレクト端子のみ異なる端子ＶＣ１，１’の状
態でしておき、互いに対応する端子はオープン状態とし
ておき本発明の他の端子と同様に結線してチップセレク
ト２端子に命令を与えて使用する。
・１　、１’の個別の半導体記憶装置？作る際、チップ
セレクト端子として個々に複数個用意しておきその電位
組み合せとしてそのチップとチップセレクトする９例え
ばチップセレクト端子として２端子と考えれば、２端子
の組合せは４通り可能であるから、積み重ねる個数は４
段まで、同一位置の２端子を重ねて外部信号を与えれば
よい。
このようＶＣ１本発明の方法は図示した２段重ねだけで
なく多段に重ねてｉくことが可能である。
〔発明の効果〕
本発明は、以上説明したように５個々の半導体記憶装置
を選択する端子のみ特別な処Ｗをしてやれば原理的には
何段も重ねることができ、縦方向（高さ）は増加するが
従来の方式に比較して配線領械が減少するため５体積的
には数分の−から数十分の−まで減少させることができ
る。
【図面の簡単な説明】
第１図は本発明にかかる複合半導体記憶装置の構成斜視
図 Ｗ、２図は従来の複合半導体記憶装置の構成図ＷＸｓ図
は本発明の複合半導体記憶装置の縦断面図 第４図は本発明の複合半導体記憶装置の横断面１、ＩＩ
・・・個々の半導体記憶装置 ２〜９，２′〜９１・・個々の半導体記憶装置の入出力
端子及び電源端子 以上

Claims (1)

    【特許請求の範囲】
  1. 　複数の半導体記憶装置を結線実装し、大容量記憶装置
    を構成する複合半導体記憶装置において、個々の半導体
    記憶装置の入出力端子、電源端子を含む平面と垂直方向
    に該個々の半導体記憶装置を積み重ね、入出力端子、電
    源端子をそれぞれ結線したことを特徴とする複合半導体
    記憶装置。
JP60096888A 1985-05-08 1985-05-08 複合半導体記憶装置 Pending JPS61255046A (ja)

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