JPH02224266A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体装置に関し、特に、複数の素子を積み
重ねた基板上に実装できるように形成されたパッケージ
を有する半導体装置に関する。

［従来の技術および発明が解決しようとする課題］第８
図は従来の半導体装置の外観図であり、第９図および第
１０図は同一の半導体装置を上下に積み重ねた状態を示
す外観図である。

第８図を参照して、半導体装置１は複数のり一ド端子２
，３を有している。リード端子２は電源端子、接地端子
、アドレス入力端子、データ入出力端子などであり、リ
ード端子３は半導体装置１を選択するためのチップセレ
クト信号が入力される端子である。このような半導体装
置１は、従来基板上に平面的に配置されて実装されるの
が通常であったが、最近では実装密度を高めるために、
第９図に示すように、上下に半導体装置１を積み重ねて
実装することが行なわれつつある。

この場合、電源、接地、アドレス、データの各リード端
子２はそれぞれ共通であるため、上下の半導体装置１の
リード端子２が接触しても差し支えない。しかし、リー
ド端子３には各半導体装置１ごとの固有のチップセレク
ト信号が入力されるため、上下の半導体装置１のリード
端子３が接触すると、各半導体装置１を選択することが
できない。このため、第１０図に示すように、チップセ
レクト信号リード端子３の形状を変える必要があった。

それゆえに、この発明の主たる目的は、同一バッケージ
の半導体装置を複数個上下に積み重ねて実装することが
でき、任意の半導体装置を選択することができるような
半導体装置を提供することである。

［課題を解決するための手段］ この発明に係る半導体装置は、電源、接地電位。

アドレス信号などのように共通に使用できる端子はパッ
ケージを積み重ねたとき、同一信号の端子が接続される
ように形成し、チップセレクト信号の端子はそれぞれ接
続されず、下の半導体装置のパッケージに配線された配
線が上部に積載された半導体装置のチップセレクト信号
端子に接続されるように形成される。

［作用］ この発明における半導体装置は、必要数の半導体装置を
上部に積み重ねて接続し、共通に使用できる電源、アド
レス信号などを最下部の半導体装置から供給し、選択す
る任意の半導体装置のチップセレクト信号を最下部の配
線端子から選択する。

［発明の実施例コ 第１図はこの発明の一実施例の外観図であり、第２図は
同じ半導体装置を積み重ねて実装した状態を示す図であ
る。

第１図において、半導体装置５の長手方向側面には電源
、接地電位、アドレス信号、データ入出力のためのリー
ド端子６が上下方向に延びるように形成されており、短
手方向にはチップセレクト信号が入力されるリード端子
７が形成されるとともに、このチップセレクトのリード
端子７を選択するための配線８が形成されている。

上述のごとく構成された半導体装置を実装するときには
、第２図に示すように、最下部の半導体装置５は基板９
に接続され、直接基板９上のチップセレクト信号配線「
によって選択、非選択が決定される。上部の半導体装置
はそれぞれチップセレクト信号配線Ｓ２．Ｓ３．Ｓ４°
からのチップセレクト信号がパッケージ上の配線８を介
して個々の半導体装置５のチップセレクト用リード端子
７に接続されており、選択、非選択を最下部の半導体装
置の配線８で決定することができる。

第３図は具体例として、１６にスタティックＲＡＭにこ
の発明を適用した場合の読出タイミングを示す図である
。１６にスタティックＲＡＭでは、共用できる信号とし
て電源Ｖｃｃ、　　アドレス入力ＡＩ）　”Ａ　１６　
、データ人出力Ｄ　Ｑ　＋〜８があり、共用できない信
号としてチップセレクト人力Ｓがある。そして、チップ
セレクト人力Ｓが′Ｈルベルのとき、その半導体装置は
他の信号に関係なく非選択状態であり、入出力は高イン
ピーダンスとなる。

逆にチップセレクト人力Ｓを“Ｌ゛レベルしたとき、ア
ウトプットイネーブル人力ＯＥ、書込制御人力Ｗの信号
により、書込み、読出しを行なうことができるようにな
る。このようなスタティックＲＡＭを第２図に示すよう
に接続すると、チップセレクト信号Ｓ、（ｎは１〜４の
いずれか１つ）を“Ｌ”レベルにしたとき、選択される
半導体装置のみの書込みあるいは読出しが行なわれ、他
の装置は出力が高インピーダンスとなっており、動作の
妨げにならない状態で非選択となる。第３図に示したタ
イミング図では、各チップセレクト信号■〜■を順次“
Ｌ″レベルすることにより、各半導体装置のデータを順
次出力することができる。

なお、上述の実施例では、スタティックＲＡＭについて
説明したが、装置を選択、非選択にする信号を有するも
のであればどのようなものであってもよい。また、チッ
プセレクト信号と同等なものとしては、ＲＯＭではチッ
プイネーブル信号でπ、ダイナミックＲＡＭではπ１石
が考えられる。

第４図はこの発明の他の実施例を示す縦断面図である。

この第４図に示した実施例は、パッケージの上面に凸部
１０を形成し、下面に凹部１１を形成し、半導体装置５
ａを上下に積載したとき、下部の半導体装置５ａの凸部
１０が上部の半導体装置５ａの凹部１１に嵌合すること
によって、安定にかつ確実に積載できるようにしたもの
である。

第５図はこの発明のその他の実施例を示す要部断面図で
ある。この実施例は、第１図に示した配線８の上面に凸
部１２を形成し、下面に凹部１３を形成し、第４図に示
した実施例と同様にして上下に積載したとき、下部の半
導体装置５ｂの凸部１２が上部の半導体装置５ｂの凹部
１３に嵌合することによって、安定かつ確実に積載でき
る。

第６図はこの発明のさらに他の実施例を示す要部断面図
である。この実施例は、電源のためのリード端子６１と
接地のためのリード端子６２との間にチップコンデンサ
１４を組込むためのスペース１５と配線１６を形成した
ものである。このように、チップコンデンサ１４を接続
したことによって、半導体装置５ｃを上下に積載したと
きに間通となる電源ノイズに対する対策を施すことがで
きる。

第７図はこの発明のさらに他の実施例を示す要部断面図
である。この実施例は、パッケージの上面に電源配線層
１７と誘電体層１９を形成し、下面に接地配線層１８と
誘電体層２０を形成し、半導体装置５ｄを積載したとき
、電源配線層１７と接地配線層１８との間に誘電体層１
９．２０を介在させることによって、コンデンサ２１と
して働くように構成したものである。したがって、この
実施例においてち、半導体装置５ｄを上下に積載したと
きに問題となる電源ノイズに対する対策を施すことがで
きる。

なお、上述の実施例では、チップセレクト信号に対する
配線８をパッケージに設けた場合について説明したが、
チップセレクト信号が共通であって、データ入出力端子
に対して配線を設けるように構成してもよい。この場合
、データの入出力数を任意に変更できるという効果があ
る。

［発明の効果］ 以上のように、この発明によれば、パッケージの側面に
重ね合わせた上下の素子を接続するための配線を設ける
ようにしたので、外形が全く等しい半導体装置を任意の
数量で上部に積載して使用することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の外観図である。 第２図はこの発明の一実施例の半導体装置を積み重ねて
実装した状態を示す図である。第３図は１６にスタティ
ックＲＡＭにこの発明を適用した場合の続出タイミング
を示す図である。第４図はこの発明の他の実施例を示す
縦断面図である。第５図はこの発明のその他の実施例を
示す要部断面図である。第６図はこの発明のさらに他の
実施例を示す要部断面図である。第７図はこの発明のさ
らに他の実施例を示す要部断面図である。第８図は従来
の半導体装置の外観図である。第９図および第１０図は
同一の半導体装置を上部に積み重ねた状態を示す外観図
である。 図において、５，５ａ〜５ｄは半導体装置、６゜７．６
１．６２はリード端子、８は配線、９は基板、１０．１
２は凸部、１１．１３は凹部、１４はチップコンデンサ
、１７は電源配線層、１９゜２０は誘電体層、１８は接
地配線層、２１はコンデンサを示す。 ８１図 第２図

Claims (1)

1. 【特許請求の範囲】 それぞれを上下方向に複数積み重ねて実装できるように
   パッケージを形成した半導体装置であって、 前記パッケージの側面に、積み重ねた上部の素子を接続
   するための配線を設けたことを特徴とする、半導体装置
   。