KR20210143568A - 코어 다이가 제어 다이에 스택된 스택 패키지 - Google Patents

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KR20210143568A
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Abstract

스택 패키지는 패키지 기판 상에 스택된 제어 다이 및 코어 다이를 포함할 수 있다. 코어 다이는 메모리 셀 어레이들을 각각 포함한 뱅크들, 로우 디코더들 및 컬럼 디코더들이 배치된 뱅크사이영역, 및 제1배선들을 통해 로우 디코더들 및 컬럼 디코더들과 전기적으로 연결되는 제1접속 패드들이 배치된 패드 영역을 포함할 수 있다. 제어 다이는, 제1접속 패드들에 접속되는 제어다이관통비아들이 배치된 관통비아 영역, 및 제2배선들을 통해 제어다이관통비아들과 전기적으로 연결되는 제어 회로부가 배치된 회로 영역을 포함할 수 있다.

Description

코어 다이가 제어 다이에 스택된 스택 패키지{Stack package including core die stacked over controlling die}
본 출원은 반도체 패키지 기술에 관한 것으로, 특히, 코어 다이(core die)가 제어 다이(controller die) 상에 스택된 스택 패키지에 관한 것이다.
복수의 반도체 다이들을 하나의 패키지 구조 내에 통합하는 시도들이 다양하게 이루어지고 있다. 반도체 다이들을 실질적으로 수직하게 서로 스택(stack)하여 스택 패키지를 구성하는 시도들이 이루어지고 있다. 스택된 반도체 다이들은 동일한 기능을 수행하는 동일한 형태의 다이 구조로 구성될 수 있다.
반도체 다이는 메모리 셀 어레이(memory cell array)들과 이들 메모리 셀 어레이를 제어하는 제어 회로를 포함하여 구성될 수 있다. 스택된 반도체 다이와 패키지 기판를 서로 접속시키기 위해서, 반도체 다이와 패키지 기판 사이에 다양한 형태의 인터포즈 연결 구조(interposing interconnection structure)가 도입될 수 있다.
본 출원은 메모리 셀 어레이를 포함하는 코어 다이와, 제어 회로부를 포함하는 제어 다이를 서로 분리된 반도체 다이들로 구성하고, 코어 다이를 제어 다이 상에 스택하여 메모리 장치(memory apparatus)를 구성한 스택 패키지 구조를 제시하고자 한다.
본 출원의 일 관점은, 스택 패키지가 패키지 기판 상에 배치된 코어 다이; 및 상기 코어 다이와 상기 패키지 기판 사이에 배치되어 상기 코어 다이를 제어하는 제어 다이;를 포함할 수 있다.
상기 코어 다이는, 메모리 셀 어레이들을 각각 포함한 뱅크들; 로우 디코더들 및 컬럼 디코더들이 배치된 뱅크사이영역; 및 제1배선들을 통해 상기 로우 디코더들 및 컬럼 디코더들과 전기적으로 연결되는 제1접속 패드들이 배치된 패드 영역;을 포함할 수 있다.
상기 제어 다이는, 상기 제어 다이를 관통하여 상기 제1접속 패드들에 접속되는 제어다이관통비아들이 배치된 관통비아 영역; 및 제2배선들을 통해 상기 제어다이관통비아들과 전기적으로 연결되는 제어 회로부가 배치된 회로 영역을 포함할 수 있다.
본 출원의 일 관점은, 스택 패키지가 패키지 기판 상에 배치된 제1코어 다이; 상기 제1코어 다이 상에 배치된 제2코어 다이; 상기 제1코어 다이와 상기 패키지 기판 사이에 배치되어 상기 제1 및 제2코어 다이들을 제어하는 제어 다이;를 포함할 수 있다.
상기 제1코어 다이는, 제1메모리 셀 어레이들을 각각 포함한 제1뱅크들; 제1접속 패드들 및 제1코어다이관통비아들이 배치된 제1패드 영역; 및 제1배선들을 통해서 상기 제1접속 패드들에 전기적으로 연결된 제1로우 디코더들 및 제1컬럼 디코더들, 상기 제1로우 디코더들 및 제1컬럼 디코더들에 전기적으로 접속된 제2접속 패드들, 및 제2코어다이관통비아들이 배치된 제1뱅크사이영역;을 포함할 수 있다.
상기 제어 다이는, 상기 제어 다이를 관통하여 상기 제1접속 패드들에 접속되는 제어다이관통비아들이 배치된 관통비아 영역; 및 제2배선들을 통해 상기 제어다이관통비아들과 전기적으로 연결되는 제어 회로부가 배치된 회로 영역을 포함할 수 있다.
본 출원의 실시예들에 따르면, 메모리 셀 어레이를 포함하는 코어 다이와, 제어 회로부를 포함하는 제어 다이를 서로 분리된 반도체 다이들로 구성하고, 코어 다이를 제어 다이 상에 스택하여 메모리 장치를 구성한 스택 패키지 구조를 제시할 수 있다.
도 1은 일 실시예에 따른 스택 패키지를 보여주는 개략적인 단면도이다.
도 2는 도 1의 스택 패키지의 코어 다이 및 제어 다이를 확대하여 보여주는 개략적인 단면도이다.
도 3은 도 2의 코어 다이의 뱅크들 및 패드 영역의 배치를 보여주는 개략적인 평면도이다.
도 4는 도 2의 코어 다이의 접속 패드들의 배치를 보여주는 개략적인 평면도이다.
도 5는 도 2의 제어 다이의 회로 영역 및 관통비아영역의 배치를 보여주는 개략적인 평면도이다.
도 6은 도 2의 코어 다이 및 제어 다이를 포함한 메모리 장치를 보여주는 블록도이다.
도 7은 도 1의 스택 패키지의 코어 다이 및 브리지 다이를 확대하여 보여주는 개략적인 단면도이다.
도 8은 도 7의 브리지 다이의 브리지다이관통비아들의 배치를 보여주는 개략적인 평면도이다.
도 9는 일 실시예에 따른 스택 패키지를 보여주는 개략적인 단면도이다.
도 10은 일 실시예에 따른 스택 패키지를 보여주는 개략적인 단면도이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다.
본 출원의 예의 기재에서 "제1" 및 "제2", "측면(side)", "상부(top)"및 "하부(bottom or lower)"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
반도체 패키지는 반도체 다이 또는 반도체 칩과 같은 전자 소자들을 포함할 수 있으며, 반도체 다이 또는 칩은 전자 회로가 집적된 반도체 기판이 다이(die) 또는 칩 형태로 절단 가공된 형태를 포함할 수 있다. 반도체 칩은 DRAM이나 SRAM, NAND FLASH, NOR FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나, 또는 반도체 기판에 논리 회로가 집적된 로직(logic) 다이나 에이직(ASIC) 칩, 어플케이션 프로세서(AP: Application Processor), 그래픽 처리 장치(GPU: Graphic Processing Unit), 중앙 처리 장치(CPU: Central Processing Unit), 또는 시스템 온 칩(SoC: System On Chip)과 같은 프로세서를 의미할 수 있다. 반도체 패키지는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 인간에 착용 가능한(wearable) 전자 기기들에 적용될 수 있다. 반도체 패키지는 사물 인터넷에 적용될 수 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 일 실시예에 따른 스택 패키지(10)를 보여주는 개략적인 단면도이다. 도 1을 참조하면, 스택 패키지(10)는 패키지 기판(packaging substrate: 100), 코어 다이(core die: 200), 제어 다이(controller die: 300), 브리지 다이(400) 및 봉지재(encapsulant: 500)를 포함하여 구성될 수 있다. 패키지 기판(100) 상에 코어 다이(200)가 배치되고, 코어 다이(200)와 패키지 기판(100) 사이에 제어 다이(300)가 배치될 수 있다. 코어 다이(200)는 제어 다이(300) 상에 실질적으로 수직하게 스택(stack)된다. 패키지 기판(100) 상에 브리지 다이(bridge die: 400)가 배치될 수 있다. 브리지 다이(400)는 코어 다이(200)와 패키지 기판(100) 사이에 배치될 수 있다. 브리지 다이(400)는 제어 다이(300)와 수평 방향으로 이격되면서 배치될 수 있다. 복수의 브리지 다이(400)들이 제어 다이(300)를 사이에 두고, 제어 다이(300)의 좌측 및 우측에 각각 배치될 수 있다.
패키지 기판(100)은 코어 다이(200)나 제어 다이(300)를 외부 모듈(module)이나 외부 부품(component)에 전기적으로 연결시키는 배선회로 부재(interconnection circuit member)로 구성될 수 있다. 패키지 기판(100)은 인쇄회로기판(PCB: Printed Circuit Board)이나 인터포저(interposer) 또는 다층 배선 구조체(multi-layer interconnection structure) 형태로 도입될 수 있다. 패키지 기판(100)의 일 표면에는 외측 커넥터(outer connecter: 190)들이 부착될 수 있다. 외측 커넥터(190)는 도전성 범프(bump)나 솔더 볼(solder ball) 형태의 접속 부재일 수 있다.
제1내측 커넥터(510)가 패키지 기판(100)과 제어 다이(300)를 서로 전기적으로 연결하도록, 패키지 기판(100)과 제어 다이(300) 사이에 도입될 수 있다. 제2내측 커넥터(520)가 코어 다이(200)와 제어 다이(300)를 서로 전기적으로 연결하도록, 코어 다이(200)와 제어 다이(300) 사이에 도입될 수 있다. 제3내측 커넥터(530)가 패키지 기판(100)과 브리지 다이(400)를 서로 전기적으로 연결하도록, 패키지 기판(100)과 브리지 다이(400) 사이에 도입될 수 있다. 제4내측 커넥터(540)가 코어 다이(200)와 브리지 다이(400)를 서로 전기적으로 연결하도록, 패키지 기판(100)과 브리지 다이(400) 사이에 도입될 수 있다. 제1 내지 제4내측 커넥터들(510, 520, 530, 540)은 도전성 범프 형태로 도입될 수 있다.
봉지재(500)는 패키지 기판(100)의 다른 일 표면을 덮으면서, 코어 다이(200), 제어 다이(300), 및 브리지 다이(400)들을 덮도록 형성될 수 있다. 봉지재(500)는 에폭시몰딩재(epoxy molding compound)와 같은 봉지 물질을 포함하여 형성될 수 있다.
도 2는 도 1의 스택 패키지(10)의 코어 다이(200) 및 제어 다이(300)를 확대하여 보여주는 개략적인 단면도이다.
도 2를 참조하면, 코어 다이(200)는 데이터(data)가 저장되는 메모리 반도체 다이로 구성될 수 있다. 제어 다이(300)는 코어 다이(200)에 데이터를 저장하고, 저장된 데이터를 독출(read)하는 동작을 제어하는 제어 회로부(controlling circuitry: 310)을 포함하는 다른 반도체 다이로 구성될 수 있다. 코어 다이(200)와 제어 다이(300)가 하나의 메모리 장치를 구성할 수 있다.
도 3은 도 2의 코어 다이(200)의 뱅크(210)들 및 패드 영역(230)의 배치를 보여주는 개략적인 평면도이다.
도 3 및 도 2를 함께 참조하면, 코어 다이(200)는 뱅크(bank: 210)들과, 뱅크(210)들이 이격된 사이 영역인 뱅크사이영역(interbank region: 220)들, 및 패드 영역(pad region: 230)을 포함하는 반도체 다이로 구성될 수 있다. 뱅크사이영역(220)은 격자 무늬 형상(lattice shape)을 가지는 영역일 수 있다. 다수의 뱅크(210)들과 뱅크사이영역(220)이 모여 하나의 제1코어 영역(core region: 241)을 구성할 수 있다.
제1코어 영역(241)과 제2코어 영역(242)이 나란히 배치되고, 제1코어 영역(241)과 제2코어 영역(242) 사이에 패드 영역(230)이 설정될 수 있다. 코어 다이(200)는 서로 마주보는 두 제1측면들(201U, 201B)과, 제1측면들(201U, 201B)을 서로 이어주면서 서로 마주보는 다른 두 제2측면들(201L, 201R)을 포함하는 장방형 형상을 가질 수 있다. 패드 영역(230)은 제2측면들(201L, 201R)과 이격되면서, 제1측면들(201U, 201B)을 이어주도록 길게 라인(line) 형상으로 연장된 영역일 수 있다. 뱅크(210)들과 뱅크사이영역(220)은 패드 영역(230)과 제2측면들(201L, 201R) 사이에 배치될 수 있다.
뱅크(210)는 메모리 셀 어레이(memory cell array)를 포함하여 구성될 수 있다. 메모리 셀 어레이는 다수의 메모리 셀(memory cell: 211)들이 매트릭스(matix)를 이루며 배열되어 구성될 수 있다. 메모리 셀(211)은 디램 메모리 셀(DRAM cell)로 구성될 수 있다. 메모리 셀(211)은 트랜지스터 소자와 저장 소자(storage unit)로 구성될 수 있다. 저장 소자는 커패시터 소자로 구성될 수 있다.
뱅크사이영역(220)에 로우 디코더(row decoder: 221)들 및 컬럼 디코더(column decoder: 222)들이 배치될 수 있다. 로우 디코더(221) 및 컬럼 디코더(222)는 메모리 셀 어레이 중 특정 메모리 셀(211)을 억세스(access)하도록, 메모리 셀 어레이에 인접한 위치에 집적될 수 있다. 로우 디코더(221) 및 컬럼 디코더(222)는 각각 다수의 스위치(switch)들을 포함한 회로로 구성될 수 있다. 메모리 셀 어레이는 워드 라인(WL)과 비트 라인(BL)의 교차점 부분에 위치한 메모리 셀(211)을 포함할 수 있다. 로우 디코더(221)가 수신된 로우 어드레스(row address) 신호에 응답하여 특정 워드 라인(WL)을 선택하고, 컬럼 디코더(222)가 수신된 컬럼 어드레스 신호에 응답하여 특정 비트 라인(BL)을 선택할 수 있다.
도 4는 도 2의 코어 다이(200)의 접속 패드들(231, 232)의 배치를 보여주는 개략적인 평면도이다.
도 4 및 도 2를 참조하면, 패드 영역(230)은 제1접속 패드(231)들이 배치된 영역일 수 있다. 제1접속 패드(231)들은 제어 다이(300)에 전기적으로 그리고 다른 다이를 개재하지 않으면서 직접적으로 연결되는 접속 패드들일 수 있다. 제1접속 패드(231)들은 제어 다이(300)와 전기적으로 연결되는 전기적 단자들이다. 제2내측 커넥터(520)들이 제1접속 패드(231)들에 각각 부착되도록, 제1접속 패드(231)들은 코어 다이(200)의 제어 다이(300)를 마주보는 일 표면(200S)에 배치될 수 있다.
제1접속 패드(231)들은 제2내측 커넥터(520)들에 중첩되도록 위치할 수 있다. 제1접속 패드(231)들은 제어 다이(300)에 중첩되도록 위치할 수 있다. 제1접속 패드(231)들은 뱅크(210)들에 중첩되지 않도록, 패드 영역(230) 내에 위치한다. 제1접속 패드들이 뱅크(210)에 중첩될 경우, 제1접속 패드들에 제2내측 커넥터들을 부착되는 충격에 의해, 뱅크(210) 내에 집적된 메모리 셀(211)에 불량이 유발될 우려가 있다. 제1접속 패드(231)들이 배치된 패드 영역(230)에는 회로 소자나 메모리 셀들이 배치되고 있지 않으므로, 제1접속 패드(231)들에 제2내측 커넥터(520)들이 부착되는 과정에서 코어 다이(200)에 집적된 회로 소자들에 불량이 유발되는 것을 유효하게 억제하거나 방지할 수 있다.
제어 다이(300)에 의해 제공되는 제어 신호들은 로우 디코더(221)들 및 컬럼 디코더(222)들에 전달된다. 제1접속 패드(231)들은 제1배선(233)들을 통해서 로우 디코더(221)들 및 컬럼 디코더(222)들에 각각 전기적으로 연결된다. 제1배선(233)들의 일부는 뱅크(210)를 가로질러 컬럼 디코더(222)에 연결되도록 연장되는 도전 패턴을 포함할 수 있다.
도 4를 도 1 및 도 2와 함께 참조하면, 제2접속 패드(232)들이 뱅크사이영역(220)에 제1접속 패드(231)들과 구분되는 다른 접속 패드들로 배치될 수 있다. 제2접속 패드(232)들은 브리지 다이(400)에 전기적으로 직접적으로 그리고 다른 다이를 개재하지 않고 직접적으로 연결되는 접속 패드들일 수 있다. 제2접속 패드(232)들은 브리지 다이(400)와 전기적으로 연결되는 전기적 단자들이다. 제4내측 커넥터(540)들이 제2접속 패드(232)들에 각각 부착되도록, 제2접속 패드(231)들은 제4내측 커넥터(540)들에 그리고 브리지 다이(400)에 중첩되도록 배치될 수 있다. 제2접속 패드(232)들은 제4배선(234)들을 통해서 로우 디코더(221)들 및 컬럼 디코더(222)들에 각각 전기적으로 연결될 수 있다. 제1배선(233) 및 제4배선(234)의 "제1, 제4"는 순서를 지칭하기 보다는 서로 구분하기 위한 것이다.
도 2 및 도 4를 참조하면, 코어 다이(200)는 코어 다이 몸체(200B)와 코어 다이 유전층(200D)를 포함할 수 있다. 코어 다이 유전층(200D)는 코어 다이 몸체(200B)을 덮도록 형성될 수 있다. 메모리 셀(211)들, 로우 디코더(221)들 및 컬럼 디코더(222)들이 코어 다이 몸체(200B)에 집적될 수 있다. 제1배선(233)들, 및 제4배선(234)들은 코어 다이 유전층(200D) 내에 위치할 수 있다. 제1배선(233)들, 및 제4배선(234)들은 다층 금속 배선 구조(multilayer metallization structure)로 형성될 수 있다. 제1접속 패드(231) 및 제2접속 패드(232)들의 일 표면들은 코어 다이 유전층(200D)에 의해 드러날 수 있다.
도 5는 도 2의 제어 다이(300)의 회로 영역(320) 및 관통비아영역(330)의 배치를 보여주는 개략적인 평면도이다.
도 2 및 도 5를 참조하면, 제어 다이(300)는 코어 다이(200)에 수직하게 중첩되도록 배치될 수 있다. 제어 다이(300)는 제어 다이 몸체(300B)와 제어 다이 유전층(300D)를 포함할 수 있다. 제어 다이 유전층(300D)은 제어 다이 몸체(300B)을 덮도록 형성될 수 있다. 제어 다이(300)는 회로 영역(320)과 관통비아 영역(330)을 포함하여 구성될 수 있다.
제어다이관통비아(350)들은 제어 다이(300) 또는 제어 다이 몸체(300B)를 실질적으로 상하로 관통하는 도전 부재일 수 있다. 제어다이관통비아(350)들은 제어 다이(300)의 관통비아 영역(330)에 배치될 수 있다. 제어다이관통비아(350)들은 관통실리콘비아(TSV: Through Silicon Via)와 같은 수직 연결 도전체로 구성될 수 있다. 제어다이관통비아(350)들은 제2내측 커넥터(520)를 통해서 코어 다이(200)의 제1접속 패드(231)들에 각각 전기적으로 접속할 수 있다. 제어다이관통비아(350)들은 제1접속 패드(231), 및 제1배선(233)를 통해서, 코어 다이(200)의 로우 디코더(221) 및 컬럼 디코더(도 4의 222)에 전기적으로 연결될 수 있다.
관통비아 영역(330)은 코어 다이(200)의 패드 영역(230)에 수직하게 중첩되도록 배치될 수 있다. 제어다이관통비아(350)들은 제1접속 패드(231)들과 각각 수직하게 중첩되도록 위치할 수 있다. 제어다이관통비아(350)들은 제1접속 패드(231)들과 1 대 1로 수직하게 중첩될 수 있다. 이에 따라, 제어다이관통비아들과 제1접속 패드들이 서로 중첩되지 않은 경우에 비해, 제어다이관통비아(350)들과 제1접속 패드(231)들을 연결하는 경로들의 길이는 유효하게 감소될 수 있다.
제어 다이(300)의 회로 영역(320)은 관통비아 영역(330)과 구분되는 영역일 수 있다. 회로 영역(320)은 관통비아 영역(330)과 달리 제어 회로부(310)과 같은 로직 회로(logic circuit)들이 집적되는 영역일 수 있다. 제어 회로부(310)는 제어 다이(300)의 메모리 셀 어레이를 제어하는 로직 회로들을 포함할 수 있다. 코어 다이(200)는 로우 디코더(221)과 컬럼 디코더(222)들을 포함하지만, 제어 회로부의 로직 회로들을 구비하고 있지 않을 수 있다. 제어 다이(300)의 제어 회로부(310)는 코어 다이(200)의 동작을 실질적으로 제어할 수 있다.
제어 회로부(310)는 제2배선(361)을 통해서 제어다이관통비아(350)들과 전기적으로 연결된다. 로우 디코더(221)과 컬럼 디코더(222)는 제2배선(361), 제어다이관통비아(350)들, 제2내측 커넥터(520), 및 제1배선(233)을 통해서 제어 회로부(310)에 전기적으로 그리고 신호적으로 연결될 수 있다.
제2배선(361)은 제어 다이 유전층(300D) 내에 구비될 수 있다. 제5배선(362)들이 제어 다이 유전층(300D) 내에 더 구비될 수 있다. 제5배선(362)들은 제2배선(361)들과 구분되는 배선들일 수 있다. 제어 다이 유전층(300D) 표면에 제1내측 커넥터(510)가 접속하는 제5접속 패드(365)들이 더 배치될 수 있다. 제5배선(362)들은 제5접속 패드(365)들과 제어 회로부(310)을 서로 전기적으로 연결시키는 경로들을 제공한다. 제2배선(361)들 및 제5배선(362)들은 다층 금속 배선 구조로 형성될 수 있다.
도 6은 도 2의 코어 다이(200) 및 제어 다이(300)를 포함한 메모리 장치(11)를 보여주는 블록도(block diagram)이다.
도 6 및 도 2를 참조하면, 메모리 장치(11)는 코어 다이(200)와 제어 다이(300)를 포함하여 구성될 수 있다. 코어 다이(200)와 제어 다이(300)는 서로 분리된 반도체 다이들로 구성될 수 있다. 코어 다이(200)는 메모리 셀 어레이를 포함한 뱅크(210)들과, 뱅크(210) 주위에 배치된 로우 디코더(221), 컬럼 디코더(222), 및 센스부(sensing circuitry: 223)들을 포함하고, 패드 영역(230)에 배치된 제1접속 패드(231)들, 및 제1배선(233)들을 더 포함하여 구성될 수 있다.
제어 다이(300)는 코어 다이(200)의 메모리 셀 어레이를 제어하기 위한 제어 회로부(310)를 포함하고, 제어다이관통비아(350)들, 및 제2배선(361)들을 더 포함하여 구성될 수 있다. 제어 회로부(310)는 커맨드 회로부(command circuitry: 311), 어드레스 회로부(address circuitry: 312), 및 데이터 입출력 회로부(data input and output circuitry: 313)을 포함하여 구성될 수 있다. 제어 회로부(310)는 직류 전압 생성부(DC voltage generator)나 지연 동기 회로(DLL: Delay Locked Loop) 등과 같은 회로 요소들을 더 포함할 수 있다.
커맨드 회로부(311)는 외부의 호스트(host: 12)로부터 수신되는 외부 커맨드 신호(12C)를 디코딩할 수 있다. 외부 커맨드 신호(12C)는 메모리 셀 어레이를 제어하는 데 사용될 수 있다. 외부 커맨드 신호(12C)는 클럭(CLK) 신호, 클럭 인에이블(CKE: clock enable) 신호, 로우 어드레스 스크러브(RAS: row address strobe) 신호, 컬럼 어드레스 스크러브(CAS: column address strobe) 신호, 라이트 인에이블(WE: write enable) 신호, 및 칩 선택(CS: chip select) 신호 등을 포함할 수 있다. 커맨드 회로부(311)는 커맨드 버퍼(command buffer)와 스테이트 머신(state machine)을 포함할 수 있다. 커맨드 버퍼는 수신된 외부 커맨드 신호(12C)를 저장하고, 스테이트 머샌은 수신된 외부 커맨드 신호(12C)를 조합하고, 어드레스를 구분하고, 데이터의 입출력을 제어할 수 있다.
어드레스 회로부(312)는 호스트(12)로부터 수신되는 외부 어드레스 신호(12A)를 디코딩할 수 있다. 로우 어드레스는 로우 디코더(221)에 전달되고, 컬럼 어드레스는 컬럼 디코더(222)에 전달될 수 있다. 로우 디코더(221)는 로우 어드레스에 응답하여 워드 라인(도 3의 WL)를 선택하고, 컬럼 디코더(222)는 컬럼 어드레스에 응답하여 비트 라인(도 3의 BL)을 선택한다. 이에 따라, 워드 라인(WL)과 비트 라인(BL)의 교차점에 위치하는 메모리 셀(도 3의 211)이 억세스(access)될 수 있다.
데이터 입출력 회로부(313)는 센스부(223)에서 센싱된 데이터 신호를 전달받아 데이터 신호(12D)를 호스트(12)로 출력할 수 있다. 데이터 입출력 회로부(313)는 호스트(12)로부터 수신된 데이터 신호(12D)를 코어 다이(200)로 전달할 수 있다. 센스부(223)는 다수의 센스 앰프(sense amplifier)들과 입출력 게이트(I/O gate)들을 포함할 수 있다. 입출력 게이트들은 데이터 입출력을 위한 드라이버(I/O driver)들을 포함할 수 있다. 센스 앰프들은 메모리 셀 어레이로부터 데이터 신호를 센싱하고 증폭시켜, 입출력 게이트들에 전달할 수 있다. 입출력 게이트들을 통해서 데이터 신호는 데이터 입출력 회로부(313)에 전달될 수 있다.
서로 분리된 코어 다이(200)와 제어 다이(300)는 제2내측 커넥터(520)들에 의해서 서로 전기적으로 및 서로 신호적으로 연결된다. 제1배선(233)들, 제1접속 패드(231)들과 제2내측 커넥터(520)들, 제어다이관통비아(350)들, 및 제2배선(361)들로 이루어지는 경로들은, 코어 다이(200)의 로우 디코더(221), 컬럼 디코더(222), 및 센스부(223)들을 제어 다이(300)의 제어 회로부(310)에 연결할 수 있다. 제어다이관통비아(350)들과 제1접속 패드(231)들이, 도 2에 제시된 것과 같이, 서로 수직하게 중첩되므로, 코어 다이(200)와 제어 다이(300) 간의 전기적 연결 경로의 길이는 제어다이관통비아(350)들과 제1접속 패드(231)들이 서로 중첩되지 않은 경우에 비해 감소될 수 있다.
알려진 DRAM 칩은 메모리 셀 어레이와 제어 회로부가 하나의 칩에 집적하고 있다. 메모리 셀 어레이와 제어 회로부를 하나의 칩으로 구성할 경우에, 제어 회로부를 구성하는 회로 소자들은 메모리 셀 어레이를 구성하는 커패시터들을 형성하는 공정에서 열화될 수 있다. 메모리 셀 어레이를 포함한 코어 다이(200)와 메모리 셀 어레이를 제어하기 위한 제어 회로부(310)를 포함한 제어 다이(300)를, 서로 분리된 반도체 다이들로 구성함으로써, 제어 다이(300)의 제어 회로부(310)를 형성하는 공정은 코어 다이(200)의 메모리 셀 어레이를 형성하는 공정으로부터 영향을 받지 않을 수 있다.
도 7은 도 1의 스택 패키지(10)의 코어 다이(200) 및 브리지 다이(400)를 확대하여 보여주는 개략적인 단면도이다. 도 8은 도 7의 브리지 다이(400)의 브리지다이관통비아(450)들의 배치를 보여주는 개략적인 평면도이다.
도 7을 참조하면, 브리지 다이(400)는 코어 다이(200)를 패키지 기판(도 1의 100)에 전기적으로 연결킬 수 있다. 브리지 다이(400)는 로우 디코더(221)들과 컬럼 디코더(도 4의 222)들을 패키지 기판(100)에 전기적으로 그리고 다른 다이의 개입없이 직접적으로 연결시킬 수 있다. 브리지 다이(400)는 코어 다이(200)에 수직하게 중첩되도록 배치될 수 있다. 브리지 다이(400)는 코어 다이(200)의 뱅크(210) 및 뱅크사이영역(220)에 수직하게 중첩되도록 배치될 수 있다.
브리지 다이(400)는 브리지 다이 몸체(400B)와 브리지 다이 유전층(400D) 를 포함할 수 있다. 브리지 다이 유전층(400D)은 브리지 다이 몸체(400B)의 일 표면을 덮는 층으로 도입될 수 있다. 브리지 다이 몸체(400B)는 실리콘(silicon) 재질로 구성될 수 있다. 브리지 다이(400)는 브리지 다이 몸체(400B)를 실질적으로 상하로 관통하는 브리지다이관통비아(450)들을 포함할 수 있다. 브리지다이관통비아(450)는 TSV 형태의 도전성 연결 부재로 도입될 수 있다.
브리지다이관통비아(450)는 코어 다이(200)의 제2접속 패드(232)에 전기적으로 접속될 수 있다. 브리지다이관통비아(450)는 제2접속 패드(232)에 접속된 제4내측 커넥터(540)에 전기적으로 접속될 수 있다. 브리지다이관통비아(450)는 제3내측 커넥터(530)에 의해 패키지 기판(도 1의 100)에 연결될 수 있다.
도 7 및 도 8을 참조하면, 브리지다이관통비아(450)들은 제2접속 패드(232)에 수직하게 중첩되지 않고, 제2접속 패드(232)들에 실질적으로 수평 방향으로 일정 간격(D)만큼 오프셋(offset)된 위치에 위치할 수 있다. 오프셋된 브리지다이관통비아(450)들을 제2접속 패드(232)들에 전기적으로 연결하기 위해서, 재배선 패턴(redistribution layer pattern: 460)들이 브리지 다이 몸체(400B) 상에 구비될 수 있다. 재배선 패턴(460)은 브리지다이관통비아(450)에 연결되면서, 제2접속 패드(232)에 수직하게 중첩된 위치까지 연장된 도전 패턴을 포함할 수 있다.
제4내부 커넥터(540)가 재배선 패턴(460)을 제2접속 패드(232)에 연결시킬 수 있다. 재배선 패턴(460)이 도입됨에 따라, 제4내부 커넥터(540)는 제2접속 패드(232)에 실질적으로 수직하게 중첩되도록 위치하면서, 브리지다이관통비아(450)들에 실질적으로 수평 방향으로 오프셋된 위치에 위치할 수 있다. 재배선 패턴(460)은 브리지다이관통비아(450)가 제2접속 패드(232)에 중첩되는 위치에 제한되지 않고, 다른 위치에도 배치되는 것을 허용할 수 있다. 이에 따라, 브리지다이관통비아(450)들의 배치에 대한 위치 자유도가 개선될 수 있다.
재배선 패턴(460)은 브리지다이관통비아(450)들 중 이웃하는 2개 또는 더 이상의 복수 개의 브리지다이관통비아(450)들을 서로 연결시켜, 하나의 제2접속 패드(232)에 전기적으로 연결되도록 연장된 도전 패턴을 포함할 수 있다. 이와 같이 하나의 제2접속 패드(232)에 복수 개의 브리지다이관통비아(450)들이 전기적으로 연결되므로, 제2접속 패드(232)에 하나의 브리지다이관통비아만 연결된 경우에 비해 제2접속 패드(232)와 제3내측 커넥터(530) 사이에 수반되는 저항을 감소시킬 수 있다.
도 7을 다시 참조하면, 브리지 다이(400)의 브리지다이관통비아(450), 및 재배선 패턴(460), 제4내측 커넥터(540), 제2접속 패드(232), 및 제4배선(234)은, 패키지 기판(도 1의 100)으로부터 로우 디코더(221) 또는 컬럼 디코더(도 4의 222)를 거쳐 메모리 셀 어레이 또는 메모리 셀(211)에 연결되는 전기적 제1경로를 제공할 수 있다. 브리지 다이(400), 브리지다이관통비아(450), 또는 재배선 패턴(460)이 제2접속 패드(232)에 중첩되도록 위치할 수 있고, 제2접속 패드(232)가 뱅크사이영역(220)에 배치할 수 있어, 전기적 제1경로는 제어 다이(도 2의 300), 코어 다이(도 2의 200)의 제1접속 패드(도 2의 231), 및 제1배선(도 2의 233)를 포함한 제2경로 보다 단축된 경로 길이를 가질 수 있다.
브리지 다이(400)는 전기적 제1경로의 일부를 구축하는 부재로 도입될 수 있다. 전기적 제1경로를 통해 제2접속 패드(232)에 인접하는 메모리 셀 어레이 또는 메모리 셀(211)에 파워(power)를 공급하거나 그라운드(ground) 접지할 수 있다. 전기적 제1경로는 제2경로 보다 단축된 경로를 길이를 가지므로, 제2경로 보다 제1경로가 상대적으로 작은 수준의 저항을 수반할 수 있다. 파워가 공급되는 경로에 수반되는 저항에 의해서, 메모리 셀(211)의 동작 시 전압 강하(voltage drop)가 발생될 수 있다. 제2경로를 통해서 메모리 셀 어레이에 파워를 공급하는 경우 보다, 제1경로를 통해서 파워를 공급하는 것이 상대적으로 낮은 저항을 수반할 수 있으므로, 메모리 셀(211)의 동작 시 수반될 수 있는 전압 강하를 감소시킬 수 있다. 이에 따라, 메모리 셀(211)의 트랜지스터의 동작 시 전압 강하에 수반될 수 있는 동작 지연(delay)이나 동작 전압 마진(margin) 감소를 개선할 수 있다.
도 9는 일 실시예에 따른 스택 패키지(20)를 보여주는 개략적인 단면도이다.
도 9를 참조하면, 스택 패키지(20)는 패키지 기판(2100), 코어 다이(2200), 제어 다이(2300), 브리지 다이(2400), 및 봉지재(2500)를 포함하여 구성될 수 있다. 브리지 다이(2400)는 브리지 다이 몸체(2400B)를 관통하는 브리지다이관통비아(2450)들을 포함한다. 브리지다이관통비아(2450)들은 코어 다이(2200)의 제2접속 패드(2540)들에 각각 수직하게 중첩된 위치에 배치될 수 있다. 이에 따라, 재배선 패턴(도 7의 460)을 도입하지 않고 생략할 수 있다. 브리지다이관통비아(2450)들은 제2접속 패드(2540)들과 1 대 1로 대응되는 위치에 각각 배치될 수 있다.
도 10은 일 실시예에 따른 스택 패키지(30)를 보여주는 개략적인 단면도이다.
도 10을 참조하면, 스택 패키지(30)는 패키지 기판(3100) 상에 배치된 제1코어 다이(3200A)를 포함한다. 제1코어 다이(3200A) 상에 제2코어 다이(3200B)가 배치된다. 제1코어 다이(3200A)와 패키지 기판(3100) 사이에 제어 다이(3300)가 배치된다. 제어 다이(3300)는 제1 및 제2코어 다이들(3200A, 3200B)의 동작을 함께 제어할 수 있다. 브리지 다이(3400)가 제어 다이(3300)와 이격되면서 배치될 수 있다. 브리지 다이(3400)는 제1코어 다이(3200A)와 패키지 기판(3100) 사이에 배치될 수 있다.
제1코어 다이(3200A)는 제1메모리 셀 어레이들을 각각 포함한 제1뱅크(3210A)들, 제1패드 영역(3230A), 및 제1뱅크사이영역(3220A)들을 포함할 수 있다. 제1패드 영역(3230A)에 제1접속 패드(3231A)들 및 제1코어다이관통비아(3250A)들이 배치된다. 제1코어다이관통비아(3250A)들은 제1코어 다이(3200A)의 제1코어 다이 몸체(3200A-D)를 실질적으로 상하로 수직하게 관통하는 도전 부재로 도입될 수 있다. 제1코어다이관통비아(3250A)들은 TSV와 같은 수직 연결 부재로 도입될 수 있다.
제1코어다이관통비아(3250A)들은 제1접속 패드(3231A)에 전기적으로 연결될 수 있다. 제1코어다이관통비아(3250A)들은 제1코어 다이(3200A)를 실질적으로 관통하여 제2코어 다이(3200B)에 전기적으로 접속한다. 제1코어다이관통비아(3250A)들은 제1접속 패드(3231A)들에 각각 중첩되도록 배치될 수 있다. 이에 따라, 제1코어다이관통비아(3250A)와 제1접속 패드(3231A) 사이의 연결 경로는, 서로 중첩되지 않은 경우에 비해 감소될 수 있다.
제1뱅크사이영역(3220A)에는 제1로우 디코더 및 제1컬럼 디코더(3221A)들이 배치될 수 있다. 제1로우 디코더 및 제1컬럼 디코더(3221A)들은 제1배선(3233A)를 통해서 제1접속 패드(3231A)에 전기적으로 연결될 수 있다. 제1뱅크사이영역(3220A)에는 제1로우 디코더 및 제1컬럼 디코더(3221A)들에 전기적으로 연결되는 제2접속 패드(3232A)들이 배치될 수 있다. 제2접속 패드(3232A)들에 전기적으로 연결되는 제2코어다이관통비아(3252A)들이 제1뱅크사이영역(3220A)에 배치될 수 있다.
제2코어다이관통비아(3252A)들은 제1코어 다이 몸체(3200A-D)의 제1뱅크사이영역(3220A)을 포함하는 부분을 실질적으로 상하로 관통하도록 형성될 수 있다. 제2코어다이관통비아(3252A)들은 제2접속 패드(3232A)들에 전기적으로 접속되면서 제1코어 다이(3200A)를 관통하여 제2코어 다이(3200B)에 전기적으로 접속한다. 제2코어다이관통비아(3252A)들은 제2접속 패드(3232A)들에 각각 중첩되도록 배치될 수 있다. 이에 따라, 제2코어다이관통비아(3252A)와 제2접속 패드(3232A) 사이의 연결 경로는, 서로 중첩되지 않은 경우에 비해 감소될 수 있다.
제1코어 다이(3200A)는 도 2를 인용하여 설명한 코어 다이(200)에 제1 및 제2코어다이관통비아들(3250A, 3252A)을 도입한 실시예일 수 있다.
제어 다이(3300)는 도 2를 인용하여 설명한 제어 다이(300)과 실질적으로 동일한 구성들을 포함할 수 있다.
관통비아 영역(3330)과 회로 영역(3320)들을 포함할 수 있다. 관통비아 영역(3330)에 제어 다이(3330)를 관통하여 제1접속 패드(3231A)들에 전기적으로 접속되는 제어다이관통비아(3350)들이 배치될 수 있다. 제어 회로부(3310)가 회로 영역(3320) 내에 배치되고, 제어 회로부(3310)는 제2배선(3361)들을 통해 제어다이관통비아(3350)들과 전기적으로 연결될 수 있다.
제2코어 다이(3200B)는 도 2를 인용하여 설명한 코어 다이(200)와 실질적으로 동일한 구성들을 포함할 수 있다.
제2코어 다이(3200B)는 제2메모리 셀 어레이들을 각각 포함한 제2뱅크(3210B)들을 포함할 수 있다. 제2코어 다이(3200B)는 제2패드 영역(3230B)를 더 포함할 수 있다. 제1코어다이관통비아(3250A)들에 전기적으로 접속되는 제3접속 패드(3231B)들이 제2패드 영역(3230B)에 배치될 수 있다. 제2코어 다이(3200B)는 제2뱅크사이영역(3220B)들을 더 포함할 수 있다. 제3배선(3233B)들을 통해서 제3접속 패드(3231B)들에 전기적으로 연결된 제2로우 디코더 및 제2컬럼 디코더(3221B)들이 제2뱅크사이영역(3220B)에 배치될 수 있다. 제2코어관통비아(3252A)들에 접속되면서 제2로우 디코더들 및 제2컬럼 디코더(3221B)들에 전기적으로 접속된 제4접속 패드(3232B)들이 제2뱅크사이영역(3220B)에 배치될 수 있다.
브리지 다이(3400)는 도 2 및 도 9를 인용하여 설명한 브리지 다이들(도 2의400, 도 9의 2400)과 실질적으로 동일한 구성들을 포함할 수 있다. 일 실시예에서, 브리지 다이(3400)는 브리지 다이 몸체(3400B)를 실질적으로 관통하여 제1코어 다이(3200A)의 제2접속 패드(3232A)들과 패키지 기판(3100)을 전기적으로 연결하는 브리지다이관통비아(3450)들을 포함하여 구성될 수 있다. 브리지다이관통비아(3450)들은 제2접속 패드(3232A)들에 실질적으로 수평 방향으로 오프셋된 위치에 배치될 수 있다.
브리지 다이(3400)는 오프셋된 브리지다이관통비아(3450)들에 전기적으로 연결되면서 제2접속 패드(3232A)들에 수직하게 중첩된 위치까지 연장된 재배선 패턴(3460)들을 포함할 수 있다. 하나의 재배선 패턴(3460)은 복수 개의 브리지다이관통비아(3450)들을 서로 연결시켜 하나의 제2접속 패드(3232A)에 전기적으로 연결되도록 연장된 도전 패턴일 수 있다. 내측 커넥터(3540)가 제2접속 패드(3232A)와 재배선 패턴(3460)을 서로 전기적으로 연결시킬 수 있다. 내측 커넥터(3540)는 제2접속 패드(3232A)에 실질적으로 수직하게 중첩되고, 브리지다이관통비아(3450)들에 실질적으로 수평 방향으로 오프셋된 위치에 위치할 수 있다.
브리지 다이(3400)의 브리지다이관통비아(3450)는 도 10에서 제2접속 패드(3232A)와 오프셋된 형상으로 묘사되고 있지만, 다른 일 실시예에서, 도 9에서 묘사된 것과 같이 브리지다이관통비아(3450)는 제2접속 패드(3232A)에 수직하게 중첩될 수 있다.
이제까지 본 발명에 대하여 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
10, 20, 30: 스택 패키지,
100, 2100, 3100: 패키지 기판,
200, 2200, 3200A, 3200B: 코어 다이,
300, 2300, 3300: 제어 다이,
400, 2400, 3400: 브리지 다이.

Claims (20)

  1. 패키지 기판 상에 배치된 코어 다이; 및
    상기 코어 다이와 상기 패키지 기판 사이에 배치되어 상기 코어 다이를 제어하는 제어 다이;를 포함하고,
    상기 코어 다이는
    메모리 셀 어레이들을 각각 포함한 뱅크들;
    로우 디코더들 및 컬럼 디코더들이 배치된 뱅크사이영역; 및
    제1배선들을 통해 상기 로우 디코더들 및 컬럼 디코더들과 전기적으로 연결되는 제1접속 패드들이 배치된 패드 영역;을 포함하고,
    상기 제어 다이는
    상기 제어 다이를 관통하여 상기 제1접속 패드들에 접속되는 제어다이관통비아들이 배치된 관통비아 영역; 및
    제2배선들을 통해 상기 제어다이관통비아들과 전기적으로 연결되는 제어 회로부가 배치된 회로 영역을 포함하는 스택 패키지.
  2. 제1항에 있어서,
    상기 제어 다이와 이격되면서 상기 코어 다이와 상기 패키지 기판 사이에 배치되어,
    상기 로우 디코더들 및 컬럼 디코더들에 상기 패키지 기판을 전기적으로 연결시키는 브리지 다이를 더 포함하는 스택 패키지.
  3. 제2항에 있어서,
    상기 코어 다이는
    상기 뱅크사이영역에 배치되고, 상기 로우 디코더들 및 컬럼 디코더들과 전기적으로 연결되는 제2접속 패드들을 더 포함하고,
    상기 브리지 다이는
    브리지 다이 몸체; 및
    상기 브리지 다이 몸체를 실질적으로 관통하여 상기 제2접속 패드들과 상기 패키지 기판을 전기적으로 연결하는 브리지다이관통비아들을 포함하는 스택 패키지.
  4. 제3항에 있어서,
    상기 브리지다이관통비아들은
    상기 제2접속 패드들에 수직하게 중첩된 위치에 배치된 스택 패키지.
  5. 제3항에 있어서,
    상기 브리지다이관통비아들은
    상기 제2접속 패드들에 실질적으로 수평 방향으로 오프셋된 위치에 배치되고,
    상기 브리지 다이는
    상기 오프셋된 브리지다이관통비아들에 전기적으로 연결되고
    상기 제2접속 패드들에 수직하게 중첩된 위치까지 연장된 재배선 패턴들을 더 포함하는 스택 패키지.
  6. 제5항에 있어서,
    하나의 상기 재배선 패턴은
    복수 개의 상기 브리지다이관통비아들을 서로 연결시켜 하나의 상기 제2접속 패드에 전기적으로 연결되도록 연장된 스택 패키지.
  7. 제6항에 있어서,
    상기 제2접속 패드와
    상기 재배선 패턴을 서로 전기적으로 연결시키고,
    상기 제2접속 패드에 실질적으로 수직하게 중첩되고,
    상기 브리지다이관통비아들에 실질적으로 수평 방향으로 오프셋된 위치에 위치하는 내측 커넥터를 더 포함하는 스택 패키지.
  8. 제1항에 있어서,
    상기 관통비아 영역은
    상기 패드 영역에 수직하게 중첩되고,
    상기 제어다이관통비아들을
    상기 제1접속 패드들에 각각 수직하게 중첩되도록 배치된 스택 패키지.
  9. 제1항에 있어서,
    상기 코어 다이는
    서로 마주보는 두 제1측면들; 및
    상기 제1측면들을 서로 이어주면서 서로 마주보는 두 제2측면들을 포함하고,
    상기 패드 영역은
    상기 제2측면들과 이격되면서 상기 제1측면들을 이어주도록 연장되고,
    상기 뱅크들 및 상기 뱅크사이영역은
    상기 패드 영역과 상기 제2측면들 사이에 배치된 스택 패키지.
  10. 제1항에 있어서,
    상기 제어 회로부는
    외부 커맨드 신호를 수신하고 디코딩하는 커맨드 회로부;
    외부 어드레스 신호를 수신하는 어드레스 회로부; 및
    입출력 회로부를 포함하는 스택 패키지.
  11. 패키지 기판 상에 배치된 제1코어 다이;
    상기 제1코어 다이 상에 배치된 제2코어 다이;
    상기 제1코어 다이와 상기 패키지 기판 사이에 배치되어 상기 제1 및 제2코어 다이들을 제어하는 제어 다이;를 포함하고,
    상기 제1코어 다이는
    제1메모리 셀 어레이들을 각각 포함한 제1뱅크들;
    제1접속 패드들 및 제1코어다이관통비아들이 배치된 제1패드 영역; 및
    제1배선들을 통해서 상기 제1접속 패드들에 전기적으로 연결된 제1로우 디코더들 및 제1컬럼 디코더들, 상기 제1로우 디코더들 및 제1컬럼 디코더들에 전기적으로 접속된 제2접속 패드들, 및 제2코어다이관통비아들이 배치된 제1뱅크사이영역;을 포함하고,
    상기 제어 다이는
    상기 제어 다이를 관통하여 상기 제1접속 패드들에 접속되는 제어다이관통비아들이 배치된 관통비아 영역; 및
    제2배선들을 통해 상기 제어다이관통비아들과 전기적으로 연결되는 제어 회로부가 배치된 회로 영역을 포함하는 스택 패키지.
  12. 제11항에 있어서,
    상기 제1코어다이관통비아들은
    상기 제1접속 패드들에 접속되면서 상기 제1코어 다이를 관통하여 상기 제2코어 다이에 접속하고,
    상기 제2코어다이관통비아들은
    상기 제2접속 패드들에 접속되면서 상기 제1코어 다이를 관통하여 상기 제2코어 다이에 접속하는 스택 패키지.
  13. 제12항에 있어서,
    상기 제1코어다이관통비아들은
    상기 제1접속 패드들에 각각 중첩되도록 배치되고,
    상기 제2코어다이관통비아들은
    상기 제2접속 패드들에 중첩되도록 각각 배치된 스택 패키지.
  14. 제11항에 있어서,
    상기 제2코어 다이는
    제2메모리 셀 어레이들을 각각 포함한 제2뱅크들;
    상기 제1코어다이관통비아들에 접속되는 제3접속 패드들이 배치된 제2패드 영역; 및
    제3배선들을 통해서 상기 제3접속 패드들에 전기적으로 연결된 제2로우 디코더들 및 제2컬럼 디코더들과, 상기 제2코어관통비아들에 접속되면서 제2로우 디코더들 및 제2컬럼 디코더들에 전기적으로 접속된 제4접속 패드들이 배치된 제2뱅크사이영역;을 포함하는 스택 패키지.
  15. 제11항에 있어서,
    상기 제어 다이와 이격되면서 상기 제1코어 다이와 상기 패키지 기판 사이에 배치되고,
    브리지 다이 몸체; 및
    상기 브리지 다이 몸체를 실질적으로 관통하여 상기 제2접속 패드들과 상기 패키지 기판을 전기적으로 연결하는 브리지다이관통비아들을 포함하는 스택 패키지.
  16. 제15항에 있어서,
    상기 브리지다이관통비아들은
    상기 제2접속 패드들에 수직하게 중첩된 위치에 배치된 스택 패키지.
  17. 제15항에 있어서,
    상기 브리지다이관통비아들은
    상기 제2접속 패드들에 실질적으로 수평 방향으로 오프셋된 위치에 배치되고,
    상기 브리지 다이는
    상기 오프셋된 브리지다이관통비아들에 전기적으로 연결되고
    상기 제2접속 패드들에 수직하게 중첩된 위치까지 연장된 재배선 패턴들을 더 포함하는 스택 패키지.
  18. 제17항에 있어서,
    하나의 상기 재배선 패턴은
    복수 개의 상기 브리지다이관통비아들을 서로 연결시켜 하나의 상기 제2접속 패드에 전기적으로 연결되도록 연장된 스택 패키지.
  19. 제18항에 있어서,
    상기 제2접속 패드와
    상기 재배선 패턴을 서로 전기적으로 연결시키고,
    상기 제2접속 패드에 실질적으로 수직하게 중첩되고,
    상기 브리지다이관통비아들에 실질적으로 수평 방향으로 오프셋된 위치에 위치하는 내측 커넥터를 더 포함하는 스택 패키지.
  20. 제11항에 있어서,
    상기 제어 회로부는
    외부 커맨드 신호를 수신하고 디코딩하는 커맨드 회로부;
    외부 어드레스 신호를 수신하는 어드레스 회로부; 및
    입출력 회로부를 포함하는 스택 패키지.
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