CN116207084A - 内存模块 - Google Patents

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Abstract

本申请提供一种内存模块，包含基板、第一内存单元以及第二内存单元。在第一内存单元的第一面上具有第一线路重布层。在第二内存单元的第二面上具有第二线路重布层。其中第二内存单元的第二面被翻转并经由多个微凸块被链接至第一内存单元的第一面，基板经由多个焊线电性连接第一线路重布层，第二线路重布层经由所述多个微凸块电性连接第一线路重布层。

Description

内存模块
技术领域
本申请是关于一种内存模块，特别是关于一种以双芯片封装且能减少焊线的内存模块。
背景技术
传统于封装内存芯片于内存模块的制造过程中，内存芯片会利用打线连接的方式连接到基板(所述基板可以是硅中介层、PCB基板或其他半导体芯片，例如逻辑芯片)，然后将内存芯片与基板用模封材料形成封装模块。请参考图1A和图1B，图1A和图1B分别为现有技术中封装模块的侧视示意图和俯视示意图。如图1A所示，现有的内存封装模块8具有内存芯片80和基板81，内存芯片80和基板81以打线连接，使得焊线810能够连接内存芯片80和基板81。
如图1B所示，内存芯片80包括位于内存芯片80的中心部分内的原始接垫800a(例如，地址接垫、数据I/O接垫、指令接垫)、线路重布层(re-distribution layer，RDL)用于重拉原始接垫800a的布线，以及在内存芯片80的外围或边缘部分上的线路重布层接垫(或打线接垫)800b。线路重布层可以包括多个金属子层。线路重布层接垫(或打线接垫)800b是通过线路重布层电性连接到原始接垫800a，并且所述线路重布层接垫800b可以包括地址接垫(address pads)和指令接垫(command pads)801、电源接垫802和数据I/O接垫803。所述地址接垫和指令接垫801例如有时钟信号接垫(XCLK)、指令信号接垫(XCMD)和地址信号接垫(XADD)，上述接垫皆在JEDEC(Joint Electron Device Engineering Council)中有定义。电源接垫802例如有供电接垫(Powers)和接地接垫(GND)。数据I/O接垫803例如有数据信号接垫(DQ0-15)、数据选通信号接垫(DQS0-1)，上述接垫同样皆在JEDEC中有定义。位于内存芯片80的外围或边缘部分的线路重布层接垫800b可以容易地以焊线810连接到基板81。
为了增加内存容量，业界已经尝试将双倍或更多的内存芯片置于一个封装单元中。请参考图2A和图2B，分别绘示了现有技术中另一种内存封装模块9的侧视示意图和俯视示意图。如图2A与图2B所示，有双内存芯片的内存封装模块9中具有底部的内存芯片90与顶部的内存芯片91，顶部的内存芯片91堆栈于底部内存芯片90上。为了将底部的内存芯片90与顶部的内存芯片91以打线连接的方式连接到基板92，在底部的内存芯片90和顶部的内存芯片91上的线路重布层接垫，需要面向相同的方向。从图2A和图2B可以看出，底部的内存芯片90与基板92是通过焊线920连接，顶部的内存芯片91与基板92是通过焊线921连接。并且，底部的内存芯片90与顶部的内存芯片91上的线路重布层接垫，均朝向图2B的上方。
然而，内存芯片90和内存芯片91都具有相当多的线路重布层接垫，这些线路重布层接垫需要相应数量的焊线来连接基板92，使得基板92可能同时要连接到数十个焊线。由于焊线数量庞大且走线相当复杂，实务上也会增加打线成本，并且焊线之间也容易产生线/信号的干扰。因此，业界需要一种新的内存模块，除了要应用于可以封装多个内存芯片，并也要减少焊线打线的数量，进而降低内存模块的封装成本。
发明内容
本申请所要解决的技术问题在于提供一种内存模块，可以减少焊线的数量。所述内存模块包含第一内存晶粒、第二内存晶粒、打线接垫组以及多个焊线。第一内存晶粒具有第一面以及与第一面相对的第三面，第一面上形成有第一线路重布层以及第一原始电极组。第二内存晶粒具有第二面以及与第二面相对的第四面，第二面上形成有第二原始电极组。打线接垫组设置于第一内存晶粒的第一面，打线接垫组经由第一线路重布层电性连接第一原始电极组。多个焊线以打线连接打线接垫组。其中第一内存晶粒链接第二内存晶粒，第一内存晶粒的第一面面向第二内存晶粒的第二面，且第二原始电极组电性连接打线接垫组。
于一个实施例中，没有焊线以打线连接至该第二内存晶粒。并且，第一内存晶粒的第三面不具有任何线路重布层以及电极组，第二内存晶粒的第四面不具有任何线路重布层以及电极组。
于一个实施例中，第一内存晶粒的第一面设有第一中转接垫组，且第一中转接垫组经由第一线路重布层电性连接第一原始电极组。
于一个实施例中，第二内存晶粒的第二原始电极组链接第一内存晶粒的第一中转接垫组。
于一个实施例中，第一内存晶粒的第一面设有第一中转接垫组，且第一中转接垫组经由第一线路重布层电性连接第一原始电极组，第二内存晶粒的第二面设有第二中转接垫组，且第二中转接垫组经由第二线路重布层电性连接第二原始电极组。
于一个实施例中，第二内存晶粒的第二中转接垫组链接第一内存晶粒的第一中转接垫组。
于一个实施例中，第二内存晶粒的第二中转接垫组的排列位置与第一内存晶粒的第一中转接垫组的排列位置在水平方向或垂直方向上互为镜像。
于一个实施例中，打线接垫组的数据宽度相同于第一原始电极组的数据宽度，也相同于第二原始电极组的数据宽度。
于一个实施例中，打线接垫组的数据宽度为第一原始电极组的数据宽度与第二原始电极组的数据宽度的总和。
本申请提供了另一种内存模块，可以减少焊线的数量。所述内存模块包含第一内存单元、第一打线接垫组、第二打线接垫组以及第二内存单元。第一内存单元具有第一面，第一面上设置有第一原始电极组以及第一中转接垫组，且第一面上有第一线路重布层以连接第一原始电极组以及第一中转接垫组。第一打线接垫组与第二打线接垫组设置于第一面的周缘位置，第一打线接垫组与第二打线接垫组经由第一线路重布层连接第一原始电极组。第二内存单元具有一第二面，第二面上设有第二原始电极组。其中第二内存单元的第二面被翻转并被链接至第一内存单元的第一面，第二原始电极组经由第一中转接垫组与第一线路重布层电性连接第一打线接垫组与第二打线接垫组。其中没有焊线以打线连接至第二内存单元。
于一个实施例中，在设置有第一打线接垫组与第二打线接垫组的周缘位置，至少在第一方向具有第一边缘部，以及在第二方向具有第二边缘部，第一方向不同于第二方向。
于一个实施例中，第二打线接垫组包含第一数据接垫组与第二数据接垫组，第一原始电极组中的原始数据接垫组经由第一线路重布层直接连接第一数据接垫组，第一中转接垫组中的中转数据接垫组经由第一线路重布层直接连接第二数据接垫组。
于一个实施例中，第一内存单元包含第一核心电路与第一周边电路，第二内存单元包含第二核心电路与第二周边电路，其中于所述内存模块运作时，停用部分的第二周边电路。
于一个实施例中，部分的第二周边电路具有内部稳压电源、指令控制器、频率电路或地址译码电路。
于一个实施例中，第二内存单元不具有内部稳压电源、指令控制器或频率电路。
本申请提供了另一种内存模块，可以减少焊线的数量。所述内存模块包含基板、第一内存单元以及第二内存单元。第一内存单元在第一内存单元的第一面上具有第一线路重布层。第二内存单元在第二内存单元的第二面上具有第二线路重布层。其中第二内存单元的第二面被翻转并经由多个微凸块被链接至第一内存单元的第一面。其中基板经由多个焊线电性连接第一线路重布层，第二线路重布层经由所述多个微凸块电性连接第一线路重布层。其中基板和第二内存单元之间没有以打线连接的焊线。
综上所述，本申请提供的内存模块具有第一内存单元和第二内存单元，仅第一内存单元通过打线连接至基板。另外，第二内存单元的部分功能可以由第一内存单元执行，从而减少操作功率(例如停用第二内存单元的部分功能时)或第二内存单元的晶粒面积(例如取消或移除第二内存单元的部分功能时)。
有关本申请的其它功效及实施例的详细内容，配合图式说明如下。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1A与图1B是现有技术中一内存模块的示意图；
图2A与图2B是现有技术中另一内存模块的示意图；
图3A是依据本申请一实施例的内存模块的侧视示意图；
图3B至图3F是在第一记忆单元与第二记忆单元的主要表面上的接垫示意图；
图3G是依据本申请一实施例的重叠后的第一记忆单元与第二记忆单元的俯视示意图；
图3H是依据本申请另一实施例的重叠后的第一记忆单元与第二记忆单元的俯视示意图；
图4是依据本申请的已连接的动态随机存取内存(DRAM)芯片的示意图；
图5是依据本申请的另一种已连接的动态随机存取内存(DRAM)芯片的示意图；
图6A和图6B分别从俯视和侧视的角度绘示依据本申请一实施例的内存模块的电路配置示意图；
图6C是从侧视的角度绘示依据本申请另一实施例的内存模块的电路配置示意图；
图7是依据本申请一实施例的有两个晶粒的第一记忆单元于主要表面的示意图。
符号说明
1：内存模块 10：第一内存单元
10a：第一面 100：第一金属线路层
101：周边电路 103：核心电路
102：第一打线接垫组 1020-1024：子集
104：第二打线接垫组 1040：子集
106：第一传输接垫组 1060-1066：子集
108：中转接垫组 1080-1086：子集
12：第二内存单元 12a：第二面
120：第二金属线路层 121：周边电路
123：核心电路 122：第二打线接垫组
1220-1226：子群组 14：基板
140：焊线 20：第一内存单元
20a：第一面 200：第一金属线路层
202a：第一打线接垫组 202b：第一打线接垫组
204：第二打线接垫组 206：第一传输接垫组
28：中转接垫组 8：内存模块
80：第一内存单元 800a：原始接垫
800b：线路重布层接垫 801：指令接垫
802：电源接垫 803：数据I/O接垫
81：基板 810：焊线
9：内存模块 90：第一内存单元
900a：原始接垫 900b：线路重布层接垫
91：第二内存单元 92：基板
920：焊线 921：焊线
RDL：线路重布层 RDL1：第一线路重布层
RDL2：第二线路重布层 uBump：微凸块
具体实施方式
在下文的实施方式中所述的位置关系，包括：上，下，左和右，若无特别指明，皆是以图式中组件绘示的方向为基准。
请一并参考图3A、图3B和图3C。图3A绘示了根据本申请一实施例的具有第一内存单元10与第二内存单元12的内存模块的侧视图，图3B绘示了根据本申请一实施例的第一内存单元10的俯视图，图3C绘示了根据本申请一实施例的可翻转至第一内存单元10的第二内存单元20的仰视图。从图3A的垂直方向看，第一内存单元10重叠于第二内存单元12下方。另外，第一内存单元10面对第二内存单元12的表面可定义为第一面10a，第二内存单元12面对第一内存单元10的表面定义为第二面12a，且第二面12a可贴附于第一面10a。在一个例子中，内存模块1还具有一基板14(例如BGA基板或SOC晶粒)，基板14电性连接第一内存单元10与第二内存单元12。与现有技术不同之处在于，本实施例的内存模块1仅第一内存单元10与基板14互相连接(例如经由打线连接)，而第二内存单元12与基板14之间无焊线相连接。
第一内存单元10在第一面10a上设置有第一金属层100，第一金属层100可以是一种多层结构，例如线路重布层(RDL)。图3B绘示了设置于第一面10a上的多个接垫组，例如第一打线接垫组(或称第一线路重布层接垫组)102、第二打线接垫组(或称第二线路重布层接垫组)104、第一原始接垫组106，以及第一中转接垫组108。在实际应用中，第一打线接垫组102与第二打线接垫组104设置于第一面10a的周缘位置，第一原始接垫组106分布于第一面10a中央位置，以及第一中转接垫组108可以分布在第一面10a的中央或周边的位置。类似地，如图3C所示，第二内存单元12可在第二面12a上设置有第二原始接垫组122。
第一面10a可以看作是第一内存单元10的主要表面，第二面12a可以看作是第二内存单元12的主要表面。由于第二内存单元12的第二面12a是贴附于第一记忆单元10的第一面10a，从而堆栈的第一记忆单元10与第二记忆单元12可以被视为一种面对面(face toface)结构。在一个实施例中，与第一内存单元10的与第一面10a相对的另一面(第三面)不包括任何接垫和/或线路重布层，与第二内存单元12的与第二面12a相对的另一面(第四面)不包括任何接垫和/或线路重布层。
在本申请的一个实施例中，如图3D所示，设置于第一面10a上的第一原始接垫组106可通过第一线路重布层RDL1电性连接第一打线接垫组102与第二打线接垫组104。第一线路重布层RDL1可以包括多个金属子层。第一原始接垫组106包括原始地址接垫和原始指令接垫(如XCLK、XCMD、XADD)、原始电源接垫(如Powers、GNDs)和原始数据I/O接垫(如DQ0-x、DQS)。如图3D所示，第一打线接垫组102包括对应的地址接垫、指令接垫和对应的电源接垫。第二打线接垫组104包括对应的数据I/O接垫。
此外，第一面10a上的第一中转接垫组108可通过第一线路重布层RDL1电性连接至第一原始接垫组106。第一中转接垫组108可以包括中转地址接垫、中转指令接垫、中转电源接垫和中转数据I/O接垫。然后，图3E中的第二内存单元12的第二原始接垫组122可以通过焊锡(solder bonding)、微凸块焊接(micro bump bonding)或其他焊料接合的手段，被连接或连接到图3D中的第一内存单元10的第一中转接垫组108。当然，第二原始接垫组122还包括原始地址接垫和原始指令接垫(如XCLK、XCMD、XADD)、原始电源接垫(如Powers、GNDs)、原始数据I/O接垫(如DQ0-y，DQS)。
在另一个实施例中，如图3F所示，第二内存单元12可包括设置于第二面12a上的第二中转接垫组124。第二原始接垫组122通过第二线路重布层RDL2连接至第二中转接垫组124。第二线路重布层RDL2可以包括多个金属子层。第二中转接垫组124还包括中转地址接垫、中转指令接垫、中转电源接垫和中转数据I/O接垫。基于第二记忆单元12如何被翻转至第一记忆单元10上，第二中转接垫组124的位置排列可与第二原始接垫组122的位置沿水平方向镜像排列(如图3F所示)或沿垂直方向的位置镜像排列。之后，图3F中的第二内存单元12的第二中转接垫组124便可以通过焊锡、微凸块焊接或其他焊料接合的手段，被连接或连接到图3D中的第一内存单元10的第一中转接垫组108。
由于第二内存单元12堆栈在第一内存单元10上，因此第一打线接垫组102和第二打线接垫组104不应被第二内存单元12覆盖，如图3G所示。因此，基板14可通过焊线140而连接至第一打线焊垫组102及第二打线焊垫组104。在图3G中，第一内存单元10和第二内存单元12可以关联于相同或重叠的中心线，并且第一内存单元10和第二内存单元12仅在y轴方向上未对准，如图3H所绘示的堆栈的第一内存单元10与第二内存单元12的俯视图。或者，第一内存单元10和第二内存单元12可以在x轴方向和y轴方向上均错位，并且第一打线接垫组102和第二打线接垫组104可以分布在第一面10a的二或多侧边上。在此，第一内存单元10的大小可以与第二内存单元12的大小相同或不同。
在一个例子中，图3B中的第一打线接垫组102可以定义有多个子集，例如子集1020、子集1022和子集1024(分别对应于地址接垫、指令接垫、电源接垫)，第二打线接垫组104也可以具有子集1040(对应于数据I/O接垫)。类似地，第一原始接垫组106和第一中转接垫组108也可以定义有多个子集。例如，第一原始接垫组106可以具有子集1060、子集1062、子集1064(分别对应于地址接垫、指令接垫、电源接垫)和子集1066(对应于数据I/O接垫)。此外，第一中转接垫组108可以具有子集1080、子集1082、子集1084(分别对应于地址接垫、指令接垫、电源接垫)和子集1086(对应于数据I/O接垫)。实务上，子集1060、子集1062、子集1064和子集1066可以分别通过第一金属层100或第一线路重布层RDL1电性连接到子集1020、子集1022、子集1024和子集1040，并且也可以通过第一金属层100或第一线路重布层RDL1分别电性连接到子集1080、子集1082、子集1084和子集1086。
此外，如图3C所示，第二原始接垫组122还可以具有子集1220、子集1222、子集1224(分别对应于地址接垫、指令接垫、电源接垫)和子集1226(对应于数据I/O接垫)。子集1220、子集1222、子集1224和子集1226可以分别与第一中转接垫组108的子集1080、子集1082、子集1084和子集1086一一(one-to-one)对应。第二原始接垫组122和第一中转接垫组108可以通过焊锡、微凸块焊接或其他焊料接合的手段来电性连接。
请参考图4，图4为本申请的两个连接在一起的DRAM半导体芯片的示意图。如图所示，一个半导体芯片(对应于第一内存单元10)包括第一周边电路101和第一核心电路103，而第一内存单元10的第一原始接垫组106电性连接到第一周边电路101和第一核心电路103。类似地，另一半导体芯片(对应第二内存单元12)也可以包括第二周边电路121和第二核心电路123，以及内存单元12的第二原始接垫组122可以分别与第二周边电路121和第二核心电路123电性连接。第一周边电路101和第二周边电路121可以各自包括地址译码电路、频率电路、指令控制器、内部稳压电源等电路。第一核心电路103和第二核心电路123中可以各自包括内存数组和感测放大器(sense amplifiers，SA)。
由于第二内存单元12的第二原始接垫组122会电性连接到第一内存单元10的第一中转接垫组108和/或第一原始接垫组106，因此第一周边电路101的内部稳压电源产生的内部稳压电压可以被传递至第二内存单元12。因此，可停用(disable)第二周边电路121中的内部稳压电源则以节省电力，反之亦然。此外，由于第一内存单元10的信号(包括指令控制信号、地址译码信号、频率信号)也可以提供给相连的第二内存单元12，因此，可停用第二内存单元12的指令控制器、频率电路和地址译码电路以节省电力，反之亦然。
在另一个实施例中，前述停用的电路也可以直接从第二内存单元12和第一内存单元10其中之一去掉。举例来说，如图5所示，第一内存单元10是一个完整的DRAM芯片，具有完整的第一周边电路101和第一核心电路103(例如4Gb)。而位于上层的第二内存单元12仅包括内存数组(如1Gb)、地址译码器和感测放大器，并且有对应的传输线以传输地址信号、控制信号和内部的I/O信号，所述传输线再通过微凸块与第一内存单元10相连。在另一个实施例中，第一内存单元10的表面上的第二内存单元12(如图5所绘示的)可以是两个或多个。
除了前述绘示的电路示意图之外，本申请可以实现不同的电路配置。如图6A(上视图)和图6B(侧视图)所示，第一内存单元10和第二内存单元12共享第一打线接垫组102，第一打线接垫组102包括地址接垫、指令接垫(例如XCLK、XCMD、XADD)和电源接垫(例如Powers、GNDs))。共享了第一打线接垫组102之后，可以例如减少第二内存单元12上的30到40根焊线。此外，如果第一内存单元10和第二内存单元12的数据宽度相同(例如8位或称“X8”)，则第一内存单元10的原始数据I/O接垫(X8)可以通过第一线路重布层RDL1连接到部分的第二打线接垫组104，第二内存单元10的原始数据I/O接垫(X8)可以连接通过第二线路重布层RDL2、微凸块(uBump)和第一线路重布层RDL1到第二打线接垫组104的另一部分。因此，第二打线接垫组104可具有16位或“X16”的数据宽度。在一个实施例中，当第一内存单元10的周缘或边缘的没有复杂的打线时，可以使用“反向打线连接技术(reverse wire bondtechnique)”来连接第一内存单元10和第二内存单元12。例如，第一打线接垫组102和/或第二打线接垫组104可以只有一排的接垫，使得上方的芯片(第二内存单元12)和下方的芯片(第一内存单元10)可以100％重叠，因此粘合不需要图6B绘示的额外延伸距离D1。此外，如果图6B中焊线所需的高度可以表示为高度H1，图6C中接垫(可以是第一打线接垫组102和/或第二打线接垫组104)的高度可以表示为高度H2。本领域的普通技术人员可以理解，高度H1应该远大于高度H2，因此与图6B的实施例相比，图6C的内存模块可以占用更小的空间。
下表1示范了根据本申请前述实施例或可称DRAM倍增架构(DRAM Doubler)的三种可能的电路配置，以增加数据宽度(bandwidth/data width)(配置1和配置2)或增加内存容量(配置3)：
Figure BDA0003975837280000111
表1
在配置3中，第一内存单元10和第二内存单元12共享包括数据I/O接垫(例如DQ0-x、DQS)的第二打线接垫组104，因此DRAM晶粒1要具有自己的XCS1接垫和DRAM晶粒2要具有自己的XCS2接垫以用于单独选择晶粒。配置3中的DRAM倍增架构的数据宽度会相同于第一内存单元10的数据宽度，也相同于第二内存单元12的数据宽度，但是配置3中的DRAM倍增架构的总内存容量将是第一内存单元10和第二内存单元12各自的两倍。
在配置2中，第一内存单元10和第二内存单元12的芯片尺寸不同。例如，在晶圆切割时，第一内存单元10对应的芯片可以被切割成两个晶粒，而第二内存单元12的芯片可以是一个晶粒。请一并参考图3C和图7，图7为本申请另一实施例的立体示意图。类似于图3B所示的第一内存单元10，图7中的第一内存单元20也定义有第一面20a，第一面20a设置有第一金属层200或线路重布层RDL1。此外，第一内存单元20也具有打线接垫组202a、第一原始接垫组206和第一中转接垫组208。打线接垫组202a包括指令接垫(例如XCLK、XCMD、XADD)、两组电源接垫(如Powers、GNDs)。其中，一组数据I/O接垫(如XDQ0-15、XDQS0-1)用于第一内存单元20的左边的晶粒，另一组数据I/O接垫(如XDQ16-31、XDQS2-3)用于第一内存单元20的右边的晶粒，而其他数据I/O接垫(例如XDQ32-47、XDQS4-5)则用于电性连接如图3C中绘示的第二内存单元12。第一中转接垫组208也包括通过线路重布层RDL1连接到前述其他数据I/O接垫(例如XDQ32-47、XDQS4-5)的多个数据I/O接垫，而第二内存单元12的第二原始接垫组122则会连接到图7中第一内存单元20的第一中转接垫组208。
综上所述，本申请提供的内存模块具有第一内存单元和第二内存单元，并且仅第一内存单元通过打线连接至基板，从而减少了打线的总数与封装后的体积。另外，可停用第二内存单元的部分功能，并转由第一内存单元执行以节省电力。
以上所述的实施例及/或实施方式，仅是用以说明实现本申请技术的较佳实施例及/或实施方式，并非对本申请技术的实施方式作任何形式上的限制，任何本领域技术人员，在不脱离本申请内容所公开的技术手段的范围，当可作些许的更动或修饰为其它等效的实施例，但仍应视为与本申请实质相同的技术或实施例。

Claims (18)

1.一种内存模块，其特征在于，所述内存模块包含：
一第一内存晶粒，具有一第一面以及与该第一面相对的一第三面，该第一面上形成有一第一线路重布层以及一第一原始电极组；
一第二内存晶粒，具有一第二面以及与该第二面相对的一第四面，该第二面上形成有一第二原始电极组；
一打线接垫组，设置于该第一内存晶粒的该第一面，该打线接垫组经由该第一线路重布层电性连接该第一原始电极组；以及
多个焊线，以打线连接该打线接垫组；
其中该第一内存晶粒链接该第二内存晶粒，该第一内存晶粒的该第一面面向该第二内存晶粒的该第二面，且该第二原始电极组电性连接该打线接垫组。
2.根据权利要求1所述的内存模块，其特征在于，没有焊线以打线连接至该第二内存晶粒。
3.根据权利要求1所述的内存模块，其特征在于，该第一内存晶粒的该第三面不具有任何线路重布层以及电极组，该第二内存晶粒的该第四面不具有任何线路重布层以及电极组。
4.根据权利要求1所述的内存模块，其特征在于，该第一内存晶粒的该第一面设有一第一中转接垫组，且该第一中转接垫组经由该第一线路重布层电性连接该第一原始电极组。
5.根据权利要求4所述的内存模块，其特征在于，该第二内存晶粒的该第二原始电极组链接该第一内存晶粒的该第一中转接垫组。
6.根据权利要求1所述的内存模块，其特征在于，该第一内存晶粒的该第一面设有一第一中转接垫组，且该第一中转接垫组经由该第一线路重布层电性连接该第一原始电极组，该第二内存晶粒的该第二面设有一第二中转接垫组，且该第二中转接垫组经由一第二线路重布层电性连接该第二原始电极组。
7.根据权利要求6所述的内存模块，其特征在于，该第二内存晶粒的该第二中转接垫组链接该第一内存晶粒的该第一中转接垫组。
8.根据权利要求6所述的内存模块，其特征在于，该第二内存晶粒的该第二中转接垫组的排列位置与该第一内存晶粒的该第一中转接垫组的排列位置在一水平方向或一垂直方向上互为镜像。
9.根据权利要求1所述的内存模块，其特征在于，该打线接垫组的数据宽度相同于该第一原始电极组的数据宽度，也相同于该第二原始电极组的数据宽度。
10.根据权利要求1所述的内存模块，其特征在于，该打线接垫组的数据宽度为该第一原始电极组的数据宽度与该第二原始电极组的数据宽度的总和。
11.一种内存模块，其特征在于，所述内存模块包含：
一第一内存单元，具有一第一面，该第一面上设置有一第一原始电极组以及一第一中转接垫组，且该第一面上有一第一线路重布层以连接该第一原始电极组以及该第一中转接垫组；
一第一打线接垫组与一第二打线接垫组，设置于该第一面的一周缘位置，该第一打线接垫组与该第二打线接垫组经由该第一线路重布层连接该第一原始电极组；以及
一第二内存单元，具有一第二面，该第二面上设有一第二原始电极组；
其中该第二内存单元的该第二面被翻转并被链接至该第一内存单元的该第一面，该第二原始电极组经由该第一中转接垫组与该第一线路重布层电性连接该第一打线接垫组与该第二打线接垫组；且其中没有焊线以打线连接至该第二内存单元。
12.根据权利要求11所述的内存模块，其特征在于，在设置有该第一打线接垫组与该第二打线接垫组的该周缘位置，至少在一第一方向具有一第一边缘部，以及在一第二方向具有一第二边缘部，该第一方向不同于该第二方向。
13.根据权利要求11所述的内存模块，其特征在于，该第二打线接垫组包含一第一数据接垫组与一第二数据接垫组，该第一原始电极组中的一原始数据接垫组经由该第一线路重布层直接连接该第一数据接垫组，该第一中转接垫组中的一中转数据接垫组经由该第一线路重布层直接连接该第二数据接垫组。
14.根据权利要求11所述的内存模块，其特征在于，该第一内存单元包含一第一核心电路与一第一周边电路，该第二内存单元包含一第二核心电路与一第二周边电路，其中于所述内存模块运作时，停用部分的该第二周边电路。
15.根据权利要求14所述的内存模块，其特征在于，部分的该第二周边电路具有一内部稳压电源、一指令控制器、一频率电路或一地址译码电路。
16.根据权利要求11所述的内存模块，其特征在于，该第二内存单元不具有一内部稳压电源、一指令控制器或一频率电路。
17.一种内存模块，其特征在于，所述内存模块包含：
一基板；
一第一内存单元，在该第一内存单元的一第一面上具有一第一线路重布层；以及
一第二内存单元，在该第二内存单元的一第二面上具有一第二线路重布层；
其中该第二内存单元的该第二面被翻转并经由多个微凸块被链接至该第一内存单元的该第一面；
其中该基板经由多个焊线电性连接该第一线路重布层，该第二线路重布层经由该些微凸块电性连接该第一线路重布层。
18.根据权利要求17所述的内存模块，其特征在于，该基板和该第二内存单元之间没有以打线连接的焊线。
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