JP2006114595A - 半導体装置 - Google Patents
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Abstract
【解決手段】半導体装置1は、複数の半導体素子とチップ主面の中央部に配列された複数のパッド6とを有する半導体チップ4と、グリッド状に配列された複数の外部接続端子8と、各パッド6と各外部接続端子8とを電気的に接続する配線9とを備える。パッド6は、複数の半導体素子に共通する少なくとも一対の電源パッド及びグランドパッドと、その各半導体素子と信号のやり取りをする複数の信号パッドとからなるパッド群を複数構成する。各パッド群における各信号パッドは、当該パッド群における電源パッド及びグランドパッドの何れかに隣接するように設けられる。各パッド群における各信号パッドから延びる各配線9は、隣接した電源パッドまたはグランドパッドから延びる配線に沿って延びるように設けられる。
【選択図】図1
Description
(1)前記配線は各パッドから前記パッド群毎に同一方向に延びるように設けられたこと。
(2)前記パッドの配列は一列で構成され、前記外部接続端子は半田ボールで形成されると共に前記パッドの配列の両側にグリッド状に設けられ、前記配線は前記パッド群毎に交互に異なる側に延びるように設けられたこと。
(3)前記パッド群は、2つの半導体素子に共通する一対の電源パッド及びグランドパッドと、その2つの半導体素子と信号のやり取りをする2つの信号パッドとからなるパッド群を複数有し、前記半田ボールは前記パッドの配列の両側に3列のグリッド状にそれぞれ設けられ、前記3列の半田ボールは、両側に外部電源に接続される半田ボールが位置され中央に信号をやり取りする半田ボールが位置される行と、両側に信号をやり取りする半田ボールが位置され中央に外部電源に接続される半田ボールが位置される行とが交互に設けられたこと。
(4)前記各パッド群は2つの信号パッドの間に前記一対の電源パッド及びグランドパッドを配置し、前記一対の電源パッド及びグランドパッドから延びる配線は前記信号パッドから延びる配線の間を延びるように形成されたこと。
(1)前記入力パッドの配置領域の外側にも、少なくとも1個以上の電源電圧を供給する電極パッドと少なくとも1個以上の接地電圧を供給する電極パッドを設けたこと。
(2)前記入力パッドの配置領域の内側にある前記少なくとも1個以上の電源電圧を供給する電極パッドと、前記少なくとも1個以上の接地電圧を供給する電極パッドとを有し、前記入力パッドの配置領域の外側にある前記少なくとも1個以上の接地電圧を供給する電極パッドと、前記少なくとも1個以上の電源電圧を供給する電極パッドとを有し、前記半導体装置の前記外部接続端子の間には、接続手段である配線が形成されていて、前記入力パッドの配置領域の内側にある任意の電源電圧を供給する電極パッドと、前記入力パッドの配置領域の外側にある任意の接地電圧を供給する電極パッドとを、または、前記入力パッドの配置領域の内側にある任意の接地電圧を供給する電極パッドと、前記入力パッドの配置領域の外側にある任意の電源電圧を供給する電極パッドとを選択し、前記選択した2個の電極パッドの中心を結ぶ直線によって、前記半導体装置を2分した時、前記外部接続端子と、外部接続端子と前記任意に選択した電極パッドを接続する接続手段がそれぞれ前記2分した半導体装置の領域のうち同一の領域内に存在するような前記電極パッドの選択が可能であること。
(3)前記電源電圧を供給する電極パッドと前記接地電圧を供給する電極パッドは、それぞれ、少なくとも1個以上の前記半導体チップ内の前記DRAM素子内にある入力バッファに接続される保護ダイオードの電源に接続されている電極パッドであり、また、少なくとも1個以上の前記半導体チップ内の前記DRAM素子内にある入力バッファに接続される前記保護ダイオードとは別の保護ダイオードのグランドに接続されている電極パッドであること。
Claims (12)
- 複数の半導体素子とチップ主面の中央部に配列された複数のパッドとを有する半導体チップと、
グリッド状に配列された複数の外部接続端子と、
前記各パッドと前記各外部接続端子とを電気的に接続する配線とを備え、
前記パッドは、前記半導体素子と信号のやり取りをする信号パッドと、前記半導体素子に電源電圧を供給する電源パッド及び前記半導体素子に接地電圧を供給するグランドパッドからなる電極パッドとを有する半導体装置において、
前記パッドは、複数の前記半導体素子に共通する少なくとも一対の電源パッド及びグランドパッドと、その各半導体素子と信号のやり取りをする複数の信号パッドとからなるパッド群を複数構成し、
前記各パッド群における各信号パッドは、当該パッド群における電源パッド及びグランドパッドの何れかに隣接するように設けられ、
前記各パッド群における各信号パッドから延びる各配線は、隣接した電源パッドまたはグランドパッドから延びる配線に沿って延びるように設けられた
ことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、前記配線は各パッドから前記パッド群毎に同一方向に延びるように設けられたことを特徴とする半導体装置。
- 請求項2に記載の半導体装置において、前記パッドの配列は一列で構成され、前記外部接続端子は半田ボールで形成されると共に前記パッドの配列の両側にグリッド状に設けられ、前記配線は前記パッド群毎に交互に異なる側に延びるように設けられたことを特徴とする半導体装置。
- 請求項3に記載の半導体装置において、
前記パッド群は、2つの半導体素子に共通する一対の電源パッド及びグランドパッドと、その2つの半導体素子と信号のやり取りをする2つの信号パッドとからなるパッド群を複数有し、
前記半田ボールは前記パッドの配列の両側に3列のグリッド状にそれぞれ設けられ、
前記3列の半田ボールは、両側に外部電源に接続される半田ボールが位置され中央に信号をやり取りする半田ボールが位置される行と、両側に信号をやり取りする半田ボールが位置され中央に外部電源に接続される半田ボールが位置される行とが交互に設けられた
ことを特徴とする半導体装置。 - 請求項4に記載の半導体装置において、前記各パッド群は2つの信号パッドの間に前記一対の電源パッド及びグランドパッドを配置し、前記一対の電源パッド及びグランドパッドから延びる配線は前記信号パッドから延びる配線の間を延びるように形成されたことを特徴とする半導体装置。
- 半導体チップの一主面に形成されたDRAM素子と前記DRAM素子と同一面にあって前記半導体チップのある辺に平行に少なくとも一列以上形成されている複数の電極パッドとを有する半導体チップと、
前記電極パッドには少なくとも半導体チップに電源電圧を供給する電極パッドと接地電圧を供給する電極パッドとがあって、前記半導体チップを搭載するファインピッチ・ボール・グリッド・アレパッケージパッケージと、を備え、
前記半導体チップを搭載するファインピッチ・ボール・グリッド・アレパッケージには、外部接続端子と、前記外部接続端子と前記半導体チップを接続するための接続手段とを有する半導体装置において、
パッドが配列されている方向のチップの辺の長さCより小さいパッド配置可能な領域の長さAとし、前記半導体装置における最小パッドピッチpとし、前記半導体装置における半導体チップに電源電圧を供給する電極パッドと接地電圧を供給する電極パッドの総数をN1とした時、N1/(A/p)が0.4より大きい
ことを特徴とする半導体装置。 - 半導体チップの一主面に形成されたDRAM素子と前記DRAM素子と同一面にあって前記半導体チップのある辺に平行に少なくとも一列以上形成されている複数の電極パッドとを有する半導体チップと、
前記電極パッドには少なくとも半導体チップに電源電圧を供給する電極パッドと接地電圧を供給する電極パッドと入出力パッドと入力信号パッドとがあって、前記半導体チップを搭載するファインピッチ・ボール・グリッド・アレパッケージと、を備え、
前記半導体チップを搭載するファインピッチ・ボール・グリッド・アレパッケージには、外部接続端子と、前記外部接続端子と前記半導体チップを接続するための接続手段とを有する半導体装置において、
パッドが配列されている方向のチップの辺の長さCより小さいパッド配置可能な領域の長さAとし、前記半導体装置における最小パッドピッチpとし、前記半導体チップに電源電圧を供給する電極パッドのうち、前記半導体チップ内の前記DRAM素子内にある入出力バッファの電源に接続されるものと、前記半導体チップ内の前記DRAM素子内にある入力バッファに接続される保護ダイオードの電源に接続されるものと、前記半導体チップに接地電圧を供給する電極パッドのうち、前記半導体チップ内の前記DRAM素子内にあるIOバッファのグランドに接続されるものと、前記半導体チップ内の前記DRAM素子内にある入力バッファに接続される前記保護ダイオードとは別の保護ダイオードのグランドに接続されるものの電極パッドの総数をN3とした時、N3/(A/p)が0.3より大きい
ことを特徴とする半導体装置。 - 半導体チップの一主面に形成されたDRAM素子と前記DRAM素子と同一面にあって前記半導体チップのある辺に平行に少なくとも一列以上形成されている複数の電極パッドとを有する半導体チップと、
前記電極パッドには少なくとも半導体チップに電源電圧を供給する電極パッドと接地電圧を供給する電極パッドと入出力パッドと入力信号パッドとがあって、前記半導体チップを搭載するファインピッチ・ボール・グリッド・アレパッケージパッケージと、を備え、
前記半導体チップを搭載するファインピッチ・ボール・グリッド・アレパッケージには、外部接続端子と、前記外部接続端子と前記半導体チップを接続するための接続手段とを有する半導体装置において、
パッドが配列されている方向のチップの辺の長さCより小さいパッド配置可能な領域の長さA1とし、前記半導体装置における最小パッドピッチpとし、前記半導体チップに電源電圧を供給する電極パッドのうち、前記半導体チップ内の前記DRAM素子内にある入出力バッファの電源に接続されるものと、前記半導体チップに接地電圧を供給する電極パッドのうち、前記半導体チップ内の前記DRAM素子内にある入出力バッファのグランドに接続されるものの電極パッドの総数をN2とした時、N2/(A1/p)が0.12より大きい
ことを特徴とする半導体装置。 - 半導体チップの一主面に形成されたDRAM素子と前記DRAM素子と同一面にあって前記半導体チップのある辺に平行に少なくとも一列以上形成されている複数の電極パッドとを有する半導体チップと、
前記電極パッドには少なくとも半導体チップに電源電圧を供給する電極パッドと接地電圧を供給する電極パッドと入出力パッドと入力信号パッドとがあって、前記半導体チップを搭載するファインピッチ・ボール・グリッド・アレパッケージと、を備え、
前記半導体チップを搭載するファインピッチ・ボール・グリッド・アレパッケージには、外部接続端子と、前記外部接続端子と前記半導体チップを接続するための接続手段とを有する半導体装置において、
入力パッドの配置領域の内側に少なくとも1個以上の電源電圧を供給する電極パッドと少なくとも1個以上の接地電圧を供給する電極パッドを設けた
ことを特徴とする半導体装置。 - 請求項9に記載の半導体装置において、前記入力パッドの配置領域の外側にも、少なくとも1個以上の電源電圧を供給する電極パッドと少なくとも1個以上の接地電圧を供給する電極パッドを設けたことを特徴とする半導体装置。
- 請求項10に記載の半導体装置において、
前記入力パッドの配置領域の内側にある前記少なくとも1個以上の電源電圧を供給する電極パッドと、前記少なくとも1個以上の接地電圧を供給する電極パッドとを有し、
前記入力パッドの配置領域の外側にある前記少なくとも1個以上の接地電圧を供給する電極パッドと、前記少なくとも1個以上の電源電圧を供給する電極パッドとを有し、
前記半導体装置の前記外部接続端子の間には、接続手段である配線が形成されていて、
前記入力パッドの配置領域の内側にある任意の電源電圧を供給する電極パッドと、前記入力パッドの配置領域の外側にある任意の接地電圧を供給する電極パッドとを、または、前記入力パッドの配置領域の内側にある任意の接地電圧を供給する電極パッドと、前記入力パッドの配置領域の外側にある任意の電源電圧を供給する電極パッドとを選択し、前記選択した2個の電極パッドの中心を結ぶ直線によって、前記半導体装置を2分した時、前記外部接続端子と、外部接続端子と前記任意に選択した電極パッドを接続する接続手段がそれぞれ前記2分した半導体装置の領域のうち同一の領域内に存在するような前記電極パッドの選択が可能である
ことを特徴とする半導体装置。 - 請求項9〜11の何れかに記載の半導体装置において、
前記電源電圧を供給する電極パッドと前記接地電圧を供給する電極パッドは、それぞれ、少なくとも1個以上の前記半導体チップ内の前記DRAM素子内にある入力バッファに接続される保護ダイオードの電源に接続されている電極パッドであり、また、少なくとも1個以上の前記半導体チップ内の前記DRAM素子内にある入力バッファに接続される前記保護ダイオードとは別の保護ダイオードのグランドに接続されている電極パッドである
ことを特徴とする半導体装置。
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