CN113707642A - 包括层叠在控制器晶片上的芯晶片的层叠封装件 - Google Patents

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Abstract

本发明提供一种包括层叠在控制器晶片上的芯晶片的层叠封装件。一种层叠封装件包括：设置在封装基板上方的芯晶片；以及设置在芯晶片和封装基板之间以控制芯晶片的控制器晶片。芯晶片包括：各自包括存储器单元阵列的存储体；其中布置有行解码器和列解码器的存储体间区域；以及其中设置有通过第一布线电连接到行解码器和列解码器的第一连接焊盘的焊盘区域。控制器晶片包括：其中设置有贯穿控制器晶片以连接至第一连接焊盘的控制器晶片通孔的通孔区域；以及其中设置有通过第二布线电连接至控制器晶片通孔的控制电路部的电路区域。

Description

包括层叠在控制器晶片上的芯晶片的层叠封装件
技术领域
本公开总体上涉及半导体封装技术，并且更具体地，涉及包括层叠在控制器晶片上的芯晶片的层叠封装件。
背景技术
为了将多个半导体芯片集成到单个封装结构中，已经进行了各种尝试。已经尝试垂直地层叠半导体晶片以形成层叠封装件。层叠的半导体晶片可以被配置有执行相同功能的相同类型的晶片结构。
半导体晶片(die)可以包括存储器单元阵列和用于控制存储器单元阵列的控制电路。为了将层叠的半导体晶片和封装基板彼此连接，可以在半导体晶片和封装基板之间引入各种类型的介入互连结构。
发明内容
根据实施方式的层叠封装件可以包括：设置在封装基板上方的芯晶片；以及设置在芯晶片(core die)和封装基板之间以控制芯晶片的控制器晶片(controller die)。
芯晶片可以包括：各自包括存储器单元阵列的存储体(bank)；其中布置有行解码器和列解码器的存储体间区域；以及其中设置有通过第一布线电连接到行解码器和列解码器的第一连接焊盘的焊盘区域。
控制器晶片可以包括：其中设置有贯穿控制器晶片以连接至第一连接焊盘的控制器晶片通孔的通孔区域；以及其中设置有通过第二布线电连接至控制器晶片通孔的控制电路部的电路区域。
根据另一实施方式的层叠封装件可以包括：设置于封装基板上方的第一芯晶片；设置于第一芯晶片上方的第二芯晶片；以及设置在第一芯晶片和封装基板之间并控制第一芯晶片和第二芯晶片的控制器晶片。
第一芯晶片可以包括：各自包括第一存储器单元阵列的第一存储体；其中布置有第一连接焊盘和第一芯晶片通孔的第一焊盘区域；以及其中布置有通过第一布线电连接到第一连接焊盘的第一行解码器和第一列解码器、电连接到第一行解码器和第一列解码器的第二连接焊盘、以及第二芯晶片通孔的第一存储体间区域。
控制器晶片可以包括：其中设置有贯穿控制器晶片以连接到第一连接焊盘的控制器晶片通孔的通孔区域；以及其中设置有通过第二布线电连接至控制器晶片通孔的控制电路部的电路区域。
附图说明
图1是例示根据本公开的实施方式的层叠封装件的截面图。
图2是例示图1的层叠封装件的放大的芯晶片和控制器晶片的截面图。
图3是例示图2的芯晶片的存储体和焊盘区域的布置的平面图。
图4是例示图2的芯晶片的连接焊盘的布置的平面图。
图5是例示图2的控制器晶片的电路区域和通孔区域的布置的平面图。
图6是例示包括图2的芯晶片和控制器晶片的存储器装置的框图。
图7是例示图1的层叠封装件的放大的芯晶片和桥接晶片的截面图。
图8是例示图7的桥接晶片的放大的桥接晶片通孔的布置的平面图。
图9是例示根据本公开的实施方式的层叠封装件的截面图。
图10是例示根据本公开的实施方式的层叠封装件的截面图。
图11是例示采用包括根据实施方式的封装件的存储卡的电子系统的框图。
图12是例示包括根据实施方式的封装件的电子系统的框图。
具体实施方式
本文所使用的术语可以对应于考虑了它们在呈现的实施方式中的功能而选择的词语，并且这些术语的含义可以根据实施方式所属领域的普通技术人员而被解释为不同。如果详细定义了术语，则可以根据定义来解释这些术语。除非另有定义，否则本文中使用的术语(包括科技术语)具有与实施方式所属领域的普通技术人员通常所理解的含义相同的含义。
将理解，尽管在本文中可以使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一元件区分开，而不用于指示元件的特定顺序或数量。
还应理解，当元件或层被称为在另一元件或层“上”、“上方”、“下”、“下方”或“外部”时，该元件或层可以直接接触另一元件或层，或者可以存在中间的元件或层。应该以类似方式来解释用于描述元件或层之间的关系的其它词语(例如，“在……之间”与“直接在……之间”或者“相邻”与“直接相邻”)。
诸如“之下”、“下”、“低于”、“之上”、“高于”、“顶”、“底”等的空间相对术语可以用于将元件和/或特征与另一元件和/或特征的关系描述为例如在附图中所示的关系。将理解的是，除了附图中描绘的方位之外，空间相对术语还旨在涵盖装置在使用和/或操作中的不同方位。例如，当附图中的装置翻转时，那么被描述为在另一元件或特征下和/或之下的元件将被定向在其它元件或特征上方。装置可以以其它方式(旋转90度或其它方位)来定向，并相应地解释本文使用的空间相对描述语。
根据各种实施方式，半导体封装件可以包括诸如半导体芯片或半导体晶片之类的电子装置。半导体芯片或半导体晶片可以通过使用划片工艺将诸如晶圆之类的半导体基板分离成多片而获得。半导体芯片可以对应于存储器芯片、逻辑芯片、专用集成电路(ASIC)芯片、应用处理器(AP)、图形处理单元(GPU)、中央处理单元(CPU)或片上系统(SoC)。存储器芯片可以包括集成在半导体基板上的动态随机存取存储器(DRAM)电路、静态随机存取存储器(SRAM)电路、NAND型闪存电路、NOR型闪存电路、磁随机存取存储器(MRAM)电路、电阻式随机存取存储器(ReRAM)电路、铁电式随机存取存储器(FeRAM)电路或相变随机存取存储器(PcRAM)电路。逻辑芯片可以包括集成在半导体基板上的逻辑电路。半导体封装件可以用于诸如移动电话、与生物技术或医疗健康相关的电子系统或可穿戴电子系统之类的通信系统中。半导体封装件可以适用于物联网(IoT)。
贯穿说明书，相同的附图标记指代相同的元件。即使参照附图可能没有提及或描述附图标记，也可以参照另一附图来提及或描述该附图标记。另外，即使在附图中可能未示出附图标记，也可以在另一附图中示出附图标记。
图1是例示根据实施方式的层叠封装件10的截面图。参照图1，层叠封装件10可以包括封装基板100、芯晶片200、控制器晶片300、桥接晶片400和密封剂500。芯晶片200可以设置在封装基板100上方。并且控制器晶片300可以设置在芯晶片200和封装基板100之间。芯晶片200可以基本垂直地层叠在控制器晶片300上方。桥接晶片400可以设置在封装基板100上方。桥接晶片400可以设置于芯晶片200和封装基板100之间。桥接晶片400可以在水平方向上与控制器晶片300间隔开。多个桥接晶片400可以设置在介于它们之间的控制器晶片300的左侧和右侧。
封装基板100可以包括将芯晶片200或控制器晶片300电连接到外部模块或外部组件的互连电路构件。封装基板100可以以印刷电路板(PCB)、介入层或多层互连结构的形式引入。外部连接器190可以附接到封装基板100的表面。外部连接器190可以是导电凸块或焊球形式的连接构件。
可以在封装基板100和控制器晶片300之间引入第一内部连接器510，以将控制器晶片300电连接到封装基板100。可以在芯晶片200和控制器晶片300之间引入第二内部连接器520以将芯晶片200电连接到控制器晶片300。可以在封装基板100和桥接晶片400之间引入第三内部连接器530，以将桥接晶片400电连接到封装基板100。可以在封装基板100和桥接晶片400之间引入第四连接器540，以将芯晶片200电连接至桥接晶片400。第一连接器至第四连接器510、520、530和540中的每个可以以导电凸块的形式引入。
密封剂500可以设置为覆盖封装基板100的另一表面并且覆盖芯晶片200、控制器晶片300和桥接晶片400。密封剂500可以包括诸如环氧树脂模塑料(EMC)之类的密封材料。
图2是例示图1的层叠封装件10的放大的芯晶片200和控制器晶片300的截面图。
参照图2，芯晶片200可以是其中存储有数据的存储器半导体晶片。控制器晶片300可以是包括控制电路部310的其它半导体晶片，控制电路部310控制在芯晶片200中存储数据以及读出所存储的数据的操作。芯晶片200和控制器晶片300可以构成一个存储器装置。
图3是例示图2的芯晶片200的存储体210和焊盘区域230的布置的平面图。
与图2一起参照图3，芯晶片200可以是包括存储体210、作为存储体210之间的空间的存储体间区域220和焊盘区域230的半导体晶片。存储体间区域220可以是具有格子形状的区域。多个存储体210和存储体间区域220可以构成第一芯区域241。
第一芯区域241和第二芯区域242可以并排设置，并且焊盘区域230可以设置在第一芯区域241和第二芯区域242之间。芯晶片200可以具有矩形形状，该矩形形状包括彼此面对的两个第一侧201U和201B、以及彼此面对且同时连接到第一侧201U和201B的两个第二侧201L和201R。焊盘区域230可以是在与第二侧201L和201R间隔开的同时以线形状长长地延伸以连接第一侧201U和201B的区域。存储体210和存储体间区域220可以设置在焊盘区域230与第二侧201L和201R之间。
每个存储体210可以包括存储器单元阵列。存储器单元阵列可以包括以矩阵形式布置的多个存储器单元211。存储器单元211可以包括DRAM单元。存储器单元211可以包括晶体管元件和储存单元。储存单元可以包括电容器元件。
行解码器221和列解码器222可以设置在存储体间区域220中。行解码器221和列解码器222可以集成在与存储器单元阵列相邻的位置中以访问存储器单元阵列的特定存储器单元211。行解码器221和列解码器222中的每个可以包括具有多个开关的电路。存储器单元阵列可以包括各自位于字线WL和位线BL的交叉处的存储器单元211。行解码器221可以响应于接收到的行地址信号来选择特定字线WL，并且列解码器222可以响应于接收到的列地址信号来选择特定位线BL。
图4是例示图2的芯晶片200的连接焊盘231和232的布置的平面图。
参照图4和图2，焊盘区域230可以是其中布置有第一连接焊盘231的区域。第一连接焊盘231可以是在没有另一晶片介入的情况下直接电连接到控制器晶片300的连接焊盘。第一连接焊盘231可以是电连接至控制器晶片300的电端子。第一连接焊盘231可以设置在芯晶片200的面向控制器晶片300的表面200S上，使得第二内部连接器520分别附接至第一连接焊盘231。
第一连接焊盘231可以被定位为与第二内部连接器520交叠。第一连接焊盘231可以被定位为与控制器晶片300交叠。第一连接焊盘231可以被定位在焊盘区域230中，以便不与存储体210交叠。当第一连接焊盘231与存储体210交叠时，担心将第二内部连接器附接到第一连接焊盘的冲击可能会在集成于存储体210中的存储器单元211中引起缺陷。因为电路元件或存储器单元没有设置在第一连接焊盘231所设置于的焊盘区域230中，所以可以在将第二内部连接器520附接到第一连接焊盘231的过程中有效地抑制或防止在集成于芯晶片200中的电路元件中出现缺陷。
由控制器晶片300提供的控制信号可以传送给行解码器221和列解码器222。第一连接焊盘231可以通过第一布线233分别电连接到行解码器221和列解码器222。第一布线233中的一些可以包括跨存储体210延伸以连接到列解码器222的导电图案。
与图1和图2一起参照图4，第二连接焊盘232可以设置在存储体间区域220中，作为与第一连接焊盘231分离的其它连接焊盘。第二连接焊盘232可以是在没有另一晶片介入的情况下直接电连接至桥接晶片400的连接焊盘。每个第二连接焊盘232可以是电连接至桥接晶片400的电端子。第二连接焊盘231可以布置成与第四内部连接器540和桥接晶片400交叠，使得第四内部连接器540分别附接至第二连接焊盘232。第二连接焊盘232可以通过第四布线234分别电连接到行解码器221和列解码器222。第一布线233和第四布线234的“第一”和“第四”是为了将它们区分开而非指代顺序。
参照图2和图4，芯晶片200可以包括芯晶片主体200B和芯晶片电介质层200D。芯晶片电介质层200D可以设置为覆盖芯晶片主体200B。存储器单元211、行解码器221和列解码器222可以集成在芯晶片主体200B中。第一布线233和第四布线234可以位于芯晶片电介质层200D中。第一布线233和第四布线234可以形成为多层金属化结构。第一连接焊盘231和第二连接焊盘232中的每个的一个表面可以通过芯晶片电介质层200D而暴露。
图5是例示图2的控制器晶片300的电路区域320和通孔区域330的布置的平面图。
参照图2和图5，控制器晶片300可以设置为与芯晶片200垂直地交叠。控制器晶片300可以包括控制器晶片主体300B和控制器晶片电介质层300D。控制器晶片电介质层300D可以设置为覆盖控制器晶片主体300B。控制器晶片300可以包括电路区域320和通孔区域330。
控制器晶片通孔350可以是基本垂直地贯穿控制器晶片300或控制器晶片主体300B的导电构件。控制器晶片通孔350可以设置在控制器晶片300的通孔区域330中。每个控制器晶片通孔350可以包括垂直连接导体，诸如硅通孔(TSV)。控制器晶片通孔350可以通过第二内部连接器520分别电连接到芯晶片200的第一连接焊盘231。控制器晶片通孔350可以通过第一连接焊盘231和第一布线233电连接到芯晶片200的行解码器221和列解码器(图4的222)。
通孔区域330可以设置为与芯晶片200的焊盘区域230垂直交叠。控制器晶片通孔350可以定位为与第一连接焊盘231垂直交叠。控制器晶片通孔350可以一对一地与第一连接焊盘231垂直交叠。因此，与控制器晶片通孔和第一连接焊盘不彼此交叠的情况相比，能够有效地减小连接控制器晶片通孔350和第一连接焊盘231的路径的长度。
控制器晶片300的电路区域320可以是与通孔区域330分离的区域。不同于通孔区域330，电路区域320可以是其中集成有诸如控制电路部310之类的逻辑电路的区域。控制电路部310可以包括控制芯晶片200的存储器单元阵列的逻辑电路。芯晶片200包括行解码器221和列解码器222，但是可能不包括控制电路部的逻辑电路。控制器晶片300的控制电路部310可以基本控制芯晶片200的操作。
控制电路部310可以通过第二布线361电连接到控制器晶片通孔350。行解码器221和列解码器222可以通过第二布线361、控制器晶片通孔350、第二内部连接器520和第一布线233电且信号地连接到控制电路部310。
第二布线361可以设置在控制器晶片电介质层300D中。第五布线362可以进一步设置在控制器晶片电介质层300D中。第五布线362可以是与第二布线361分离的布线。连接到第一内部连接器510的第五连接焊盘365可以进一步设置在控制器晶片电介质层300D的表面下方。第五布线362可以提供电连接第五连接焊盘365和控制电路部310的路径。第二布线361和第五布线362中的每条布线可以形成为多层金属化结构。
图6是例示包括图2的芯晶片200和控制器晶片300的存储器装置11的框图。
参照图6和图2，存储器装置11可以包括芯晶片200和控制器晶片300。芯晶片200和控制器晶片300可以包括彼此分离的半导体晶片。芯晶片200可以包括具有存储器单元阵列的存储体210以及设置在存储体210周围的行解码器221、列解码器222和感测电路部223，并且还可以包括设置在焊盘区域230上的第一连接焊盘231和第一布线233。
控制器晶片300可以包括用于控制芯晶片200的存储器单元阵列的控制电路部310，并且可以进一步包括控制器晶片通孔350和第二布线361。控制电路部310可以包括命令电路部311、地址电路部312以及数据输入输出电路部313。在实施方式中，控制电路部310可以包括命令电路部311中所包括的至少一个命令电路、地址电路部312中所包括的至少一个地址电路以及数据输入输出电路部313中所包括的至少一个数据输入输出电路。控制电路部310可以进一步包括诸如DC电压发生器或延迟锁定环(DLL)之类的电路元件。
命令电路部311可以对从外部主机12接收到的外部命令信号12C进行解码。外部命令信号12C可以用于控制存储器单元阵列。外部命令信号12C可以包括时钟(CLK)信号、时钟使能(CKE)信号、行地址选通(RAS)信号、列地址选通(CAS)信号、写入使能(WE)信号和芯片选择(CS)信号等。命令电路部311可以包括命令缓冲器和状态机。命令缓冲器可以存储所接收的命令信号12C，并且状态机可以组合所接收的外部命令信号12C，对地址进行分类，并且控制数据的输入和输出。
地址电路部312可以对从主机12接收到的外部地址信号12A进行解码。行地址可以传送给行解码器221，并且列地址可以传送给列解码器222。行解码器221可以响应行地址而选择字线(图3中的WL)，并且列解码器222可以响应列地址而选择位线(图3中的BL)。因此，可以访问位于字线WL和位线BL的交叉处的存储器单元(图3中的211)。
数据输入输出电路部313可以接收由感测电路部223感测的数据信号，并且向主机12输出数据信号12D。数据输入输出电路部313可以将从主机12接收的数据信号12D传送到芯晶片200。感测电路部223可以包括多个感测放大器和输入/输出(I/O)门。输入/输出(I/O)门可以包括用于数据输入/输出的I/O驱动器。感测放大器可以感测并放大来自存储器单元阵列的数据信号，以将其传送给输入/输出门。数据信号可以通过输入/输出门被发送给数据输入/输出电路部313。
彼此分离的芯晶片200和控制器晶片300可以由第二内部连接器520彼此电且信号地连接。由第一布线233、第一连接焊盘231和第二内部连接器520、控制器晶片通孔350和第二布线361形成的路径可以将行解码器221、列解码器222和感测电路部223连接到控制器晶片300的控制电路部310。因为如图2所示，控制器晶片通孔350和第一连接焊盘231彼此垂直地交叠，所以与控制器晶片通孔350和第一连接焊盘231彼此不交叠的情况相比，可以减小芯晶片200和控制器晶片300之间的电连接路径的长度。
在DRAM芯片中，存储器单元阵列和控制电路部可以集成在单个芯片中。当存储器单元阵列和控制电路部配置一个芯片时，组成控制电路部的电路元件可能在形成组成存储器单元阵列的电容器的过程中劣化。然而，在实施方式中，包括存储器单元阵列的芯晶片200和包括用于控制存储器单元阵列的控制电路部310的控制器晶片300可以配置有彼此分离的半导体晶片，使得形成控制器晶片300的控制电路部310的过程不会受到形成芯晶片200的存储器单元阵列的过程的影响。
图7是例示图1的层叠封装件10的放大的芯晶片200和桥接晶片400的截面图。图8是例示图7的桥接晶片400的桥接晶片通孔450的布置的平面图。
参照图7，桥接晶片400可以将芯晶片200电连接到封装基板(图1的100)。桥接晶片400可以将行解码器221和列解码器(图4的222)在没有其它晶片介入的情况下直接电连接到封装基板100。桥接晶片400可以被设置为与芯晶片200垂直交叠。桥接晶片400可以设置为与芯晶片200的存储体210和存储体间区域220垂直交叠。
桥接晶片400可以包括桥接晶片主体400B和桥接晶片电介质层400D。可以引入桥接晶片电介质层400D作为覆盖桥接晶片主体400B的表面的层。桥接晶片主体400B可以由硅(Si)材料形成。桥接晶片400可以包括基本贯穿桥接晶片主体400B的桥接晶片通孔450。可以引入桥接晶片通孔450作为TSV型导电连接构件。
桥接晶片通孔450可以电连接到芯晶片200的第二连接焊盘232。桥接晶片通孔450可以通过第三内部连接器530电连接到封装基板(图1的100)。
参照图7和图8，桥接晶片通孔450可以与第二连接焊盘232不垂直交叠，而是可以定位在基本水平的方向上相对于第二连接焊盘232偏移预定距离D的位置。为了将偏移的桥接晶片通孔450电连接到第二连接焊盘232，可以在桥接晶片主体400B上设置重分布层图案460。每个重分布层图案460可以包括连接到桥接晶片通孔450并且延伸到垂直于第二连接焊盘232的位置的导电图案。如在本文中关于诸如“预定距离”之类的参数使用的词语“预定”表示在过程或算法中使用该参数之前确定该参数的值。对于一些实施方式，在过程或算法开始之前确定参数的值。在其它实施方式中，在过程或算法期间但在过程或算法中使用该参数之前确定该参数的值。
第四内部连接器540可以将重分布层图案460连接到第二连接焊盘232。因为引入重分布层图案460，所以第四内部连接器540可以被定位为与第二连接焊盘232基本垂直地交叠，并且可以定位在与桥接晶片通孔450基本水平偏移的位置处。重分布层图案460可以允许将桥接晶片通孔450设置在其它位置，而不限于与第二连接焊盘232交叠的位置。因此，可以提高桥接晶片通孔450的布置的位置自由度。
重分布层图案460可以包括导电图案，该导电图案延伸以连接多个桥接晶片通孔450当中的两个或更多个相邻的桥接晶片通孔450，使得多个相邻的桥接晶片通孔450电连接到一个第二连接焊盘232。这样，多个桥接晶片通孔450电连接到一个第二连接焊盘232，使得与仅一个桥接晶片通孔连接到第二连接焊盘232的情况相比，能够减小伴随在第二连接焊盘232与第三内部连接器530之间的电阻。
再次参照图7，桥接晶片400的桥接晶片通孔450和重分布层图案、第四内部连接器540、第二连接焊盘232和第四布线234可以提供从封装基板(图1的100)通过行解码器221或列解码器(图4的222)连接到存储器单元阵列或存储器单元211的第一电路径。桥接晶片400、桥接晶片通孔450或重分布层图案460可以被定位为与第二连接焊盘232交叠，并且第二连接焊盘232可以被设置在存储体间区域220中，使得与包括控制器晶片(图2的300)、芯晶片(图2的200)的第一连接焊盘(图2的231)和第一布线(图2的233)的第二电路径相比，第一电路径可以具有更短的路径长度。
可以引入桥接晶片400，作为形成第一电路径的一部分的构件。与第二连接焊盘232相邻的存储器单元阵列或存储器单元211可以通过第一电路径被供电或者可以接地。第一电路径比第二路径具有更短的路径，使得第一路径可以比第二路径具有相对低水平的电阻。由于伴随供电路径的电阻，在存储器单元211操作期间可能出现电压降。通过第一路径向存储器单元阵列供电可以比通过第二路径供电涉及相对低的电阻，使得能够减小在存储器单元211操作期间可能引起的电压降。因此，可以改善当存储器单元211的晶体管操作时可以伴随电压降的操作延迟或操作电压裕度降低。
图9是例示根据本公开的实施方式的层叠封装件20的截面图。
参照图9，层叠封装件20可以包括封装基板2100、芯晶片2200、控制器晶片2300、桥接晶片2400和密封剂2500。桥接晶片2400可以包括贯穿桥接晶片主体2400B的桥接晶片通孔2450。桥接晶片通孔2450可以分别布置在与芯晶片2200的第二连接焊盘2540垂直交叠的位置。因此，可以省略而不引入重分布层图案(图7的460)。桥接晶片通孔2450可以一对一地分别设置在与第二连接焊盘2540相对应的位置处。
图10是例示根据本公开的实施方式的层叠封装件30的截面图。
参照图10，层叠封装件30可以包括设置在封装基板3100上方的第一芯晶片3200A。第二芯晶片3200B可以设置于第一芯晶片3200A上方。控制器晶片3300可以设置在第一芯晶片3200A和封装基板3100之间。控制器晶片3300可以一起控制第一芯晶片3200A和第二芯晶片3200B的操作。可以在与控制器晶片3300分离的同时设置桥接晶片3400。桥接晶片3400可以设置在第一芯晶片3200A和封装基板3100之间。层叠封装件30可以进一步包括密封剂3500。
第一芯晶片3200A可以包括各自包括第一存储器单元阵列的第一存储体3210A、第一焊盘区域3230A和第一存储体间区域3220A。第一连接焊盘3231A和第一芯晶片通孔3250A可以设置在第一焊盘区域3230A中。每个第一芯晶片通孔3250A可以被引入为基本垂直地贯穿第一芯晶片3200A的第一芯晶片主体3200A-D的导电构件。每个第一芯晶片通孔3250A可以被引入为诸如TSV之类的垂直连接构件。
第一芯晶片通孔3250A可以电连接到第一连接焊盘3231A。第一芯晶片通孔3250A可以基本贯穿第一芯晶片3200A并且电连接到第二芯晶片3200B。第一芯晶片通孔3250A可以布置为分别与第一连接焊盘3231A交叠。因此，与第一芯晶片通孔3250A和第一连接焊盘3231A彼此不交叠的情况相比，能够减小第一芯晶片通孔3250A和第一连接焊盘3231A之间的连接路径。
第一行解码器和第一列解码器3221A可以设置在第一存储体间区域3220A中。第一行解码器和第一列解码器3221A可以通过第一布线3233A电连接到第一连接焊盘3231A。电连接到第一行解码器和第一列解码器3221A的第二连接焊盘3232A可以设置在第一存储体间区域3220A中。电连接到第二连接焊盘3232A的第二芯晶片通孔3252A可以设置在第一存储体间区域3220A中。
第二芯晶片通孔3252A可以设置为基本垂直地贯穿第一芯晶片主体3200A-D的包括第一存储体间区域3220A的部分。第二芯晶片通孔3252A可以电连接到第二连接焊盘3232A并且贯穿第一芯晶片3200A以电连接到第二芯晶片3200B。第二芯晶片通孔3252A可以设置为分别与第二连接焊盘3232A交叠。因此，与第二芯晶片通孔3252A和第二连接焊盘3232A彼此不交叠的情况相比，能够减小第二芯晶片通孔3252A和第二连接焊盘3232A之间的连接路径。
第一芯晶片3200A可以是其中第一芯晶片通孔3250A和第二芯晶片通孔3252A被引入到参照图2描述的芯晶片200中的实施方式。
控制器晶片3300可以包括与参考图2描述的控制器晶片300基本相同的配置。
控制器晶片3300可以包括通孔区域3330和电路区域3320。控制器晶片通孔3350可以设置在通孔区域3330中以贯穿控制器晶片3300以电连接至第一连接焊盘3231A。控制电路部3310可以设置在电路区域3320中，并且控制电路部3310可以通过第二布线3361电连接到控制器晶片通孔3350。
第二芯晶片3200B可以包括与参照图2描述的芯晶片200基本相同的配置。
第二芯晶片3200B可以包括各自包括第二存储器单元阵列的第二存储体3210B。第二芯晶片3200B可以进一步包括第二焊盘区域3230B。电连接到第一芯晶片通孔3250A的第三连接焊盘3231B可以设置在第二焊盘区域3230B中。第二芯晶片3200B可以进一步包括第二存储体间区域3220B。通过第三布线3233B电连接到第三连接焊盘3231B的第二行解码器和第二列解码器3221B可以设置在第二存储体间区域3220B中。第四连接焊盘3232B可以设置在第二存储体间区域3220B中，以在连接到第二芯晶片通孔3252A的同时电连接到第二行解码器和第二列解码器3221B。
桥接晶片3400可以包括与参考图2和图9描述的桥接晶片(图2中的400和图9中的2400)基本相同的配置。在实施方式中，每个桥接晶片3400可以包括基本贯穿桥接晶片主体3400B并且将第一芯晶片3200A的第二连接焊盘3232A电连接到封装基板3100的桥接晶片通孔3450。桥接晶片通孔3450可以设置在与第二连接焊盘3232A基本水平偏移的位置处。
桥接晶片3400可以包括电连接至偏移的桥接晶片通孔3450并且延伸至与第二连接焊盘3232A垂直交叠的位置的重分布层图案3460。每个重分布层图案3460可以是导电图案，该导电图案延伸以将多个桥接晶片通孔3450彼此连接，使得多个桥接晶片通孔3450电连接至一个第二连接焊盘3232A。内部连接器3540可以将第二连接焊盘3232A电连接到重分布层图案3460。内部连接器3540可以与第二连接焊盘3232A基本垂直地交叠，并且可以定位在与桥接晶片通孔3450基本水平偏移的位置处。
在图10中，桥接晶片3400的桥接晶片通孔3450以与第二连接焊盘3232A偏移的形状示出，但是在另一实施方式中，桥接晶片通孔3450可以与第二连接焊盘3232A垂直交叠，例如图9所示。
图11是例示包括使用根据实施方式的半导体封装件中的至少一个的存储卡7800的电子系统的框图。
存储卡7800包括诸如非易失性存储器装置之类的存储器7810和存储器控制器7820。存储器7810和存储器控制器7820可以存储数据或读出所存储的数据。存储器7810和存储器控制器7820中的至少一个可以包括根据实施方式的半导体封装件中的至少一个。
存储器7810可以包括应用了本公开的实施方式的技术的非易失性存储器装置。存储器控制器7820可以响应于来自主机7830的读/写请求而控制存储器7810，使得读出所存储的数据或存储数据。
图12是例示包括根据实施方式的半导体封装件中的至少一个的电子系统8710的框图。
电子系统8710可以包括控制器8711、输入/输出装置8712和存储器8713。控制器8711、输入/输出装置8712和存储器8713可以通过提供数据移动所经过的路径的总线8715而彼此联接。
在实施方式中，控制器8711可以包括一个或更多个微处理器、数字信号处理器、微控制器和/或能够执行与这些组件相同功能的逻辑器件。控制器8711或存储器8713可以包括根据本公开的实施方式的半导体封装件中的至少一个。输入/输出装置8712可以包括选自小键盘、键盘、显示装置、触摸屏等中的至少一种。存储器8713是用于存储数据的装置。存储器8713可以存储数据和/或要由控制器8711执行的命令等。
存储器8713可以包括诸如DRAM之类的易失性存储器装置和/或诸如闪存之类的非易失性存储器装置。例如，闪存可以安装到诸如移动终端或台式计算机之类的信息处理系统。闪存可以组成固态盘(SSD)。在这种情况下，电子系统8710可以在闪存系统中稳定地存储大量数据。
电子系统8710可以进一步包括被配置为向通信网络发送数据和从通信网络接收数据的接口8714。接口8714可以是有线类型或无线类型。例如，接口8714可以包括天线、或者有线或无线收发器。
电子系统8710可以被实现为执行各种功能的移动系统、个人计算机、工业计算机或逻辑系统。例如，移动系统可以是个人数字助理(PDA)、便携式计算机、平板计算机、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐系统和信息发送/接收系统中的任何一种。
如果电子系统8710是能够执行无线通信的装备，则电子系统8710可以在使用CDMA(码分多址)、GSM(全球移动通信系统)、NADC(北美数字蜂窝)、E-TDMA(增强时分多址)、WCDMA(宽带码分多址)、CDMA2000、LTE(长期演进)或Wibro(无线宽带互联网)的技术的通信系统中使用。
已经结合如上所述的一些实施方式公开了这些构思。本领域技术人员将理解，在不脱离本公开的范围和精神的情况下，可以进行各种修改、添加和替换。因此，不应从限制性的观点而应从示例性的观点来考虑本说明书中公开的实施方式。构思的范围不限于以上描述，而是由所附权利要求书限定，并且等同范围内的所有不同特征全部应解释为包括在构思中。
相关申请的交叉引用
本申请要求于2020年5月20日提交的韩国申请No.10-2020-0060509的优先权，其全部内容通过引用合并于此。

Claims (20)

1.一种层叠封装件，该层叠封装件包括：
芯晶片，所述芯晶片设置在封装基板上方；以及
控制器晶片，所述控制器晶片设置在所述芯晶片和所述封装基板之间以控制所述芯晶片，
其中，所述芯晶片包括：
存储体，每个所述存储体包括存储器单元阵列；
存储体间区域，所述存储体间区域中布置有行解码器和列解码器；以及
焊盘区域，所述焊盘区域中设置有通过第一布线电连接到所述行解码器和所述列解码器的第一连接焊盘，
其中，所述控制器晶片包括：
通孔区域，所述通孔区域中设置有贯穿所述控制器晶片以连接至所述第一连接焊盘的控制器晶片通孔；以及
电路区域，所述电路区域中设置有通过第二布线电连接至所述控制器晶片通孔的控制电路部。
2.根据权利要求1所述的层叠封装件，该层叠封装件还包括桥接晶片，所述桥接晶片与所述控制器晶片间隔开并且设置在所述芯晶片与所述封装基板之间，以将所述封装基板电连接至所述行解码器和所述列解码器。
3.根据权利要求2所述的层叠封装件，其中，所述芯晶片还包括第二连接焊盘，所述第二连接焊盘设置在所述存储体间区域中并且电连接至所述行解码器和所述列解码器，
其中，所述桥接晶片包括：
桥接晶片主体；以及
桥接晶片通孔，所述桥接晶片通孔贯穿所述桥接晶片主体以将所述第二连接焊盘电连接到所述封装基板。
4.根据权利要求3所述的层叠封装件，其中，所述桥接晶片通孔设置在与所述第二连接焊盘垂直交叠的位置。
5.根据权利要求3所述的层叠封装件，其中，所述桥接晶片通孔设置在相对于所述第二连接焊盘在水平方向上偏移的位置，并且
其中，所述桥接晶片还包括重分布层图案，所述重分布层图案电连接到偏移的所述桥接晶片通孔并且延伸到与所述第二连接焊盘垂直交叠的位置。
6.根据权利要求5所述的层叠封装件，其中，每个所述重分布层图案延伸以将多个所述桥接晶片通孔彼此连接，使得多个所述桥接晶片通孔电连接至所述第二连接焊盘中的一个。
7.根据权利要求6所述的层叠封装件，该层叠封装件还包括内部连接器，所述内部连接器将所述第二连接焊盘和所述重分布层图案彼此电连接，与所述第二连接焊盘垂直交叠，并且定位在相对于所述桥接晶片通孔在水平方向上偏移的位置。
8.根据权利要求1所述的层叠封装件，其中，所述通孔区域与所述焊盘区域垂直交叠，并且所述控制器晶片通孔被设置为与所述第一连接焊盘垂直交叠。
9.根据权利要求1所述的层叠封装件，其中，所述芯晶片包括：
两个第一侧，所述两个第一侧彼此面对；以及
两个第二侧，所述两个第二侧在连接所述第一侧的同时彼此面对，
其中，所述焊盘区域在与所述第二侧间隔开的同时延伸以连接所述第一侧，并且
其中，所述存储体和所述存储体间区域设置在所述焊盘区域和所述第二侧之间。
10.根据权利要求1所述的层叠封装件，其中，所述控制电路部包括：
至少一个命令电路，所述至少一个命令电路被配置用于接收和解码外部命令信号；
至少一个地址电路，所述至少一个地址电路被配置用于接收外部地址信号；以及
至少一个输入输出电路。
11.一种层叠封装件，该层叠封装件包括：
第一芯晶片，所述第一芯晶片设置在封装基板上方；
第二芯晶片，所述第二芯晶片设置在所述第一芯晶片上方；以及
控制器晶片，所述控制器晶片设置在所述第一芯晶片和所述封装基板之间并且控制所述第一芯晶片和所述第二芯晶片，
其中，所述第一芯晶片包括：
第一存储体，每个所述第一存储体包括第一存储器单元阵列；
第一焊盘区域，所述第一焊盘区域中布置有第一连接焊盘和第一芯晶片通孔；以及
第一存储体间区域，所述第一存储体间区域中布置有通过第一布线电连接到所述第一连接焊盘的第一行解码器和第一列解码器、电连接到所述第一行解码器和所述第一列解码器的第二连接焊盘、以及第二芯晶片通孔，并且
其中，所述控制器晶片包括：
通孔区域，所述通孔区域中设置有贯穿所述控制器晶片以连接至所述第一连接焊盘的控制器晶片通孔；以及
电路区域，所述电路区域中设置有通过第二布线电连接至所述控制器晶片通孔的控制电路部。
12.根据权利要求11所述的层叠封装件，其中，所述第一芯晶片通孔连接至所述第一连接焊盘并且贯穿所述第一芯晶片以连接至所述第二芯晶片，并且
其中，所述第二芯晶片通孔连接至所述第二连接焊盘并且贯穿所述第一芯晶片以连接至所述第二芯晶片。
13.根据权利要求12所述的层叠封装件，其中，所述第一芯晶片通孔被设置为与所述第一连接焊盘交叠，并且所述第二芯晶片通孔被设置为与所述第二连接焊盘交叠。
14.根据权利要求11所述的层叠封装件，其中，所述第二芯晶片包括：
第二存储体，每个所述第二存储体包括第二存储器单元阵列；
第二焊盘区域，所述第二焊盘区域中设置有连接到所述第一芯晶片通孔的第三连接焊盘；以及
第二存储体间区域，所述第二存储体间区域中布置有通过第三布线电连接到所述第三连接焊盘的第二行解码器和第二列解码器、电连接到所述第二行解码器和所述第二列解码器的第四连接焊盘。
15.根据权利要求11所述的层叠封装件，该层叠封装件还包括桥接晶片，所述桥接晶片与所述控制器晶片间隔开并且设置在所述第一芯晶片和所述封装基板之间，
其中，所述桥接晶片包括：
桥接晶片主体；以及
桥接晶片通孔，所述桥接晶片通孔贯穿桥接晶片主体以将所述第二连接焊盘电连接到所述封装基板。
16.根据权利要求15所述的层叠封装件，其中，所述桥接晶片通孔设置在与所述第二连接焊盘垂直交叠的位置。
17.根据权利要求15所述的层叠封装件，其中，所述桥接晶片通孔设置在相对于所述第二连接焊盘在水平方向上偏移的位置，并且
其中，所述桥接晶片还包括重分布层图案，所述重分布层图案电连接到偏移的所述桥接晶片通孔并且延伸到与所述第二连接焊盘垂直交叠的位置。
18.根据权利要求17所述的层叠封装件，其中，每个所述重分布层图案延伸到多个所述桥接晶片通孔，使得多个所述桥接晶片通孔电连接到所述第二连接焊盘中的一个。
19.根据权利要求18所述的层叠封装件，该层叠封装件还包括内部连接器，所述内部连接器将所述重分布层图案彼此电连接，与所述第二连接焊盘垂直交叠，并且定位在相对于所述桥接晶片通孔在水平方向上偏移的位置。
20.根据权利要求11所述的层叠封装件，其中，所述控制电路部包括：
至少一个命令电路，所述至少一个命令电路被配置用于接收和解码外部命令信号；
至少一个地址电路，所述至少一个地址电路被配置用于接收外部地址信号；以及
至少一个输入输出电路。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116613139A (zh) * 2023-07-17 2023-08-18 长鑫存储技术有限公司 芯片及芯片堆叠结构
CN117476053A (zh) * 2023-12-25 2024-01-30 长鑫闵科存储技术(上海)有限公司 存储器的布线结构及存储器

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022082887A (ja) * 2020-11-24 2022-06-03 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US11424233B1 (en) * 2021-04-08 2022-08-23 Taiwan Semiconductor Manufacturing Company Ltd. Memory circuits and related methods
US20230290700A1 (en) * 2022-03-08 2023-09-14 Mediatek Inc. Antenna package

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120018885A1 (en) * 2010-07-26 2012-01-26 Go Eun Lee Semiconductor apparatus having through vias
US20150113195A1 (en) * 2013-10-21 2015-04-23 Samsung Electronics Co., Ltd. Electronic device
US20160329303A1 (en) * 2015-05-06 2016-11-10 Micron Technology, Inc. Semiconductor device packages including a controller element and related methods
CN111146192A (zh) * 2018-11-05 2020-05-12 美光科技公司 使用集成接口和硅中介层的图形处理单元与高带宽存储器集成

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4419049B2 (ja) * 2003-04-21 2010-02-24 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
US7966446B2 (en) * 2005-09-12 2011-06-21 Samsung Electronics Co., Ltd. Memory system and method having point-to-point link
KR101213175B1 (ko) * 2007-08-20 2012-12-18 삼성전자주식회사 로직 칩에 층층이 쌓인 메모리장치들을 구비하는반도체패키지
KR20100046760A (ko) * 2008-10-28 2010-05-07 삼성전자주식회사 반도체 패키지
US7867821B1 (en) * 2009-09-18 2011-01-11 Stats Chippac Ltd. Integrated circuit package system with through semiconductor vias and method of manufacture thereof
KR20120110451A (ko) * 2011-03-29 2012-10-10 삼성전자주식회사 반도체 패키지
KR101831692B1 (ko) * 2011-08-17 2018-02-26 삼성전자주식회사 기능적으로 비대칭인 전도성 구성 요소들을 갖는 반도체 소자, 패키지 기판, 반도체 패키지, 패키지 적층 구조물 및 전자 시스템
KR20130071884A (ko) * 2011-12-21 2013-07-01 삼성전자주식회사 다이 패키지 및 이를 포함하는 시스템
US9099475B2 (en) * 2012-09-12 2015-08-04 Freescale Semiconductor, Inc. Techniques for reducing inductance in through-die vias of an electronic assembly
JP5968736B2 (ja) * 2012-09-14 2016-08-10 ルネサスエレクトロニクス株式会社 半導体装置
US9135185B2 (en) * 2012-12-23 2015-09-15 Advanced Micro Devices, Inc. Die-stacked memory device providing data translation
US9065722B2 (en) 2012-12-23 2015-06-23 Advanced Micro Devices, Inc. Die-stacked device with partitioned multi-hop network
JP6207190B2 (ja) * 2013-03-22 2017-10-04 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20150069624A1 (en) * 2013-09-12 2015-03-12 Freescale Semiconductor, Inc. Recessed semiconductor die stack
US9263157B2 (en) * 2013-12-23 2016-02-16 International Business Machines Corporation Detecting defective connections in stacked memory devices
US9147672B1 (en) * 2014-05-08 2015-09-29 Macronix International Co., Ltd. Three-dimensional multiple chip packages including multiple chip stacks
JP2016192444A (ja) * 2015-03-30 2016-11-10 株式会社東芝 半導体装置
US10950550B2 (en) * 2015-12-22 2021-03-16 Intel Corporation Semiconductor package with through bridge die connections
US10818331B2 (en) * 2016-09-27 2020-10-27 Spin Memory, Inc. Multi-chip module for MRAM devices with levels of dynamic redundancy registers
US9995785B2 (en) * 2016-09-30 2018-06-12 Intel Corporation Stacked semiconductor package and method for performing bare die testing on a functional die in a stacked semiconductor package
US10930596B2 (en) 2016-09-30 2021-02-23 Intel Corporation Embedded die on interposer packages
US10651126B2 (en) * 2017-12-08 2020-05-12 Applied Materials, Inc. Methods and apparatus for wafer-level die bridge
US11494682B2 (en) * 2017-12-29 2022-11-08 Intel Corporation Quantum computing assemblies
US11664317B2 (en) * 2019-12-17 2023-05-30 Intel Corporation Reverse-bridge multi-die interconnect for integrated-circuit packages
US11417629B2 (en) * 2020-02-11 2022-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional stacking structure and manufacturing method thereof
US11068342B1 (en) * 2020-06-01 2021-07-20 Western Digital Technologies, Inc. Redundancy data in integrated memory assembly

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120018885A1 (en) * 2010-07-26 2012-01-26 Go Eun Lee Semiconductor apparatus having through vias
US20150113195A1 (en) * 2013-10-21 2015-04-23 Samsung Electronics Co., Ltd. Electronic device
US20160329303A1 (en) * 2015-05-06 2016-11-10 Micron Technology, Inc. Semiconductor device packages including a controller element and related methods
CN111146192A (zh) * 2018-11-05 2020-05-12 美光科技公司 使用集成接口和硅中介层的图形处理单元与高带宽存储器集成

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116613139A (zh) * 2023-07-17 2023-08-18 长鑫存储技术有限公司 芯片及芯片堆叠结构
CN116613139B (zh) * 2023-07-17 2023-11-21 长鑫存储技术有限公司 芯片及芯片堆叠结构
CN117476053A (zh) * 2023-12-25 2024-01-30 长鑫闵科存储技术(上海)有限公司 存储器的布线结构及存储器
CN117476053B (zh) * 2023-12-25 2024-03-26 长鑫闵科存储技术(上海)有限公司 存储器的布线结构及存储器

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