CN116613139A - 芯片及芯片堆叠结构 - Google Patents

芯片及芯片堆叠结构 Download PDF

Info

Publication number
CN116613139A
CN116613139A CN202310874936.6A CN202310874936A CN116613139A CN 116613139 A CN116613139 A CN 116613139A CN 202310874936 A CN202310874936 A CN 202310874936A CN 116613139 A CN116613139 A CN 116613139A
Authority
CN
China
Prior art keywords
chip
selection module
interconnect
control circuit
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202310874936.6A
Other languages
English (en)
Other versions
CN116613139B (zh
Inventor
张家瑞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202310874936.6A priority Critical patent/CN116613139B/zh
Publication of CN116613139A publication Critical patent/CN116613139A/zh
Application granted granted Critical
Publication of CN116613139B publication Critical patent/CN116613139B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明涉及一种芯片及芯片堆叠结构，涉及集成电路技术领域。所述芯片包括：芯片本体；互连结构，包括多个贯穿所述芯片本体且彼此间隔设置的互连元件；至少一个所述互连结构为第一互连结构，所述第一互连结构中的所述互连元件为第一互连元件；第一控制电路，设置于所述芯片本体内；所述第一控制电路的输入端与一个所述第一互连结构的每一所述第一互连元件的第一端分别连接，所述第一控制电路的输出端与同一所述第一互连结构的每一所述第一互连元件的第二端分别连接；所述第一控制电路用于根据选择信号将一个所述第一互连元件的第一端接收的信号传输至另一所述第一互连元件的第二端。本发明可以避免部分硅通孔的性能退化而造成整个半导体芯片失效。

Description

芯片及芯片堆叠结构
技术领域
本发明涉及集成电路技术领域，特别是涉及一种芯片及芯片堆叠结构。
背景技术
为了实现更高的晶体管集成度，多个半导体芯片自下而上依次堆叠在半导体衬底上，半导体芯片与半导体衬底之间、以及半导体芯片相互之间通过引线键合元件进行连接，并且在半导体芯片内部通过硅通孔（英文：through silicon via，简称：TSV）将半导体芯片内部的金属互连线与引线键合元件连接起来，从而实现半导体芯片相互之间的通信。
然而，经过一定时间的使用，半导体芯片内部的硅通孔性能将会退化，可能会造成半导体芯片失效。
发明内容
基于此，有必要提供一种避免部分硅通孔的性能退化而造成整个半导体芯片失效的芯片及芯片堆叠结构。
第一方面，提供了一种芯片，所述芯片包括：
芯片本体；
互连结构，包括多个贯穿所述芯片本体且彼此间隔设置的互连元件；至少一个所述互连结构为第一互连结构，所述第一互连结构中的所述互连元件为第一互连元件；
第一控制电路，设置于所述芯片本体内；所述第一控制电路的输入端与一个所述第一互连结构的每一所述第一互连元件的第一端分别连接，所述第一控制电路的输出端与同一所述第一互连结构的每一所述第一互连元件的第二端分别连接；所述第一控制电路用于根据选择信号将一个所述第一互连元件的第一端接收的信号传输至另一所述第一互连元件的第二端。
在其中一个实施例中，所述第一控制电路包括：
第一选择模块，包括多个输入端和一个输出端；所述第一选择模块的各个输入端与一个所述第一互连结构的各个所述第一互连元件的第一端一一连接；所述第一选择模块用于根据所述选择信号将所述第一选择模块的一个输入端接收的信号从所述第一选择模块的输出端输出；
第二选择模块，包括一个输入端和多个输出端；所述第二选择模块的输入端与所述第一选择模块的输出端连接，所述第二选择模块的各个输出端与同一所述第一互连结构的各个所述第一互连元件的第二端一一连接；所述第二选择模块用于根据所述选择信号将所述第一选择模块输出的信号从所述第二选择模块的一个输出端输出。
在其中一个实施例中，所述第一控制电路还包括：
第一输出端口，与所述第一选择模块的输出端连接；所述第一输出端口用于将所述第一选择模块输出的信号传输至所述芯片本体中。
在其中一个实施例中，所述第一控制电路包括多个所述第一选择模块、多个所述第二选择模块和多个所述第一输出端口，多个所述第一选择模块分别与多个所述第二选择模块和多个所述第一输出端口一一连接。
在其中一个实施例中，至少一个所述互连结构为第二互连结构，所述第二互连结构中的所述互连元件为第二互连元件。
在其中一个实施例中，所述第一互连结构的各个所述第一互连元件用于接收的信号，与所述第二互连结构的各个所述第二互连元件用于接收的信号一一相同。
在其中一个实施例中，所述第一互连结构的各个所述第一互连元件用于接收的信号，与所述第二互连结构的各个所述第二互连元件用于接收的信号各不相同。
在其中一个实施例中，所述芯片还包括：
第二控制电路，设置于所述芯片本体内；所述第二控制电路的输入端与一个所述第二互连结构的每一所述第二互连元件分别连接，所述第二控制电路用于根据选择信号将至少一个所述第二互连元件接收的信号传输至所述芯片本体中。
在其中一个实施例中，所述第二控制电路包括：
第三选择模块，包括多个输入端和一个输出端；所述第三选择模块的各个输入端与一个所述第二互连结构的各个所述第二互连元件一一连接；所述第三选择模块用于根据所述选择信号将所述第三选择模块的一个输入端接收的信号从所述第三选择模块的输出端输出；
第二输出端口，与所述第三选择模块的输出端连接；所述第二输出端口用于将所述第三选择模块输出的信号传输至所述芯片本体中。
在其中一个实施例中，所述第二控制电路包括多个所述第三选择模块和多个所述第二输出端口，多个所述第三选择模块与多个所述第二输出端口一一连接。
在其中一个实施例中，所述第二控制电路还包括：
第三输出端口，输入端与所述第一选择模块的输出端连接，输出端与所述第二输出端口的输出端连接；所述第三输出端口用于将所述第一选择模块输出的信号传输至所述芯片本体中。
在其中一个实施例中，所述第二输出端口用于根据第一控制信号将所述第三选择模块输出的信号传输至所述芯片本体中，所述第三输出端口用于根据第二控制信号将所述第一选择模块输出的信号传输至所述芯片本体中，所述第一控制信号和所述第二控制信号相反。
第二方面，提供了一种芯片堆叠结构，所述芯片堆叠结构包括基板和多个如第一方面提供的芯片，多个所述芯片沿第一方向层叠设置在所述基板上，相邻两个所述芯片的所述互连结构的各个所述互连元件一一连接。
在其中一个实施例中，至少一个所述互连结构为第二互连结构，所述第二互连结构中的所述互连元件为第二互连元件；
每一所述芯片的所述第一互连结构的各个所述第一互连元件与相邻所述芯片的所述第二互连结构的各个所述第二互连元件连接。
在其中一个实施例中，所述芯片堆叠结构还包括：
第三控制电路，设置于所述基板内；与所述基板相邻的所述芯片的各个所述互连元件分别与所述第三控制电路连接；所述第三控制电路用于根据所述选择信号将所述第三控制电路接收的信号传输至连接的至少一个所述互连元件。
在其中一个实施例中，所述第三控制电路包括：
输入端口，用于接收传输至所述基板的信号；
第四选择模块，包括一个输入端和多个输出端；所述第四选择模块的输入端与所述输入端口连接，与所述基板相邻的所述芯片的各个所述互连元件与所述第四选择模块的各个输出端一一连接；所述第四选择模块用于根据所述选择信号将所述输入端口接收的信号从所述第四选择模块的一个输出端输出。
在其中一个实施例中，所述第三控制电路包括多个所述输入端口和多个所述第四选择模块，多个所述输入端口和多个所述第四选择模块一一连接。
上述芯片及芯片堆叠结构，包括芯片本体、互连结构和第一控制电路，互连结构包括多个贯穿芯片本体且彼此间隔设置的互连元件，至少一个互连结构为第一互连结构，第一互连结构中的互连元件为第一互连元件，第一控制电路设置于芯片本体内，第一控制电路的输入端与一个第一互连结构的每一第一互连元件的第一端分别连接，第一控制电路的输出端与同一第一互连结构的每一互连元件的第二端分别连接，第一控制电路根据选择信号将一个第一互连元件的第一端接收的信号传输至另一第一互连元件的第二端，可以在一个第一互连元件由于使用出现性能退化时，利用第一控制电路将其传输的信号切换至另一互连元件进行传输，从而避免部分硅通孔的性能退化而造成整个半导体芯片失效。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例的芯片的结构示意图；
图2为一实施例的第一控制电路的结构示意图；
图3为另一实施例的第一控制电路的结构示意图；
图4为又一实施例的第一控制电路的结构示意图；
图5为又一实施例的第一控制电路的结构示意图；
图6为另一实施例的芯片的结构示意图；
图7为一实施例的互连结构的俯视图；
图8为另一实施例的互连结构的俯视图；
图9为又一实施例的芯片的结构示意图；
图10为一实施例的第二控制电路的结构示意图；
图11为另一实施例的第二控制电路的结构示意图；
图12为又一实施例的第二控制电路的结构示意图；
图13为又一实施例的第二控制电路的结构示意图；
图14为又一实施例的第二控制电路的结构示意图；
图15为又一实施例的第一控制电路的结构示意图；
图16为又一实施例的第一控制电路的结构示意图；
图17为一实施例的芯片堆叠结构的结构示意图；
图18为另一实施例的芯片堆叠结构的结构示意图；
图19为又一实施例的芯片堆叠结构的结构示意图；
图20为又一实施例的芯片堆叠结构的结构示意图；
图21为一实施例的第三控制电路的结构示意图；
图22为另一实施例的第三控制电路的结构示意图；
图23为又一实施例的第三控制电路的结构示意图。
附图标记说明：
10、芯片本体；
20、互连结构，201、第一互连结构，202、第二互连结构；21、互连元件，211、第一互连元件，212、第二互连元件；
30、第一控制电路；31、第一选择模块，311、第一多路选择器；32、第二选择模块，321、第二多路选择器；33、第一输出端口，331、第一运算放大器；34、第四输出端口，341、第四运算放大器；
40、第二控制电路；41、第三选择模块，411、第三多路选择器；42、第二输出端口，421、第二运算放大器；43、第三输出端口，431、第三运算放大器；
100、基板，200、芯片，300、第三控制电路；310、输入端口，3101、第五运算放大器；320、第四选择模块，3201、第四多路选择器。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
可以理解，本申请所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。举例来说，在不脱离本申请的范围的情况下，可以将第一电阻称为第二电阻，且类似地，可将第二电阻称为第一电阻。第一电阻和第二电阻两者都是电阻，但其不是同一电阻。
可以理解，以下实施例中的“连接”，如果被连接的电路、模块、单元等相互之间具有电信号或数据的传递，则应理解为“电连接”、“通信连接”等。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中使用的术语“和/或”包括相关所列项目的任何及所有组合。
图1为一实施例的芯片的结构示意图，如图1所示，一实施例的芯片包括芯片本体10、互连结构20和第一控制电路30。互连结构20包括多个贯穿芯片本体10且彼此间隔设置的互连元件21。至少一个互连结构20为第一互连结构201，第一互连结构201中的互连元件21为第一互连元件211。第一控制电路30设置于芯片本体10内。第一控制电路30的输入端与一个第一互连结构201的每一第一互连元件211的第一端分别连接，第一控制电路30的输出端与同一第一互连结构201的每一第一互连元件211的第二端分别连接。第一控制电路30用于根据选择信号将一个第一互连元件211的第一端接收的信号传输至另一第一互连元件211的第二端。
上述芯片包括芯片本体、互连结构和第一控制电路，互连结构包括多个贯穿芯片本体且彼此间隔设置的互连元件，至少一个互连结构为第一互连结构，第一互连结构中的互连元件为第一互连元件，第一控制电路设置于芯片本体内，第一控制电路的输入端与一个第一互连结构的每一第一互连元件的第一端分别连接，第一控制电路的输出端与同一第一互连结构的每一互连元件的第二端分别连接，第一控制电路根据选择信号将一个第一互连元件的第一端接收的信号传输至另一第一互连元件的第二端，可以在一个第一互连元件由于使用出现性能退化时，利用第一控制电路将其传输的信号切换至另一互连元件进行传输，从而避免部分硅通孔的性能退化而造成整个半导体芯片失效。
示例性地，互连结构20中互连元件21的数量与互连结构20传输信号的数量正相关。即互连结构20传输信号的数量越多，互连结构20中互连元件21的数量越多。反之，互连结构20传输信号的数量越少，互连结构20中互连元件21的数量越少。例如，一个互连结构20传输两路信号，互连结构20中有两个互连元件21分别传输不同路信号，另有两个互连元件21作为备用，以在原来传输信号的互连元件21性能退化时进行修复，此时互连结构20中互连元件21的数量为四个。又如，一个互连结构20传输一路信号，互连结构20中有一个互连元件21传输这个信号，另有一个互连元件21作为备用，此时互连结构中互连元件21的数量为两个。
图2为一实施例的第一控制电路的结构示意图，如图2所示，在一个实施例中，第一控制电路30包括第一选择模块31和第二选择模块32。第一选择模块31包括多个输入端和一个输出端。第一选择模块31的各个输入端与一个第一互连结构201的各个第一互连元件211的第一端一一连接。第一选择模块31用于根据选择信号将第一选择模块31的一个输入端接收的信号从第一选择模块31的输出端输出。第二选择模块32包括一个输入端和多个输出端。第二选择模块32的输入端与第一选择模块31的输出端连接，第二选择模块32的各个输出端与同一第一互连结构201的各个第一互连元件211的第二端一一连接。第二选择模块32用于根据选择信号将第一选择模块31输出的信号从第二选择模块32的一个输出端输出。
上述实施例中，第一控制电路30包括第一选择模块31和第二选择模块32，第一选择模块31的各个输入端与一个第一互连结构201的各个第一互连元件211的第一端一一连接，第二选择模块32的输入端与第一选择模块31的输出端连接，第二选择模块32的各个输出端与同一第一互连结构201的各个第一互连元件211的第二端一一连接，这样第一互连结构201的一个第一互连元件211接收的信号可以通过第一选择模块31和第二选择模块32传输至同一个第一互连结构201的另一个第一互连元件211。第一选择模块31先根据选择信号将第一选择模块31的一个输入端接收的信号从第一选择模块31的输出端输出，第二选择模块32再根据选择信号将第一选择模块31输出的信号从第二选择模块32的一个输出端输出，这样在一个第一互连元件211由于使用出现性能退化时，可以通过选择信号控制这个第一互连元件211传输的信号切换到同一第一互连结构201的另一个互连元件211，从而避免部分硅通孔的性能退化而造成整个半导体芯片失效。
图3为另一实施例的第一控制电路的结构示意图，如图3所示，可选地，第一控制电路30还包括第一输出端口33，第一输出端口33与第一选择模块31的输出端连接。第一输出端口33用于将第一选择模块31输出的信号传输至芯片本体10中。
上述实施例中，通过增设第一输出端口33，可以将第一选择模块31输出的信号传输至芯片本体10中。
图4为又一实施例的第一控制电路的结构示意图，如图4所示，示例性地，第一选择模块31包括至少一个第一多路选择器311，每个第一多路选择器311包括多个输入端和一个输出端，每个第一多路选择器311的各个输入端分别与同一个第一互连结构201的不同第一互连元件211的第一端连接，各个第一多路选择器311连接的至少一个第一互连元件211不同。
示例性地，第一选择模块31中各个第一多路选择器311连接的第一互连结构201相同，第一选择模块31中第一多路选择器311的数量与第一互连结构201传输信号的数量相同。例如，第一互连结构201传输两路信号，此时第一选择模块31中第一多路选择器311的数量为两个。又如，第一互连结构201传输一路信号，此时第一选择模块31中第一多路选择器311的数量为一个。
相应地，第二选择模块32包括至少一个第二多路选择器321，每个第二多路选择器321包括一个输入端和多个输出端，每个第二多路选择器321的各个输出端分别与同一个第一互连结构201的不同第一互连元件211的第二端连接，各个第二多路选择器321连接的至少一个第一互连元件211不同。
第二选择模块32中的第二多路选择器321与第一选择模块31中的第一多路选择器311一一对应，每个第二多路选择器321的输入端与各自对应的第一多路选择器311的输出端连接。第一多路选择器311的输入端数量与第二选择模块32的输出端数量相同，每个第二多路选择器321的多个输出端连接的第一互连元件211与各自对应的第一多路选择器311的多个输入端连接的第一互连元件211相同。
第一输出端口33包括至少一个第一运算放大器331，第一输出端口33中的第一运算放大器331与第一选择模块31中的第一多路选择器311一一对应，每个第一运算放大器331的输入端与各自对应的第一多路选择器311的输出端连接，各个第一运算放大器331的输出端分别接入芯片本体10中。
图5为又一实施例的第一控制电路的结构示意图，如图5所示，在一个实施例中，第一控制电路30包括多个第一选择模块31、多个第二选择模块32和多个第一输出端口33，多个第一选择模块31分别与多个第二选择模块32和多个第一输出端口33一一连接。
上述实施例中，第一控制电路30包括多个第一选择模块31、多个第二选择模块32和多个第一输出端口33，多个第一选择模块31分别与多个第二选择模块32和多个第一输出端口33一一连接，可以针对多个第一互连结构201中不同第一互连元件211出现性能退化的情况，灵活切换互连元件进行传输，从而避免部分硅通孔的性能退化而造成整个半导体芯片失效。
图6为另一实施例的芯片的结构示意图，如图6所示，在一个实施例中，至少一个互连结构20为第二互连结构202，第二互连结构202中的互连元件21为第二互连元件212。
上述实施例中，芯片中也可以包含未连接第一控制电路30的第二互连结构202，可以减少第一控制电路30的设置数量，节省芯片的占用面积。
图7为一实施例的互连结构的俯视图，如图7所示，在第一种实现方式中，第一互连结构201的各个第一互连元件211用于接收的信号，与第二互连结构202的各个第二互连元件212用于接收的信号一一相同。
以图7为例，第一互连结构201包括四个第一互连元件211，其中两个第一互连元件211分别传输信号A和信号B，另外两个第一互连元件211分别作为备用（图7中分别用R0和R1表示），以在传输信号A的第一互连元件211和/或传输信号B的第一互连元件211性能退化时进行修复。
相应地，第二互连结构202包括四个第二互连元件212，其中两个第二互连元件212分别传输信号A和信号B，另外两个第二互连元件212分别作为备用（图7中分别用R0和R1表示），以在传输信号A的第二互连元件212和/或传输信号B的第二互连元件212性能退化时进行修复。
图8为另一实施例的互连结构的俯视图，如图8所示，在第二种实现方式中，第一互连结构201的各个第一互连元件211用于接收的信号，与第二互连结构202的各个第二互连元件212用于接收的信号各不相同。
以图8为例，第一互连结构201包括四个第一互连元件211，其中两个第一互连元件211分别传输信号A和信号B，另外两个第一互连元件211分别作为备用（图8中分别用R0和R1表示），以在传输信号A的第一互连元件211和/或传输信号B的第一互连元件211性能退化时进行修复。
相应地，第二互连结构202包括四个第二互连元件212，其中两个第二互连元件212分别传输信号C和信号D，另外两个第二互连元件212分别作为备用（图8中分别用R2和R3表示），以在传输信号C的第二互连元件212和/或传输信号D的第二互连元件212性能退化时进行修复。
在实际应用中，一个信号可能传输至自下而上堆叠的任意一个芯片中，如果一个芯片中的第二互连元件212传输的信号无法传输至芯片本体10中，则这个芯片中的第一互连元件211传输的信号与第二互连元件212传输的信号相同（即第一种实现方式），这样这个芯片中的第一互连元件211可以将信号传输至芯片本体10中。而如果一个芯片中的第二互连元件212传输的信号可以传输至芯片本体10中，则这个芯片中的第一互连元件211传输的信号与第二互连元件212传输的信号不同（即第二种实现方式），这样可以提高TSV的利用率。
图9为又一实施例的芯片的结构示意图，如图9所示，在第二种实现方式中，芯片还包括第二控制电路40，第二控制电路40设置于芯片本体10内。第二控制电路40的输入端与一个第二互连结构202的每一第二互连元件212分别连接，第二控制电路40用于根据选择信号将至少一个第二互连元件212接收的信号传输至芯片本体10中。
上述实施例中，通过在芯片本体10内增设第二控制电路40，第二控制电路40的输入端与一个第二互连结构202的每一第二互连元件212分别连接，第二控制电路40用于根据选择信号将至少一个第二互连元件212接收的信号传输至芯片本体10中，使得第二互连元件212传输的信号可以传输至芯片本体10中，此时芯片中的第一互连元件211传输的信号与第二互连元件212传输的信号可以不同，从而提高TSV的利用率。
图10为一实施例的第二控制电路的结构示意图，如图10所示，在一个实施例中，第二控制电路40包括第三选择模块41和第二输出端口42。第三选择模块41包括多个输入端和一个输出端。第三选择模块41的各个输入端与一个第二互连结构202的各个第二互连元件212一一连接。第三选择模块41用于根据选择信号将第三选择模块41的一个输入端接收的信号从第三选择模块41的输出端输出。第二输出端口42与第三选择模块41的输出端连接。第二输出端口42用于将第三选择模块41输出的信号传输至芯片本体10中。
上述实施例中，第二控制电路40包括第三选择模块41和第二输出端口42，第三选择模块41的各个输入端与一个第二互连结构202的各个第二互连元件212一一连接，第二输出端口42与第三选择模块41的输出端连接，第二输出端口42将第三选择模块41输出的信号传输至芯片本体10中，这样第二互连结构202的一个第二互连元件212传输的信号可以通过第三选择模块41和第二输出端口42传输至芯片本体10中。
图11为另一实施例的第二控制电路的结构示意图，如图11所示，示例性地，第三选择模块41包括至少一个第三多路选择器411，每个第三多路选择器411包括多个输入端和一个输出端，每个第三多路选择器411的各个输入端与同一个第二互连结构202的各个第二互连元件212一一连接，各个第三多路选择器411连接的至少一个第二互连元件212不同。
示例性地，第三选择模块41中各个第三多路选择器411连接的第二互连结构202相同，第三选择模块41中第三多路选择器411的数量与第二互连结构202传输信号的数量相同。进一步地，第二互连结构202传输信号的数量可以与第一互连结构201传输信号的数量相同。
相应地，第二输出端口42包括至少一个第二运算放大器421，第二输出端口42中的第二运算放大器421与第三选择模块41中的第三多路选择器411一一对应，每个第二运算放大器421的输入端与各自对应的第三多路选择器411的输出端连接，各个第二运算放大器421的输出端分别接入芯片本体10中。
图12为又一实施例的第二控制电路的结构示意图，如图12所示，在一个实施例中，第二控制电路40包括多个第三选择模块41和多个第二输出端口42，多个第三选择模块41与多个第二输出端口42一一连接。
上述实施例中，第二控制电路40包括多个第三选择模块41和多个第二输出端口42，多个第三选择模块41与多个第二输出端口42一一连接，可以针对多个第二互连结构202中不同第二互连元件212传输信号的情况，都可以将信号传输至芯片本体10中。
图13为又一实施例的第二控制电路的结构示意图，如图13所示，在一个实施例中，第二控制电路40还包括第三输出端口43。第三输出端口43的输入端与第一选择模块31的输出端连接，第三输出端口43的输出端与第二输出端口42的输出端连接。第三输出端口43用于将第一选择模块31输出的信号传输至芯片本体10中。
可选地，第二输出端口42用于根据第一控制信号将第三选择模块41输出的信号传输至芯片本体10中，第三输出端口43用于根据第二控制信号将第一选择模块31输出的信号传输至芯片本体10中，第一控制信号和第二控制信号相反。
上述实施例中，通过增设第三输出端口43，可以选择将第一选择模块31连接的第一互连结构201或者第三选择模块41连接的第二互连结构202传输的信号传输至芯片本体10中。
图14为又一实施例的第二控制电路的结构示意图，如图14所示，示例性地，第三输出端口43包括至少一个第三运算放大器431，第三输出端口43中的第三运算放大器431与第一选择模块31中的第一多路选择器311一一对应，每个第三运算放大器431的输入端与各自对应的第一多路选择器311的输出端连接，每个第三运算放大器431的输出端与各自对应的第二运算放大器421的输出端连接。
图15为又一实施例的第一控制电路的结构示意图，如图15所示，相应地，第一控制电路30还包括第四输出端口34。第四输出端口34的输入端与第三选择模块41的输出端连接，第四输出端口34的输出端与第一输出端口33的输出端连接。第四输出端口34用于将第三选择模块41输出的信号传输至芯片本体10中。
可选地，第一输出端口33用于根据第三控制信号将第一选择模块31输出的信号传输至芯片本体10中，第四输出端口34用于根据第四控制信号将第三选择模块41输出的信号传输至芯片本体10中，第三控制信号和第四控制信号相反。
示例性地，第三控制信号与第一控制信号相同，第三控制信号与第二控制信号相同。
图16为又一实施例的第一控制电路的结构示意图，如图16所示，示例性地，示例性地，第四输出端口34包括至少一个第四运算放大器341，第四输出端口34中的第四运算放大器341与第三选择模块41中的第三多路选择器411一一对应，每个第四运算放大器341的输入端与各自对应的第三多路选择器411的输出端连接，每个第四运算放大器341的输出端与各自对应的第一运算放大器331的输出端连接。
基于同样的发明构思，本申请还提供了一种芯片堆叠结构。图17为一实施例的芯片堆叠结构的结构示意图，如图17所示，芯片堆叠结构包括基板100和上述任一实施例提供的芯片200，多个芯片200沿第一方向层叠设置在基板100上，相邻两个芯片200的互连结构20的各个互连元件21一一连接。
图18为另一实施例的芯片堆叠结构的结构示意图，如图18所示，在一个实施例中，至少一个互连结构20为第二互连结构202，第二互连结构202中的互连元件21为第二互连元件212。每一芯片200的第一互连结构201的各个第一互连元件211与相邻芯片200的第二互连结构202的各个第二互连元件212连接。
上述实施例中，沿着第一方向层叠设置的多个芯片中，第一互连元件211和第二互连元件212交替连接，既能在互连元件出现性能退化时及时切换互连元件传输信号，避免造成整个芯片堆叠结构失效，也可以减少第一控制电路30的设置数量，节省芯片的占用面积。
图19为又一实施例的芯片堆叠结构的结构示意图，如图19所示，可选地，芯片还包括第二控制电路40，第二控制电路40设置于芯片本体10内。第二控制电路40的输入端与一个第二互连结构202的每一第二互连元件212分别连接，第二控制电路40用于根据选择信号将至少一个第二互连元件212接收的信号传输至芯片本体10中。
上述实施例中，通过在芯片本体10内增设第二控制电路40，第二控制电路40的输入端与一个第二互连结构202的每一第二互连元件212分别连接，第二控制电路40用于根据选择信号将至少一个第二互连元件212接收的信号传输至芯片本体10中，使得第二互连元件212传输的信号可以传输至芯片本体10中，此时芯片中的第一互连元件211传输的信号与第二互连元件212传输的信号可以不同，从而提高TSV的利用率。
图20为又一实施例的芯片堆叠结构的结构示意图，如图20所示，在一个实施例中，芯片堆叠结构还包括第三控制电路300，第三控制电路300设置于基板100内。与基板100相邻的芯片200的各个互连元件21分别与第三控制电路300连接。第三控制电路300用于根据选择信号将第三控制电路300接收的信号传输至连接的至少一个互连元件21。
上述实施例中，通过在基板100内增设第三控制电路300，分别与与基板100相邻的芯片200的各个互连元件21连接，用于根据选择信号将第三控制电路300接收的信号传输至连接的至少一个互连元件21，可以在一个第一互连元件由于使用出现性能退化时及时切换至另一互连元件进行传输，从而避免部分硅通孔的性能退化而造成整个半导体芯片失效。
图21为一实施例的第三控制电路的结构示意图，如图21所示，在一个实施例中，第三控制电路300包括输入端口310和第四选择模块320。输入端口310用于接收传输至基板100的信号。第四选择模块320包括一个输入端和多个输出端。第四选择模块320的输入端与输入端口310连接，与基板100相邻的芯片200的各个互连元件21与第四选择模块320的各个输出端一一连接。第四选择模块320用于根据选择信号将输入端口320接收的信号从第四选择模块320的一个输出端输出。
上述实施例中，第三控制电路300包括输入端口310和第四选择模块320，第四选择模块320的输入端与输入端口310连接，与基板100相邻的芯片200的各个互连元件21与第四选择模块320的各个输出端一一连接，第四选择模块320根据选择信号将输入端口320接收的信号从第四选择模块320的一个输出端输出，这样通过选择信号控制输入端口320接收的信号选择第四选择模块320的任意一个输出端对应连接的互连元件21传输。
图22为另一实施例的第三控制电路的结构示意图，如图22所示，示例性地，输入端口310包括至少一个第五运算放大器3101，各个第五运算放大器3101用于接收不同的信号。
示例性地，输入端口310中第五运算放大器3101的数量与传输至基板100的信号数量相同。
相应地，第四选择模块320包括至少一个第四多路选择器3201，每个第四多路选择器3201包括一个输入端和多个输出端，每个第四多路选择器3201的各个输出端分别与同一个互连结构20的不同互连元件21连接，各个第四多路选择器3201连接的至少一个互连元件21不同。第四选择模块320中的第四多路选择器3201与输入端口310中的第五运算放大器3101一一对应，各个第四多路选择器3201的输入端与对应的第五运算放大器3101连接。
图23为又一实施例的第三控制电路的结构示意图，如图23所示，在一个实施例中，第三控制电路300包括多个输入端口310和多个第四选择模块320，多个输入端口310和多个第四选择模块320一一连接。
上述实施例中，第三控制电路300包括多个输入端口310和多个第四选择模块320，多个输入端口310和多个第四选择模块320一一连接，可以针对多个第一互连结构201中不同第一互连元件211出现性能退化的情况，灵活切换互连元件进行传输，从而避免部分硅通孔的性能退化而造成整个半导体芯片失效。
在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (17)

1.一种芯片，其特征在于，所述芯片包括：
芯片本体；
互连结构，包括多个贯穿所述芯片本体且彼此间隔设置的互连元件；至少一个所述互连结构为第一互连结构，所述第一互连结构中的所述互连元件为第一互连元件；
第一控制电路，设置于所述芯片本体内；所述第一控制电路的输入端与一个所述第一互连结构的每一所述第一互连元件的第一端分别连接，所述第一控制电路的输出端与同一所述第一互连结构的每一所述第一互连元件的第二端分别连接；所述第一控制电路用于根据选择信号将一个所述第一互连元件的第一端接收的信号传输至另一所述第一互连元件的第二端。
2.根据权利要求1所述的芯片，其特征在于，所述第一控制电路包括：
第一选择模块，包括多个输入端和一个输出端；所述第一选择模块的各个输入端与一个所述第一互连结构的各个所述第一互连元件的第一端一一连接；所述第一选择模块用于根据所述选择信号将所述第一选择模块的一个输入端接收的信号从所述第一选择模块的输出端输出；
第二选择模块，包括一个输入端和多个输出端；所述第二选择模块的输入端与所述第一选择模块的输出端连接，所述第二选择模块的各个输出端与同一所述第一互连结构的各个所述第一互连元件的第二端一一连接；所述第二选择模块用于根据所述选择信号将所述第一选择模块输出的信号从所述第二选择模块的一个输出端输出。
3.根据权利要求2所述的芯片，其特征在于，所述第一控制电路还包括：
第一输出端口，与所述第一选择模块的输出端连接；所述第一输出端口用于将所述第一选择模块输出的信号传输至所述芯片本体中。
4.根据权利要求3所述的芯片，其特征在于，所述第一控制电路包括多个所述第一选择模块、多个所述第二选择模块和多个所述第一输出端口，多个所述第一选择模块分别与多个所述第二选择模块和多个所述第一输出端口一一连接。
5.根据权利要求2所述的芯片，其特征在于，至少一个所述互连结构为第二互连结构，所述第二互连结构中的所述互连元件为第二互连元件。
6.根据权利要求5所述的芯片，其特征在于，所述第一互连结构的各个所述第一互连元件用于接收的信号，与所述第二互连结构的各个所述第二互连元件用于接收的信号一一相同。
7.根据权利要求5所述的芯片，其特征在于，所述第一互连结构的各个所述第一互连元件用于接收的信号，与所述第二互连结构的各个所述第二互连元件用于接收的信号各不相同。
8.根据权利要求7所述的芯片，其特征在于，所述芯片还包括：
第二控制电路，设置于所述芯片本体内；所述第二控制电路的输入端与一个所述第二互连结构的每一所述第二互连元件分别连接，所述第二控制电路用于根据选择信号将至少一个所述第二互连元件接收的信号传输至所述芯片本体中。
9.根据权利要求8所述的芯片，其特征在于，所述第二控制电路包括：
第三选择模块，包括多个输入端和一个输出端；所述第三选择模块的各个输入端与一个所述第二互连结构的各个所述第二互连元件一一连接；所述第三选择模块用于根据所述选择信号将所述第三选择模块的一个输入端接收的信号从所述第三选择模块的输出端输出；
第二输出端口，与所述第三选择模块的输出端连接；所述第二输出端口用于将所述第三选择模块输出的信号传输至所述芯片本体中。
10.根据权利要求9所述的芯片，其特征在于，所述第二控制电路包括多个所述第三选择模块和多个所述第二输出端口，多个所述第三选择模块与多个所述第二输出端口一一连接。
11.根据权利要求9所述的芯片，其特征在于，所述第二控制电路还包括：
第三输出端口，输入端与所述第一选择模块的输出端连接，输出端与所述第二输出端口的输出端连接；所述第三输出端口用于将所述第一选择模块输出的信号传输至所述芯片本体中。
12.根据权利要求11所述的芯片，其特征在于，所述第二输出端口用于根据第一控制信号将所述第三选择模块输出的信号传输至所述芯片本体中，所述第三输出端口用于根据第二控制信号将所述第一选择模块输出的信号传输至所述芯片本体中，所述第一控制信号和所述第二控制信号相反。
13.一种芯片堆叠结构，其特征在于，所述芯片堆叠结构包括基板和多个如权利要求1至12任一项所述的芯片，多个所述芯片沿第一方向层叠设置在所述基板上，相邻两个所述芯片的所述互连结构的各个所述互连元件一一连接。
14.根据权利要求13所述的芯片堆叠结构，其特征在于，至少一个所述互连结构为第二互连结构，所述第二互连结构中的所述互连元件为第二互连元件；
每一所述芯片的所述第一互连结构的各个所述第一互连元件与相邻所述芯片的所述第二互连结构的各个所述第二互连元件连接。
15.根据权利要求13所述的芯片堆叠结构，其特征在于，所述芯片堆叠结构还包括：
第三控制电路，设置于所述基板内；与所述基板相邻的所述芯片的各个所述互连元件分别与所述第三控制电路连接；所述第三控制电路用于根据所述选择信号将所述第三控制电路接收的信号传输至连接的至少一个所述互连元件。
16.根据权利要求15所述的芯片堆叠结构，其特征在于，所述第三控制电路包括：
输入端口，用于接收传输至所述基板的信号；
第四选择模块，包括一个输入端和多个输出端；所述第四选择模块的输入端与所述输入端口连接，与所述基板相邻的所述芯片的各个所述互连元件与所述第四选择模块的各个输出端一一连接；所述第四选择模块用于根据所述选择信号将所述输入端口接收的信号从所述第四选择模块的一个输出端输出。
17.根据权利要求16所述的芯片堆叠结构，其特征在于，所述第三控制电路包括多个所述输入端口和多个所述第四选择模块，多个所述输入端口和多个所述第四选择模块一一连接。
CN202310874936.6A 2023-07-17 2023-07-17 芯片及芯片堆叠结构 Active CN116613139B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310874936.6A CN116613139B (zh) 2023-07-17 2023-07-17 芯片及芯片堆叠结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310874936.6A CN116613139B (zh) 2023-07-17 2023-07-17 芯片及芯片堆叠结构

Publications (2)

Publication Number Publication Date
CN116613139A true CN116613139A (zh) 2023-08-18
CN116613139B CN116613139B (zh) 2023-11-21

Family

ID=87676728

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310874936.6A Active CN116613139B (zh) 2023-07-17 2023-07-17 芯片及芯片堆叠结构

Country Status (1)

Country Link
CN (1) CN116613139B (zh)

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1716598A (zh) * 2004-06-30 2006-01-04 尔必达存储器股份有限公司 堆叠式半导体器件
CN101248363A (zh) * 2005-08-23 2008-08-20 日本电气株式会社 半导体器件、半导体芯片、芯片间互连测试方法以及芯片间互连切换方法
US20100060310A1 (en) * 2008-09-10 2010-03-11 Qualcomm Incorporated Systems and Methods Utilizing Redundancy in Semiconductor Chip Interconnects
CN103400822A (zh) * 2013-08-01 2013-11-20 京东方科技集团股份有限公司 阵列基板及显示装置
US20150228573A1 (en) * 2014-02-10 2015-08-13 Samsung Electronics Co., Ltd. Semiconductor device
US9236864B1 (en) * 2012-01-17 2016-01-12 Altera Corporation Stacked integrated circuit with redundancy in die-to-die interconnects
CN107871513A (zh) * 2016-09-28 2018-04-03 瑞萨电子株式会社 半导体器件
CN110880929A (zh) * 2018-09-06 2020-03-13 长鑫存储技术有限公司 半导体器件
US20200118951A1 (en) * 2017-06-19 2020-04-16 Intel Corporation In-package rf waveguides as high bandwidth chip-to-chip interconnects and methods for using the same
CN113707642A (zh) * 2020-05-20 2021-11-26 爱思开海力士有限公司 包括层叠在控制器晶片上的芯晶片的层叠封装件

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1716598A (zh) * 2004-06-30 2006-01-04 尔必达存储器股份有限公司 堆叠式半导体器件
CN101248363A (zh) * 2005-08-23 2008-08-20 日本电气株式会社 半导体器件、半导体芯片、芯片间互连测试方法以及芯片间互连切换方法
US20100060310A1 (en) * 2008-09-10 2010-03-11 Qualcomm Incorporated Systems and Methods Utilizing Redundancy in Semiconductor Chip Interconnects
US9236864B1 (en) * 2012-01-17 2016-01-12 Altera Corporation Stacked integrated circuit with redundancy in die-to-die interconnects
CN103400822A (zh) * 2013-08-01 2013-11-20 京东方科技集团股份有限公司 阵列基板及显示装置
US20150228573A1 (en) * 2014-02-10 2015-08-13 Samsung Electronics Co., Ltd. Semiconductor device
CN107871513A (zh) * 2016-09-28 2018-04-03 瑞萨电子株式会社 半导体器件
US20200118951A1 (en) * 2017-06-19 2020-04-16 Intel Corporation In-package rf waveguides as high bandwidth chip-to-chip interconnects and methods for using the same
CN110880929A (zh) * 2018-09-06 2020-03-13 长鑫存储技术有限公司 半导体器件
CN113707642A (zh) * 2020-05-20 2021-11-26 爱思开海力士有限公司 包括层叠在控制器晶片上的芯晶片的层叠封装件

Also Published As

Publication number Publication date
CN116613139B (zh) 2023-11-21

Similar Documents

Publication Publication Date Title
US10591544B2 (en) Programmable integrated circuits with in-operation reconfiguration capability
TWI299901B (en) Stacked semiconductor device
JP4708176B2 (ja) 半導体装置
US8259461B2 (en) Apparatus for bypassing faulty connections
US9030024B2 (en) Semiconductor device with through-silicon vias
US8107311B2 (en) Software programmable multiple function integrated circuit module
JPS6098790A (ja) スイツチングアレイ
US20010050858A1 (en) Memory modules having integral terminating resistors and computer system boards for use with same
US7224859B2 (en) Opto-electronic integrated circuit device, opto-electronic integrated circuit system and transmission method
US10762019B2 (en) Bus sharing scheme
US5875314A (en) Configurable connection fabric for providing serial backplanes with adaptive port/module bandwidth
EP2104182A1 (en) Integrated antenna phased array control device
US6271587B1 (en) Connection arrangement for enbaling the use of identical chips in 3-dimensional stacks of chips requiring address specific to each chip
CN115542812A (zh) 一种柔性直流换流阀阀控脉冲分配板及其冗余切换方法
CN116613139B (zh) 芯片及芯片堆叠结构
EP1367778A1 (en) Networked computer system and method using dual bi-directional communication rings
TWI632663B (zh) 半導體積體電路及包含其之半導體系統
US9412682B2 (en) Through-silicon via access device for integrated circuits
CN111679615B (zh) 内部集成具有不同位宽连线的片上网络的fpga装置
JPH10145216A (ja) 集積回路チップ間の電気的相互接続と通信方法及びその多数チップ・モジュール
CN108363672B (zh) 电子设备和电子系统
CN213691454U (zh) 一种闪存存储电路、线路板及闪存存储器
JP7352992B2 (ja) 半導体装置及びその製造方法
JP2006074371A (ja) 故障時復旧方法、冗長化構成方法、パケット処理装置
CN116227418A (zh) 适于有源基板的同步互联布线方法及系统

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant