CN111679615B - 内部集成具有不同位宽连线的片上网络的fpga装置 - Google Patents

内部集成具有不同位宽连线的片上网络的fpga装置 Download PDF

Info

Publication number
CN111679615B
CN111679615B CN202010620172.4A CN202010620172A CN111679615B CN 111679615 B CN111679615 B CN 111679615B CN 202010620172 A CN202010620172 A CN 202010620172A CN 111679615 B CN111679615 B CN 111679615B
Authority
CN
China
Prior art keywords
fpga
silicon
routing
chip
nodes
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010620172.4A
Other languages
English (en)
Other versions
CN111679615A (zh
Inventor
单悦尔
徐彦峰
范继聪
张艳飞
闫华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wuxi Zhongwei Yixin Co Ltd
Original Assignee
Wuxi Zhongwei Yixin Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wuxi Zhongwei Yixin Co Ltd filed Critical Wuxi Zhongwei Yixin Co Ltd
Priority to CN202010620172.4A priority Critical patent/CN111679615B/zh
Publication of CN111679615A publication Critical patent/CN111679615A/zh
Application granted granted Critical
Publication of CN111679615B publication Critical patent/CN111679615B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
    • G05B19/042—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
    • G05B19/0423—Input/output
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/20—Pc systems
    • G05B2219/25—Pc structure of the system
    • G05B2219/25198—Brouter: transfers data from wireless to wired networks, router: wired to wired

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Automation & Control Theory (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本申请公开了一种内部集成具有不同位宽连线的片上网络的FPGA装置，涉及FPGA技术领域，该FPGA装置内部集成有片上网络，片上网络内部相邻的路由节点通过路由通道双向互连，任意两个路由节点之间通过若干个路由通道形成节点互连路径；不同路由节点之间的路由通道的连线位宽相同或不同，片上网络内至少包括两种不同连线位宽的路由通道，该片上网络的路由节点之间的路由通道配置成不同宽度，同时路由节点支持多种位宽模式，配合可调位宽的路由通道可以根据需要实现两路由节点间不同位宽的通信，提高传输带宽。

Description

内部集成具有不同位宽连线的片上网络的FPGA装置
技术领域
本发明涉及FPGA技术领域，尤其是一种内部集成具有不同位宽连线的片上网络的FPGA装置。
背景技术
FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)是一种硬件可编程的逻辑器件，广泛应用于移动通信、数据中心、导航制导和自动驾驶等领域。随着新型应用对带宽、存储和数据处理能力的需求不断提高，传统FPGA规模和片内互连带宽成为性能瓶颈。
发明内容
本发明人针对上述问题及技术需求，提出了一种内部集成具有不同位宽连线的片上网络的FPGA装置，该FPGA装置内部集成有片上网络，片上网络包括若干个路由节点，每个路由节点包括通过网络接口相连的功能IP模块和路由器，相邻的路由节点中的路由器通过路由通道双向互连，任意两个路由节点之间通过若干个路由通道形成节点互连路径；不同路由节点之间的路由通道的连线位宽相同或不同，片上网络内至少包括两种不同连线位宽的路由通道，且每条节点互连路径的数据位宽为节点互连路径中所有路由通道的连线位宽的最小值。
其进一步的技术方案为，每个路由节点内的路由器包括5*5的全互通开关阵列及其相连的五组输入输出端口，其中一组输入输出端口通过网络接口连接对应的功能IP模块，其余四组输入输出端口分别设置在四个不同的方向，分别用于与四个方向相邻的路由节点中的路由器相连；路由器内部在四个方向的输入输出端口处均设置有FIFO电路，FIFO电路用于实现数据缓冲，FIFO电路支持多位宽模式并根据控制信号工作于相应的位宽模式，不同位宽模式下FIFO电路的输入位宽和/或输出位宽不同。
其进一步的技术方案为，路由器中每组输入输出端口的端口线均为W位宽，使用端口线低位的W/n条线构成W/n位宽的路由通道。
其进一步的技术方案为，FPGA装置内至少包括FPGA裸片，片上网络中的路由节点包括FPGA裸片内的裸片路由节点，裸片路由节点包括裸片硬核节点和/或裸片软核节点，裸片硬核节点为直接内建在FPGA裸片内的节点，裸片软核节点为使用FPGA裸片内的逻辑资源模块配置形成的节点。
其进一步的技术方案为，FPGA裸片内部用于配置形成裸片软核节点的逻辑资源模块包括CLB、BRAM和DSP中的至少一种。
其进一步的技术方案为，FPGA装置内还包括基板以及层叠设置在基板上的硅连接层，FPGA裸片层叠设置在硅连接层上，片上网络中的路由节点还包括布设在硅连接层内的硅连接层路由节点；
FPGA裸片内还包括硅堆叠连接点和连接点引出端，硅堆叠连接模块内包括若干个硅堆叠连接点，FPGA裸片内的裸片路由节点中的路由器与相应的硅堆叠连接点相连，硅堆叠连接点通过重布线层内的顶层金属线连接相应的连接点引出端；FPGA裸片上与内部的裸片路由节点相连的连接点引出端通过硅连接层内的金属连线连接到相应的硅连接层路由节点中的路由器。
其进一步的技术方案为，硅连接层路由节点中的功能IP模块包括布设在硅连接层内的存储芯片，存储芯片包括HBM和DDR5中的至少一种。
其进一步的技术方案为，FPGA装置内包括若干个FPGA裸片，各个FPGA裸片均层叠设置在硅连接层上且硅连接层覆盖所有的FPGA裸片，则各个FPGA裸片上与内部的裸片路由节点相连的连接点引出端通过硅连接层内的金属连线连接到相应的硅连接层路由节点中的路由器；FPGA装置内部集成的片上网络中的路由节点包括各个FPGA裸片内的裸片路由节点以及硅连接层路由节点。
其进一步的技术方案为，FPGA装置内至少包括基板、层叠设置在基板上的硅连接层以及层叠设置在硅连接层上的FPGA裸片，片上网络中的路由节点中的功能IP模块位于FPGA裸片内、路由节点中的网络接口和路由器位于硅连接层内，硅连接层内每个路由器与其对应的一个网络接口相连，FPGA裸片内包括硅堆叠连接模块和连接点引出端，硅堆叠连接模块内包括若干个硅堆叠连接点，FPGA裸片内的功能IP模块连接到相应的硅堆叠连接点，硅堆叠连接点通过重布线层内的顶层金属线连接相应的连接点引出端；FPGA裸片上与内部的功能IP模块相连的连接点引出端通过硅连接层内的金属连线连接到硅连接层内相应的网络接口，功能IP模块与其相连的网络接口和路由器构成一个路由节点。
本发明的有益技术效果是：
本申请的FPGA装置内部集成有片上网络，片上网络的路由节点之间的路由通道配置成不同宽度，同时路由节点内FIFO电路支持多种位宽模式，配合可调位宽路由通道可以根据需要实现两路由节点间不同位宽的通信，提高传输带宽。同时可以在FPGA装置中集成硅连接层，在硅连接层内布设硅连接层路由节点，配合硅连接层路由节点可以实现结构更多变、规模更大的片上网络。
附图说明
图1是本申请的FPGA装置内部的片上网络的结构示意图。
图2是本申请的FPGA装置内构成片上网络的一种路由节点连接示意图。
图3是本申请的FPGA装置内构成片上网络的另一种路由节点连接示意图。
图4是本申请的FPGA装置内构成片上网络的又一种路由节点连接示意图。
具体实施方式
下面结合附图对本发明的具体实施方式做进一步说明。
本申请公开了一种内部集成具有不同位宽连线的片上网络的FPGA装置，该FPGA装置内部集成有片上网络，片上网络包括若干个路由节点(Node)，每个路由节点包括通过网络接口(NI)相连的功能IP模块和路由器(R)，请参考图1，其示出了片上网络中七个路由节点的互连结构，其中IP1、NI1和R1构成路由节点Node1，IP2、NI2和R2构成路由节点Node2，以此类推。相邻的路由节点中的路由器通过路由通道双向互连，如图1中相邻两个路由节点之间的双向连线即表示路由通道。每个路由节点都可以通过路由通道与四个方向的相邻的路由节点中的路由器相连，由此片上网络通常构成二维互连网络结构。片上网络内任意两个路由节点之间都可以构成节点互连路径，构成的节点互连路径包括若干个路由通道，且任意两个路由节点之间可以构成多条不同的节点互连路径，这两个路由节点可以通过形成的节点互连路径互连通信，也即片上网络中每个路由节点都可以与其他任意一个路由节点互连通信，比如图1以虚线示出了Node3与Node5之间的一条节点互连路径，Node3经Node2和Node6的中转与Node5通信连接。
片上网络中，不同路由节点之间的路由通道的连线位宽相同或不同，片上网络内至少包括两种不同连线位宽的路由通道。如图1中示出了每条路由通道的连线位宽，图1中共包括三种不同连线位宽的路由通道，分别为64位宽、128位宽和1024位宽，Node2和Node1之间的路由通道的连线位宽为64位，Node2和Node3之间的路由通道的连线位宽为128位。则任意两个路由节点之间形成的节点互连路径中可能包括若干种不同连线位宽的路由通道，则节点互连路径的数据位宽为该节点互连路径中所有路由通道的连线位宽的最小值，比如图1示出的Node3和Node5之间的节点互连路径包括两条连线位宽为64位宽的路由通道以及一条连线位宽为128位宽的路由通道，则该条节点互连路径的数据位宽即为64位宽。
在本申请中，每个路由节点内的路由器包括5*5的全互通开关阵列(Crossbar)及其相连的五组输入输出端口，其中一组输入输出端口通过网络接口NI连接对应的功能IP模块，其余四组输入输出端口分别设置在四个不同的方向，分别用于与四个方向相邻的路由节点中的路由器相连。Crossbar只能一个方向进、一个方向出，不支持一个方向进多个方向出(broadcast)。路由器内部在四个方向的输入输出端口的端口线均为W位宽，当需要W/n位宽时，只需用端口线的低位的W/n条线，比如需要W/2位宽时只使用低位的W/2条线。比如在图1中，Node3经由Node2传输到Node1时，128位宽连线传送到64位数据时，只用到其中一半连线。
每个方向的输入输出端口处均设置有FIFO电路，FIFO电路支持多位宽模式、可传输数据，可以配合不同连线位宽实现数据缓冲。FIFO电路根据控制信号W_SEL工作于相应的位宽模式，不同位宽模式下FIFO电路的输入位宽和/或输出位宽不同，比如配置为位宽模式1时为W位宽输入、W/2位宽输出，配置为位宽模式2时为W位宽输入、W位宽输出，配置为位宽模式3时为W/2位宽输入、W位宽输出，不同位宽模式可以实现不同信号宽度节点之间的信号传输。
在本申请中，FPGA装置中至少包括FPGA裸片，FPGA装置内的片上网络具有多种实现方式：
1、片上网络由FPGA裸片内的裸片路由节点构成。也即FPGA裸片内部的裸片路由节点包括裸片硬核节点和/或裸片软核节点，裸片硬核节点为直接内建在FPGA裸片内的节点，裸片软核节点为使用FPGA裸片内的逻辑资源模块配置形成的节点，裸片软核节点内的FIFO电路的多位宽模式连线通过FPGA裸片内的互连资源模块(INT)实现。FPGA裸片内部用于配置形成裸片软核节点的逻辑资源模块包括CLB、BRAM和DSP中的至少一种。裸片软核节点的配置有利于增加节点，扩充原本仅有裸片硬核节点时所能实现的传输带宽。
2、请参考图2，FPGA装置中除了包括FPGA裸片之外，还包括基板1以及层叠设置在基板1上的硅连接层2，FPGA裸片层叠设置在硅连接层2上，FPGA裸片的输入输出端口通过硅连接层2上的硅通孔连接到基板1上，FPGA裸片内部的裸片路由节点之间按照上述第一种情况的结构互连。硅连接层2内布设有若干个硅连接层路由节点，相邻的硅连接层路由节点的路由器通过路由通道相连。则片上网络由FPGA裸片内的裸片路由节点以及硅连接层内的硅连接层路由节点构成。
此时FPGA裸片内还包括硅堆叠连接模块和连接点引出端4，硅堆叠连接模块内包括若干个硅堆叠连接点3，FPGA裸片内的裸片路由节点中的路由器与相应的硅堆叠连接点相连，硅堆叠连接点通过重布线层(RDL层)内的顶层金属线5连接相应的连接点引出端4。这种情况中的裸片路由节点即包括上述第一种情况中的裸片硬核节点和/或裸片软核节点。
则FPGA裸片上与内部的裸片路由节点相连的连接点引出端通过硅连接层内的金属连线连接到相应的硅连接层路由节点中的路由器，实现裸片路由节点与硅连接层路由节点之间的互连，构成更大规模的片上网络。
3、第三种情况的结构剖视图请参考图2，FPGA装置中包括基板1、硅连接层2以及FPGA裸片，但这种情况不同于图2的是，硅连接层2上层叠若干个FPGA裸片，硅连接层2覆盖所有的FPGA裸片，此时FPGA装置形成多裸片FPGA结构。则片上网络由多个FPGA裸片内的裸片路由节点以及硅连接层内的硅连接层路由节点构成。
此时每个FPGA裸片内部的裸片路由节点之间均按照上述第一种情况的结构互连，硅连接层2内的硅连接层路由节点之间、以及每个FPGA裸片内部的裸片路由节点与硅连接层路由节点之间均按照上述第二种情况的结构互连，则若干个FPGA裸片内部的裸片路由节点通过硅连接层路由节点级联形成更大规模的片上网络。如图3以包括四个FPGA裸片为例，图3以虚线表示FPGA裸片内的结构，以实现表示硅连接层2内的结构。
4、FPGA装置中包括基板、层叠设置在基板上的硅连接层2以及层叠设置在硅连接层2上的FPGA裸片，此时片上网络中的每个网络节点由位于FPGA裸片内的功能IP模块以及位于硅连接层内的路由器构成。
同样的，此时FPGA裸片内除了包括功能IP模块之外，还包括硅堆叠连接模块和连接点引出端，FPGA裸片内的功能IP模块可以通过逻辑资源模块配置形成。硅堆叠连接模块内包括若干个硅堆叠连接点，FPGA裸片内的每个功能IP模块连接到相应的硅堆叠连接点，硅堆叠连接点通过重布线层内的顶层金属线连接相应的连接点引出端。
硅连接层内布设有若干个路由器和网络接口，每个路由器与其对应的网络接口相连，相邻的路由器之间通过路由通道双向互连。FPGA裸片上与内部的功能IP模块相连的连接点引出端通过硅连接层内的金属连线连接到硅连接层内相应的网络接口从而与连接的网络接口和路由器构成一个路由节点。每个FPGA裸片内可以包括多个功能IP模块，每个功能IP模块都采用上述结构与硅连接层内的一个路由器及其相连的网络接口构成一个路由节点。FPGA装置内部也可以包括多个FPGA裸片形成多裸片FPGA结构，各个FPGA裸片内部的功能IP模块采用上述结构与硅连接层内的路由器及其相连的网络接口构成路由节点。请参考图4，图4以包括四个FPGA裸片，每个FPGA裸片内部包括四个功能IP模块为例，图4中虚线表示FPGA裸片内的结构，实线表示硅连接层内的结构。
在上述第二和第三种情况中，无需在硅连接层中的每个晶格上都布设一个硅连接层路由节点，只需利用路由通道将相邻的硅连接层路由节点联通即可，相邻硅连接层路由节点之间的路由通道的长度可以不同，如图3所示。同样的，在上述第四种情况中，无需在硅连接层中的每个晶格上都布设一个路由器，只需利用路由通道将相邻的路由器联通即可，如图4所示。
另外，在上述第二和第三种情况中，硅连接层路由节点中的功能IP模块包括布设在硅连接层内的存储芯片，存储芯片包括HBM和DDR5中的至少一种，则此时硅连接层路由节点可以实现FPGA裸片对HBM和DDR5的高带宽访问，且便于各个FPGA裸片高速交换数据，有利于提高整个多裸片FPGA的传输带宽。
上述各种情况还可以相互组合构成片上网络，比如在图1所示的结构中，假设Node1是直接内建在FPGA裸片内的裸片硬核节点。Node3和Node6是FPGA裸片内的逻辑资源模块配置形成的裸片软核节点。Node4为硅连接层内的硅连接层路由节点，位宽为1024，可便于接到HBM实现HBM的高带宽访问。Node3可由128位宽传输到Node2、再由Node2经64位宽传输到Node1，同样的，Node3可由128位宽传输到Node2、再由Node2经64位宽传输到Node6、再由Node6经64位宽传输到Node1，如此Node3可以同时满足Node1和Node5的带宽。
以上所述的仅是本申请的优选实施方式，本发明不限于以上实施例。可以理解，本领域技术人员在不脱离本发明的精神和构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本发明的保护范围之内。

Claims (9)

1.一种内部集成具有不同位宽连线的片上网络的FPGA装置，其特征在于，所述FPGA装置内部集成有片上网络，所述片上网络包括若干个路由节点，每个所述路由节点包括通过网络接口相连的功能IP模块和路由器，相邻的路由节点中的路由器通过路由通道双向互连，任意两个路由节点之间通过若干个路由通道形成节点互连路径；不同路由节点之间的路由通道的连线位宽相同或不同，所述片上网络内至少包括两种不同连线位宽的路由通道，且每条节点互连路径的数据位宽为所述节点互连路径中所有路由通道的连线位宽的最小值，存在至少一条节点互连路径中包括若干种不同连线位宽的路由通道。
2.根据权利要求1所述的FPGA装置，其特征在于，每个所述路由节点内的路由器包括5*5的全互通开关阵列及其相连的五组输入输出端口，其中一组输入输出端口通过网络接口连接对应的功能IP模块，其余四组输入输出端口分别设置在四个不同的方向，分别用于与四个方向相邻的路由节点中的路由器相连；所述路由器内部在四个方向的输入输出端口处均设置有FIFO电路，所述FIFO电路用于实现数据缓冲，所述FIFO电路支持多位宽模式并根据控制信号工作于相应的位宽模式，不同位宽模式下所述FIFO电路的输入位宽和/或输出位宽不同。
3.根据权利要求2所述的FPGA装置，其特征在于，所述路由器中每组输入输出端口的端口线均为W位宽，使用所述端口线低位的W/n条线构成W/n位宽的路由通道。
4.根据权利要求1-3任一所述的FPGA装置，其特征在于，所述FPGA装置内至少包括FPGA裸片，所述片上网络中的路由节点包括所述FPGA裸片内的裸片路由节点，所述裸片路由节点包括裸片硬核节点和/或裸片软核节点，所述裸片硬核节点为直接内建在所述FPGA裸片内的节点，所述裸片软核节点为使用所述FPGA裸片内的逻辑资源模块配置形成的节点。
5.根据权利要求4所述的FPGA装置，其特征在于，所述FPGA裸片内部用于配置形成裸片软核节点的逻辑资源模块包括CLB、BRAM和DSP中的至少一种。
6.根据权利要求4所述的FPGA装置，其特征在于，所述FPGA装置内还包括基板以及层叠设置在所述基板上的硅连接层，所述FPGA裸片层叠设置在所述硅连接层上，所述片上网络中的路由节点还包括布设在所述硅连接层内的硅连接层路由节点；
所述FPGA裸片内还包括硅堆叠连接点和连接点引出端，所述硅堆叠连接模块内包括若干个硅堆叠连接点，所述FPGA裸片内的裸片路由节点中的路由器与相应的硅堆叠连接点相连，所述硅堆叠连接点通过重布线层内的顶层金属线连接相应的连接点引出端；所述FPGA裸片上与内部的裸片路由节点相连的连接点引出端通过所述硅连接层内的金属连线连接到相应的硅连接层路由节点中的路由器。
7.根据权利要求6所述的FPGA装置，其特征在于，所述硅连接层路由节点中的功能IP模块包括布设在所述硅连接层内的存储芯片，所述存储芯片包括HBM和DDR5中的至少一种。
8.根据权利要求6所述的FPGA装置，其特征在于，所述FPGA装置内包括若干个所述FPGA裸片，各个FPGA裸片均层叠设置在所述硅连接层上且所述硅连接层覆盖所有的FPGA裸片，则各个FPGA裸片上与内部的裸片路由节点相连的连接点引出端通过所述硅连接层内的金属连线连接到相应的硅连接层路由节点中的路由器；所述FPGA装置内部集成的片上网络中的路由节点包括各个FPGA裸片内的裸片路由节点以及硅连接层路由节点。
9.根据权利要求1-3任一所述的FPGA装置，其特征在于，所述FPGA装置内至少包括基板、层叠设置在所述基板上的硅连接层以及层叠设置在所述硅连接层上的FPGA裸片，所述片上网络中的路由节点中的功能IP模块位于所述FPGA裸片内、路由节点中的网络接口和路由器位于所述硅连接层内，所述硅连接层内每个路由器与其对应的一个网络接口相连，所述FPGA裸片内包括硅堆叠连接模块和连接点引出端，所述硅堆叠连接模块内包括若干个硅堆叠连接点，所述FPGA裸片内的功能IP模块连接到相应的硅堆叠连接点，所述硅堆叠连接点通过重布线层内的顶层金属线连接相应的连接点引出端；所述FPGA裸片上与内部的功能IP模块相连的连接点引出端通过所述硅连接层内的金属连线连接到所述硅连接层内相应的网络接口，所述功能IP模块与其相连的网络接口和路由器构成一个路由节点。
CN202010620172.4A 2020-07-01 2020-07-01 内部集成具有不同位宽连线的片上网络的fpga装置 Active CN111679615B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010620172.4A CN111679615B (zh) 2020-07-01 2020-07-01 内部集成具有不同位宽连线的片上网络的fpga装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010620172.4A CN111679615B (zh) 2020-07-01 2020-07-01 内部集成具有不同位宽连线的片上网络的fpga装置

Publications (2)

Publication Number Publication Date
CN111679615A CN111679615A (zh) 2020-09-18
CN111679615B true CN111679615B (zh) 2021-10-15

Family

ID=72437638

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010620172.4A Active CN111679615B (zh) 2020-07-01 2020-07-01 内部集成具有不同位宽连线的片上网络的fpga装置

Country Status (1)

Country Link
CN (1) CN111679615B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11750510B2 (en) 2020-07-01 2023-09-05 Wuxi Esiontech Co., Ltd. FPGA device for implementing expansion of transmission bandwidth of network-on-chip
CN111786894B (zh) * 2020-07-01 2021-08-10 无锡中微亿芯有限公司 实现片上网络传输带宽扩充功能的fpga装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101145147A (zh) * 2007-10-10 2008-03-19 山东大学 三维多处理器系统芯片
CN103618673A (zh) * 2013-11-15 2014-03-05 中国航空无线电电子研究所 一种保障服务质量的片上网络路由方法
CN105740089A (zh) * 2016-01-22 2016-07-06 合肥工业大学 一种基于数据位宽重组的三维片上网络容错电路及其容错方法
CN110134365A (zh) * 2019-05-21 2019-08-16 合肥工业大学 一种多通道并行读出fifo的方法及装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100561924C (zh) * 2007-10-10 2009-11-18 山东大学 片上网络数字路由器及其并行数据传输方法
US9106229B1 (en) * 2013-03-14 2015-08-11 Altera Corporation Programmable interposer circuitry
US20150109024A1 (en) * 2013-10-22 2015-04-23 Vaughn Timothy Betz Field Programmable Gate-Array with Embedded Network-on-Chip Hardware and Design Flow
CN104065577B (zh) * 2014-06-30 2017-05-17 中国航空无线电电子研究所 一种适用于航空电子的片上网络系统
EP3057266A1 (en) * 2015-02-11 2016-08-17 Thomson Licensing Distribution of bandwidth in a network
US10116557B2 (en) * 2015-05-22 2018-10-30 Gray Research LLC Directional two-dimensional router and interconnection network for field programmable gate arrays, and other circuits and applications of the router and network
CN105321929B (zh) * 2015-08-26 2018-05-08 中国科学院微电子研究所 一种三维光电集成结构及其制作方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101145147A (zh) * 2007-10-10 2008-03-19 山东大学 三维多处理器系统芯片
CN103618673A (zh) * 2013-11-15 2014-03-05 中国航空无线电电子研究所 一种保障服务质量的片上网络路由方法
CN105740089A (zh) * 2016-01-22 2016-07-06 合肥工业大学 一种基于数据位宽重组的三维片上网络容错电路及其容错方法
CN110134365A (zh) * 2019-05-21 2019-08-16 合肥工业大学 一种多通道并行读出fifo的方法及装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
面向多种拓扑结构的可重构片上网络建模与仿真;周阳;《中国优秀博硕士学位论文全文数据库(硕士)信息科技辑》;20140615;全文 *

Also Published As

Publication number Publication date
CN111679615A (zh) 2020-09-18

Similar Documents

Publication Publication Date Title
EP3059762B1 (en) Wafer-level package having multiple dies arranged in side-by-side fashion
CN111679615B (zh) 内部集成具有不同位宽连线的片上网络的fpga装置
US9330043B2 (en) Multi-rate, multi-port, gigabit SERDES transceiver
JP2013048413A (ja) 拡張可能なネットワーク・オン・チップ
WO2022001064A1 (zh) 利用硅连接层形成片上网络的fpga装置
US8916910B2 (en) Reconfigurable RF/digital hybrid 3D interconnect
JP6605747B2 (ja) ラインカードシャーシ、マルチシャーシクラスタルータおよびパケット処理
CN105099423A (zh) 利用三维晶片堆叠的可扩展的交叉点开关的电路及方法
US20220276677A1 (en) An Inter-Die High-Speed Expansion System And An Expansion Method Thereof
JP2023509960A (ja) マルチチップスタック化デバイス
JP2005150776A (ja) パケット交換装置
CN111786894B (zh) 实现片上网络传输带宽扩充功能的fpga装置
KR20150110483A (ko) Clos 네트워크 범용 성분 스위칭
KR20150028520A (ko) 메모리 중심 시스템 인터커넥트 구조
CN113704137A (zh) 存内计算模块和方法、存内计算网络及构建方法
US11750510B2 (en) FPGA device for implementing expansion of transmission bandwidth of network-on-chip
Lusala et al. A hybrid router combining sdm-based circuit swictching with packet switching for on-chip networks
CN111755435B (zh) 利用硅连接层集成hbm存储裸片的多裸片fpga
CN111753479B (zh) 利用硅连接层集成多裸片的片上网络的多裸片fpga
Lusala et al. A hybrid NoC combining SDM-based circuit switching with packet switching for real-time applications
CN111753481A (zh) 利用有源硅连接层平衡延迟的多裸片fpga
KR100439140B1 (ko) 반도체 장치
CN115905103B (zh) 一种跨芯片互联系统及自适应路由方法
CN113383516B (zh) 用于处理器核之间的改进的数据传输的方法和装置
CN115048891A (zh) 内置用于形成片上网络节点的功能模块的fpga

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant