CN101145147A

CN101145147A - 三维多处理器系统芯片

Info

Publication number: CN101145147A
Application number: CNA2007101131433A
Authority: CN
Inventors: 曾凡太
Original assignee: Shandong University
Current assignee: Shandong University
Priority date: 2007-10-10
Filing date: 2007-10-10
Publication date: 2008-03-19
Anticipated expiration: 2027-10-10
Also published as: CN100495383C

Abstract

本发明涉及一种三维多处理器系统芯片，属于集成电路设计制造技术领域。包括：多个处理器核，多个三维片上网络路由器，和把它们集成在一起的半导体集成电路晶圆芯片；涉及一种利用晶圆堆叠组装三维集成电路制造方法和网络并行数据传输方法。本发明的优点是：1.数据传输在局部、全局、立体分别由不同的通道完成，缓解了片上网络数据传输的拥塞。2.三维芯片结构缩小了复杂超大规模集成电路芯片面积，提高了生产过程中的产品良率。3.缩短了互连线长度，减少了信号延迟时间，提高了系统性能。

Description

三维多处理器系统芯片

(一)技术领域

本发明涉及一种三维多处理器系统芯片，属于集成电路设计制造技术领域。

(二)背景技术

随着集成电路工艺水平的进步，在深亚微米工艺条件下，单枚芯片上可以集成数千万个门电路。在一枚芯片上集成多个处理器是当今和未来集成电路的发展方向。2007年美国INTEL公司和AMD公司都宣布生产出来了四个处理器的系统芯片。随着处理器数量的增多，芯片面积越来越大，全局连线越来越长，使得在深亚微米半导体工艺中，半导体器件间的连线延迟和门电路的延迟相比已经不可忽略。深亚微米集成电路工艺需要减少连线延迟，复杂超大规模集成电路需要缩小芯片面积，因而需要三维集成电路芯片解决这些问题。三维集成电路制造工艺，目前在世界上还没有商业生产能力。

多处理器系统芯片的出现，使得数据计算功能已经表现的很好，但是处理器间的数据通信成为关键问题之一。国际上许多大型集成电路设计制造厂商，对片上多个处理器间的数据传输普遍采用片上总线结构。然而，国际上集成电路研究机构，高等学校对片上多个处理器间的数据传输的研究表明，采用INTERNET网络结构进行数据传输，在片上处理器数量较多时，网络结构比总线结构性能优越。

片上总线结构的数据传输方法，是把计算机系统组织的方法应用于集成电路芯片设计；片上总线结构的缺点是：当片上处理器数量增多时，对总线资源的竞争加剧，形成数据拥塞。另外，较长的互连线时间延迟，造成了电路功能紊乱。

因特网络结构的数据传输方法，模仿INTERNET的工作方式，在多个处理器间进行数据传输。因特网络结构的缺点是：网络协议比较复杂，增加了芯片面积的消耗，成本上升；同时串行数据传输方式不能充分发挥系统芯片的功能优势。

因此，需用一种新的结构组织、新的通讯方法以适应多处理器系统芯片数据通讯的需要。

(三)发明内容

为克服现有技术的缺陷，本发明提供一种三维多处理器系统芯片。

一种三维多处理器系统芯片，其特征在于它是由多个超大规模集成电路芯片晶圆堆叠而成，超大规模集成电路芯片晶圆上集成了多个处理器和多个三维片上网络路由器，处理器和三维片上网络路由器的数量比是4∶1，处理器之间通过三维片上网络路由器相连，每层超大规模集成电路芯片晶圆之间的三维片上网络路由器由垂直方向的数据通道相连，通过三维片上网络路由器进行晶圆层间的并行、双向数据传输。

所述的三维片上网络路由器是由先进先出行波移位缓冲存储器(FIFO)，同步矩阵开关阵列，和数字路由决策模块及并行网络接口汇集而成；并行网络接口输入端口与同步矩阵开关阵列相连接；在存储器一边的同步矩阵开关阵列的输出接口和先进先出行波移位缓冲存储器(FIFO)输入接口相连，先进先出行波移位缓冲存储器(FIFO)的输出接口与另一边同步矩阵开关阵列连接，通过同步矩阵开关阵列连接到并行网络接口；路由决策模块包括报头寄存器和状态标志寄存器，其接口含有命令输出接口；路由决策模块中的报头寄存器和状态标志寄存器通过报头数据和状态输入线与FIFO相连；路由决策模块的命令输出接口和同步矩阵开关的命令接收译码模块相连；利用命令接收译码模块实现路由决策模块的控制意图。

所述的先进先出行波移位缓冲存储器(FIFO)是由10条容量4K、数据宽度32位的移位存储器组成；根据需要其容量、数据宽度是可变的；每两块组合成一个双向移位FIFO，其输入和输出接口和同步矩阵开关阵列相连。

所述的两组同步矩阵开关阵列由控制命令接收译码模块、双向数字开关阵列组成；作为数据流的导向开关，外部和全局网络、局部网络、垂直网络相连，内部和10条FIFO的输入输出相连；矩阵开关阵列的规模为5X5，分别在平面八通道和立体两通道提供数据流导向服务，并行矩阵开关受控于路由决策模块，双向并行工作。

所述的路由决策模块是由数据流报头寄存器、状态标志寄存器、报头编码模块、决策形成模块、数据流控制模块、FIFO输入控制模块、FIFO输出控制模块组成；路由决策模块的输入接口与FIFO中的报头寄存器和状态寄存器相连，路由决策模块的输出接口和同步矩阵开关的命令接收译码器相连；根据数据流报头寄存器的信息，编译解码出数据来自何方，要去那里；决策形成模块根据解码信息和工作状态寄存器的信息作出控制命令和新报头编码信息。

所述的并行网络接口是32位宽度的数据通道，包括局部网络接口、全局网络接口和垂直网络接口，局部网络接口与临近的处理器相连，接收来自临近处理器的数据；全局网络接口与临近的路由器相连，接收来自远程的数据；垂直网络接口与不同晶圆层间的路由器相连，进行晶圆层间数据传输。

本发明所涉及的三维集成电路制造方法，是一种在垂直方向的晶圆堆叠组装方法，在现有集成电路制造工艺基础上，通过电路结构设计和晶圆堆叠组装方法，实现三维集成电路的制造；用三维片上数字路由器的垂直方向的数据通道做物理连线，把晶圆芯片堆叠组装起来，形成三维多处理器系统芯片。

本发明三维多处理器系统芯片所涉及的片上处理器间的数据通信方法，不同于总线数据通信方式，不同于现有的网络串行数据通信方式，它采用了一种三维片上网络路由器作为目前的多处理器间的通信设备，代替了目前流行的总线结构，是一种并行的、具有数据缓冲功能的、双向数据传输的方法。

本发明的意义之一是：在现有集成电路制造工艺基础上，通过电路结构设计和晶圆堆叠组装方法，实现三维集成电路的制造。其次，本发明提出了一种新的处理器之间的数据通讯设备，一种不用片上总线，也能够并行传输数据的方法，设计了一种不同于传统的因特网络设备的三维片上网络路由器。

本发明的优点是：1.数据传输在局部、全局、立体分别由不同的通道完成，缓解了片上网络数据传输的拥塞。2.三维芯片结构缩小了复杂超大规模集成电路芯片面积，提高了生产过程中的产品良率。3.缩短了互连线长度，减少了信号延迟时间，提高了系统性能。

(四)附图说明

图1是三维多处理器系统芯片的结构示意图，以两层为例，其中：

1.处理器，2.局部网络接口，3.垂直网络通道，4.全局网络通道，

5.三维片上网络路由器，6.晶圆芯片(A：第1层晶圆，B：第2层晶圆；)

两层之间的数据通道由三维片上网络路由器提供，同时兼作晶圆层间物理连接。本示例中，5个三维片上网络路由器的Z方向的数据通道，提供了5组物理连线，每组连线的数目大于等于数据宽度，如果数据是32位，可以计算出层间连线为160条。

图中给出了三维多处理器系统芯片层间数据通信通道和晶圆堆叠组装方法的示意。图中还给出了相邻处理器间的局部通信的数据通道2和全局通信的数据通道4。这是一个16处理器的系统芯片，具有并行双向数据通信方法的三维片上网络路由器作为处理器间的数据传输设备，他们构成一个二维多处理器系统芯片，集成在一枚半导体晶圆芯片上。

图2是三维片上网络路由器示意图，其中：

7.矩阵开关模块 8.数字路由决策模块 9.缓冲存储器模块

10.FIFO输入/输出控制线11.数据流信息输入线 12.路由器工作状态输入线

13.命令输出接口 14.状态标志寄存器 15.决策形成模块

16.报头寄存器 17.报头编码模块 18.控制命令接收译码模块

19.并行网络接口 20.数据传输方向示意

图2给出了在平面上4个方向和垂直方向并行传输数据的立体路由器。三维、并行、双向是片上网络路由器的3个特征。

图中同时给出了三维片上网络路由器的数据传输方法示意，数据流的行波移动、报头的解析和路径重编码、数据流的方向服务、调度服务、安全服务等都由路由决策模块控制实施。

附图并非成比例的，重点说明本发明的原理和方法。图中相同的数字表示相同的电路模块。所述的多处理器芯核，不对某一款处理器做限定。

(五)具体实施方式

实施例

本发明实施例如图1-2所示，它是由两个超大规模集成电路芯片晶圆6堆叠而成，超大规模集成电路芯片晶圆6上集成了16个处理器核和5个三维片上网络路由器5，处理器之间通过三维片上网络路由器5相连，每层晶圆6之间的三维片上网络路由器5有由垂直方向的数据通道相连，通过三维片上网络路由器5进行晶圆6层间的并行、双向数据传输。

所述的三维片上网络路由器5是由先进先出行波移位缓冲存储器(FIFO)，同步矩阵开关阵列，和数字路由决策模块8及并行网络接口汇集而成；并行网络接口输入端口与同步矩阵开关阵列相连接；在存储器一边的同步矩阵开关阵列的输出接口和先进先出行波移位缓冲存储器(FIFO)输入接口相连，先进先出行波移位缓冲存储器(FIFO)的输出接口与另一边同步矩阵开关阵列连接，通过同步矩阵开关阵列连接到并行网络接口；路由决策模块8包括报头寄存器16和状态标志寄存器14，其接口含有命令输出接口13，路由决策模块8中的报头寄存器16和状态标志寄存器14通过报头数据和状态输入线与FIFO相连，路由决策模块8的命令输出接口13和同步矩阵开关的控制命令接收译码模块18相连，利用控制命令接收译码模块18实现路由决策模块8的控制意图。

所述的先进先出行波移位缓冲存储器(FIFO)是由10条容量4K、数据宽度32位的移位存储器组成，根据需要其容量、数据宽度是可变的；每两块组合成一个双向移位FIFO，其输入和输出接口和同步矩阵开关阵列相连。

所述的两组同步矩阵开关阵列由控制命令接收译码模块18、双向数字开关阵列组成；作为数据流的导向开关，外部和全局网络、局部网络、垂直网络相连，内部和10条FIFO的输入输出相连；矩阵开关阵列的规模为5X5，分别在平面八通道和立体两通道提供数据流导向服务，并行矩阵开关受控于路由决策模块，双向并行工作。

所述的路由决策模块8是由数据流报头寄存器16、状态标志寄存器14、报头编码模块17、决策形成模块15、数据流控制模块、FIFO输入控制模块、FIFO输出控制模块组成；路由决策模块8的输入接口与FIFO中的报头寄存器和状态寄存器相连，路由决策模块8的输出接口和同步矩阵开关的命令译码器相连；根据数据流报头寄存器16的信息，编译解码出数据来自何方，要去那里；决策形成模块15根据解码信息和状态标志寄存器14的信息作出控制命令和新报头编码信息。

所述的并行网络接口19是32位宽度的数据通道，包括局部网络接口2和全局网络接口4，局部网络接口2与临近的处理器相连，接收来自临近处理器的数据；全局网络接口4与临近的路由器相连，接收来自远程的数据。

本实施例的三维集成电路制造方法，是一种在垂直(Z)方向的两个晶圆6堆叠组装方法，在现有集成电路制造工艺基础上，通过电路结构设计和晶圆堆叠组装方法，实现三维集成电路的制造；用三维片上数字路由器5的垂直(Z)方向的数据通道做物理连线，把晶圆6芯片堆叠组装起来，形成三维多处理器系统芯片。

本发明三维多处理器系统芯片所涉及的片上处理器间的数据通信方法，不同于总线数据通信方式，不同于现有的网络串行数据通信方式，它采用了一种三维片上网络路由器5作为目前的多处理器间的通信设备，代替了目前流行的总线结构，是一种并行的、具有数据缓冲功能的、双向数据传输的方法。

本实施例的处理器1采用开放的软处理器NIOS，同样采用MCS51系列软核或其他开放或不开放的处理器核都在本发明的覆盖范围之内。换句话说，本发明适用于各种款式的处理器，不因处理器的变更而丧失其专利权利。

本实施例采用两层晶圆6堆叠，堆叠层数不受次实施例限制；实施例中每层晶圆6上集成了16个处理器核1，5个三维片上网络路由器5，任何处理器数量的变化，路由器数量的变化，对称设计或不对称设计都在本专利的覆盖范围内。

本实施例的三维片上网络路由器5，在二维平面有4个双向并行数据通道，垂直方向1个双向并行数据通道；数据宽度32位；任何通道数量的变更，数据宽度的变换，不影响本发明的权利要求。

本发明的实施例的同步矩阵开关阵列7，可以在5X5规模内进行32位数据同步切换，并且是双向的。矩阵规模是可扩展的，可以组合成超大规模并行数字开关阵列。

本发明实施例的三维多处理器芯片包括：两层晶圆6、32个片上处理器1、10个三维片上网络路由器5，形成5组晶圆层间的Z方向的垂直数据通道3。利用晶圆堆叠组装方法，5组垂直数据通道3作为物理连接，构成三维多处理器系统芯片。通过这个实例，给出了一种三维集成电路的组装、制造方法。

本发明实施例给出的三维多处理器芯片，在二维平面上，相近的处理器1利用三维片上网络路由器5的局部网络接口2进行数据传输；相距较远的处理器用三维片上网络路由器的全局网络接口4进行数据远程传输；不同晶圆层的处理器利用三维片上网络路由器的垂直网络通道3进行数据层间传输；这是一种片上多个处理器间的网络并行数据通信方法。

Claims

1.一种三维多处理器系统芯片，其特征在于它是由多个超大规模集成电路芯片晶圆堆叠而成，超大规模集成电路芯片晶圆上集成了多个处理器和多个三维片上网络路由器，处理器和三维片上网络路由器的数量比是4∶1，处理器之间通过三维片上网络路由器相连，每层超大规模集成电路芯片晶圆之间的三维片上网络路由器由垂直方向的数据通道相连，通过三维片上网络路由器进行晶圆层间的并行、双向数据传输。

2.如权利要求1所述的三维多处理器系统芯片，其特征在于所述的三维片上网络路由器是由先进先出行波移位缓冲存储器(FIFO)，同步矩阵开关阵列，和数字路由决策模块及并行网络接口汇集而成；并行网络接口输入端口与同步矩阵开关阵列相连接；在存储器一边的同步矩阵开关阵列的输出接口和先进先出行波移位缓冲存储器(FIFO)输入接口相连，先进先出行波移位缓冲存储器(FIFO)的输出接口与另一边同步矩阵开关阵列连接，通过同步矩阵开关阵列连接到并行网络接口；路由决策模块包括报头寄存器和状态标志寄存器，其接口含有命令输出接口，路由决策模块中的报头寄存器和状态标志寄存器通过报头数据和状态输入线与FIFO相连，路由决策模块的命令输出接口和同步矩阵开关的命令接收译码模块相连，利用命令接收译码模块实现路由决策模块的控制意图。

3.如权利要求1和2所述的三维多处理器系统芯片，其特征在于所述的先进先出行波移位缓冲存储器(FIFO)是由10条容量4K、数据宽度32位的移位存储器组成，根据需要其容量、数据宽度是可变的；每两块组合成一个双向移位FIFO，其输入和输出接口和同步矩阵开关阵列相连。

4.如权利要求1和2所述的三维多处理器系统芯片，其特征在于所述的两组同步矩阵开关阵列由控制命令接收译码模块、双向数字开关阵列组成；作为数据流的导向开关，外部和全局网络、局部网络、垂直网络相连，内部和10条FIFO的输入输出相连；矩阵开关阵列的规模为5×5，分别在平面八通道和立体两通道提供数据流导向服务，并行矩阵开关受控于路由决策模块，双向并行工作。

5.如权利要求1和2所述的三维多处理器系统芯片，其特征在于所述的路由决策模块是由数据流报头寄存器、状态标志寄存器、报头编码模块、决策形成模块、数据流控制模块、FIFO输入控制模块、FIFO输出控制模块组成；路由决策模块的输入接口与FIFO中的报头寄存器和状态寄存器相连，路由决策模块的输出接口和同步矩阵开关的命令译码器相连；根据数据流报头寄存器的信息，编译解码出数据来自何方，要去那里；决策形成模块根据解码信息和工作状态寄存器的信息作出控制命令和新报头编码信息。

6.如权利要求1和2所述的三维多处理器系统芯片，其特征在于所述的并行网络接口是32位宽度的数据通道，包括局部网络接口、全局网络接口和垂直网络接口，局部网络接口与临近的处理器相连，接收来自临近处理器的数据；全局网络接口与临近的路由器相连，接收来自远程的数据；垂直网络接口与不同晶圆层间的路由器相连，进行晶圆层间数据传输。

7.如权利要求1所述的三维多处理器系统芯片集成电路制造方法，其特征在于它是一种在垂直方向的晶圆堆叠组装方法，在现有集成电路制造工艺基础上，通过电路结构设计和晶圆堆叠组装方法，实现三维集成电路的制造；用三维片上数字路由器的垂直方向的数据通道做物理连线，把晶圆芯片堆叠组装起来，形成三维多处理器系统芯片。

8.如权利要求1所述的片上处理器间的数据通信方法，采用三维片上网络路由器作为处理器间的通信设备，是并行的、具有数据缓冲功能的、双向数据传输的方法。