CN102063408B - 一种多核处理器片内数据总线 - Google Patents

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Abstract

一种多核处理器片内数据总线，包括具有与内核(101)一一对应的路由控制单元(102)；路由控制单元(102)与内核(101)之间具有内核数据传输总线，并且相邻路由控制单元(102)之间还有2对、3对或4对路由数据传输总线；所述路由控制单元(102)同时具有静态路由交换单元和动态路由交换单元。本发明的总线网络结构，在实现高吞吐率的数据流传递的同时，又实现了灵活的数据变量的传递。

Description

一种多核处理器片内数据总线
技术领域
本发明涉及一种多核处理器芯片内的总线网络结构，特别是各内核之间数据通讯总线的设计结构。
背景技术
随着微电子技术逐步迈入纳米层次，随之而来的问题是处理器内部的铜线线宽太过纤细，以至于线与线之间电子相互吸引产生电子跃迁；更细的线宽意味着故障率显著提高；芯片的功耗已经严重影响到了处理器的性能。作为人类已能掌握的微观极限，今后已经很难再利用更细的线宽、更微小的电路来实现处理器的性能提升，也即紧紧依靠电子技术的进步已经无法继续支撑处理器性能的持续改进。
因此，依靠体系结构的改进已经成为未来处理器性能改进的核心。其中，多核处理器被公认为主流方向。多核处理器又称为单芯片多处理器，通过在单一芯片内部集成多个微内核来提高处理器的性能。与以往的以设计精巧、结构复杂的传统处理器相比，多核处理器利用现成的结构相对简单、性能可靠的处理器内核为核心，不仅可以降低芯片级验证的难度，而且可以极大地提高处理器的性能、降低功耗。
如表1所示，为对现有多核处理器的归纳。
  项目或芯片   结构   数据带宽   计算模型   路由分类
  PADDI   交叉条   16   VLIW   静态
  PADDI-2   交叉条   16   VLIW   静态
  DP-FPGA   2维格栅   1&4   SIMD   静态
  KressArray   2维格栅   32   SIMD   静态
  RaPID   1维阵列   16   SIMD   静态
 REMARC   2维格栅   16   SIMD   静态
 XPP64A1   2维格栅   24   SIMD   静态
 GarP   2维格栅   2   SIMD   静态
 Pleiades   2维格栅   16   SIMD   动态
 RAW   2维格栅   32   MIMD   动态
 PipeRench   2维阵列   128   SIMD   动态
 Picochip   2维阵列   16   MIMD   动态
表1
在多核处理器芯片结构中，核间通讯总线的设计至关重要，直接影响芯片最终的执行效率、灵活性和可用性。从表1中的路由分类一栏可以看到，多核处理器片内总线网络的路由分为静态路由网络和动态路由网络两类：
●静态路由是在软件编译时就确定了数据传递中发送端和接收端的地址以及其间的传递通道和路由配置代码，一旦完成路由配置，在运行过程中配置好的数据通道不再改变。
●动态路由则是指，数据通道不为一次数据传递所独占，而是通过时分复用，不断更新路由配置代码，为每次数据传递配置出各自的数据通道。
下面以PADDI-1、picochip和RAW三个多核处理器项目中的数据通讯总线为例，进行这一情况说明
(1)PADDI-1结构
包括8个由算术执行单元(EXU)形成的簇，簇间可以通过连接于交叉条(crossbar)的128根IO(输入输出)线相互通讯，属于静态路由网络。在芯片各EXU参与运行之前，事先为其配置好交叉条的连接状态，在芯片运行过程中，交叉条的连接关系不再改变。每个EXU控制器(CTL)负责为EXU提供指令字。
(2)picochip结构
是一个整体上并行的处理器阵列，通过一个固定的高速互连总线连接了近400个处理器核，每个处理器核都是一个功能强大的16位处理器，大约相当于控制任务的ARM9或DSP角色的TIC5x。总线为动态路由网络，在每次数据传递时，按照编译时确定的时间槽和路由配置代码的对应关系，在数据的发送端和接收端之间建立路由，传递数据。不同的时间槽，所配置的数据传递路由是不相同的。由于建立的动态路由可跨越多个处理器核，因此数据传递延迟较大，芯片内总线的主频只能达到160MHz。
(3)RAW结构
RAW是由NN连接、按照4*4排列的二维格栅结构，由16个瓦片(tile)组成，每个瓦片的CPU(中央处理单元)是通过32位MIPS R2000改进而成。芯片外部连接PCI总线、DRAM、和D/A。RAW提供了动态路由网络，芯片运行时，数据的传递是通过类似于虫洞(worm-hole)的技术实现，在每个处理器核内部，存在一个解析传递数据包头信息的VLIW(超常指令字)处理器，用于判断动态数据传递的路由。由于存在多条动态数据通道，RAW芯片中路由网络的功耗占到芯片总功耗的30％。
综合分析现有多核处理器项目及芯片内部数据通讯总线结构，可以得到这样的结论：
(1)采用静态路由总线的多核处理器，普遍存在总线的灵活性差、利用率低，只有针对特定应用才能发挥出芯片整体性能的问题；
(2)虽然静态网络的数据吞吐率高，但在实际应用中，往往是内核对数据的输入/输出操作成为影响静态路由网络性能发挥的瓶颈；
(3)采用动态路由总线的多核处理器，如果是针对扩展能力强的瓦片结构，则会导致路由控制复杂，动态路由的数据通道一旦增多，消耗的功耗会非常大；针对其它结构，则需要在单周期内将数据沿路由传递完毕，而数据传递延迟与路由长度成正比，导致整个芯片的主频不会很高；
发明内容
本发明的目的在于：克服现有技术的不足，提供了一种多核处理器片内数据总线。本发明的总线网络同时具有静态路由和动态路由两种总线结构，在实现高吞吐率的数据流传递的同时，又实现了灵活的数据变量的传递。
本发明的技术解决方案是：
本发明针对嵌入式应用，设计多核处理器芯片内部的数据通讯总线，使得此总线即可实现高吞吐率的数据流传递，又可实现灵活的数据变量的传递。并且还使得由此总线构成的通讯网络具有可扩展性、可裁剪性和工程可实现性。即使内嵌的核数增加到几百上千，此数据通讯总线依然适用。
具体的设计方案为：
一种多核处理器片内数据总线，其特征在于：具有与内核一一对应的路由控制单元；路由控制单元与内核之间具有内核数据传输总线，并且相邻路由控制单元之间具有2对、3对或4对路由数据传输总线；所述路由控制单元同时具有静态路由交换单元和动态路由交换单元；
所述静态路由交换单元，包括静态路由器、DMA输入器和DMA输出器，静态路由器包括4个外部输入端和1个内核输入端，以及4个外部输出端和1个内核输出端；4个外部输入端与4个外部输出端分别与路由数据传输总线相连；1个内核输入端与内核数据传输总线直接相连或经DMA输入器后与内核数据传输总线相连；1个内核输出端与内核数据传输总线直接相连或经DMA输出器后与内核数据传输总线相连；
所述动态路由交换单元，包括输入控制器和动态路由器；所述输入控制器，具有5个输入端与5个输出端，其中5个输入端分别与内核数据传输总线和路由数据传输总线的输入端相连；所述动态路由器具有5个输入端与5个输出端，其中动态路由器的5个输入端分别与输入控制器的5个输出端相连，动态路由器中的有4个输出端与数据传输总线相连，1个输出端与内核数据传输总线相连；
所述输入控制器包括输入仲裁和5个输入缓冲，5个输入缓冲在输入仲裁的控制下将从5个输入端输入的数据缓冲输出，输入仲裁根据输入缓冲的反馈状态对5个输入缓冲进行选通控制；
所述动态路由器包括路由逻辑和交叉路由，交叉路由在路由逻辑的控制下对5个输入端的数据动态路由输出；
所述静态路由器包括多个多路数据选择器，所述多路数据选择器通过交互连接将静态路由器的输入端与输出端连通；多路数据选择器对输出数据的选择是通过载入外部配置代码确定。
所述DMA输入器包括FIFO、输入地址控制器、DMA输入存储器；所述FIFO根据DMA的输入使能信号选择将数据通过DMA输入存储器或直接输出到内核输出端；输入地址控制器为DMA输入存储器提供写入数据所需的地址信号。
本发明与现有技术相比具有如下优点：
(1)静态路由总线和动态路由总线相结合，取长补短，静态路由总线针对高吞吐率的数据传递，动态路由总线则满足变量的灵活传递。
(2)静态路由总线和动态路由总线都采用2维格栅结构，不仅具有良好的映射性，同时连线在硅片上还有很好的局域性特点，使多核片内总线可以一个时钟周期完成一个跨步，利于提升系统主频。
(3)随着多核片内总线规模不断扩大，此总线网络结构的规模也相应增加，通过编译优化技术不会引起端到端的延迟的增加和总线吞吐率下降，以此结构设计的多核芯片，内嵌的核数可以成百上千。并且多核芯片内部数据通讯总线结构中，不受内核种类的限制，内核既可以相同，也可以不相同；既可以是复杂的微处理器，也可以是结构简单、针对某种算法的加速单元。
(4)在静态路由总线中，设计了DMA功能，降低内核对IO(输入/输出)端口的频繁操作。而且，由于普通数据传递与DMA功能相结合，在无需DMA传递的情况下，仍可利用静态路由快速传递普通数据
(5)在动态路由总线中，仲裁逻辑单元在基本的循环令牌基础上，增加了对各个输入FIFO状态的考虑，在FIFO内部为空时，可以直接跳过，将令牌传递给下面的输入FIFO。每一次数据的传递，不必预先为数据传递配置好路径，数据会依靠其数据包头信息自动传递到目的地址。不同的数据传递可共用同一路径而不会相互干扰，降低多核内部数据网络的复杂性。
附图说明
图1为本发明结构图；
图2为静态路由交换单元结构图；
图3为动态路由交换单元结构图。
具体实施方式
下面就结合附图对本发明具体实施方式作进一步介绍。
在嵌入式领域，传统的控制密集型应用逐渐向数据密集型应用转变，针对数据计算和处理的比重在逐渐加大。针对这一特点，在多核芯片的设计中，(以采用DSP引擎为例)是将若干个DSP(数字信号处理器)引擎集成在同一芯片内，依靠片内的数据通讯网络，实现这些DSP引擎间的数据交互。
本发明中的多核处理器片(或称“多核芯片”)内数据总线，由静态路由总线和动态路由总线组成。在功能划分上，静态路由总线负责高吞吐率的数据传递，动态路由总线完成灵活的控制变量传递。静态路由总线和动态路由总线在数据传递通道、路由控制、以及和内核数据交互的输入/输出接口上完全独立。
如图1所示，为发明结构图。整个总线网络结构采用二维格栅(mesh)架构。在图1中，包括内核(DSP引擎)101和路由控制单元102。其中，内核101既可以是经过裁剪的DSP(数字信号处理器)的IP核，也可以是专用的算术逻辑单元(ALU，Algorithm Logic Unit)或专用数字信号处理加速单元；路由控制单元102用于负责对数据传递路径的控制，能够改变数据输出方向。
每个内核101都与一个路由控制单元102对应相连。内核101按照mesh结构整齐排列，对应于内核101，路由控制单元102也按照mesh结构整齐排列。内核101和路由控制单元102之间具有内核数据传输总线(内核输入总线103和内核输出总线104，输入与输出的方向相对于内核101而言)。相邻的路由控制单元102具有双向的数据传输总线105。在路由控制单元102排列的mesh结构中，处于格栅中间的路由控制单元102具有四对数据传输总线105数据总线105，分别与四个相邻的路由控制单元102相连接；处于格栅边上的路由控制单元102具有三对数据传输总线105；处于格栅角上的路由控制单元102具有二对数据传输总线105。
图1所示总线结构既是静态路由总线网络结构图，也是动态路由总线网络结构图。两种总线网络从架构示意图上完全相同，但传递数据时互不干涉，拥有各自独立的路由控制单元和数据传递通道。路由控制单元102同时具有静态路由交换单元和动态路由交换单元。在静态路由总线结构中，路由控制单元102采用静态路由交换单元，控制静态数据在总线中的数据传递路径；在动态路由总线结构中，路由控制单元102采用动态路由交换单元，控制动态数据在总线中的数据传递路径。
下面就分别说明静态路由交换单元和动态路由交换单元的结构。
如图2所示，为静态路由总线网络中静态路由交换单元的结构图。包括，从各方向输入到静态路由交换单元的路由数据总线输入端11、13、15、17；由静态路由交换单元输出到各方向的路由数据总线输出端12、14、16、18；静态路由器11中包括：五路数据选择器111和四路数据选择器112。其中，五路数据选择器111用于实现从5个输入向一个输出的选择，输入包括四个不同的输入端11、13、15、17和传递内核101数据的内核传递数据线27；四路数据选择器112用于实现从4个输入端向内核101方向输出。由四个输入端进入静态路由器的数据信号首先经过寄存器113，整理波形和时序后，分别输入到静态路由器11中的五路数据选择器111或四路数据选择器112。
四路数据选择器112的输出通过DMA输入器12将数据输入到内核101中，DMA输入器12可采用直接存储器访问(DMA，Direct Memory Access)的方式或直传的方式传输内核输出。DMA输入器12包括FIFO121、输入地址控制器122、DMA输入存储器123。所述FIFO(First Input First Output)为实现先入先出的缓冲器。
FIFO121根据DMA的使能信号124选择将数据通过DMA输入存储器123或直接输出到内核输出端125；输入地址控制器122为过DMA输入存储器123提供写入数据所需的地址信号。
四路数据选择器112输出的数据首先进入FIFO121中缓存。FIFO121的状态标志线127经非门转换后再与DMA输入使能信号线124同时进入与门129；与门129的输出信号与内核读信号线126一起送入两路数据选择器，在当DMA输入使能信号线124无效时，两路数据选择器选通内核读信号126成为FIFO121的读信号，FIFO121将数据直接向内核101输出数据；在DMA输入使能信号线124有效时，两路数据选择器选通与门129的输出成为FIFO121的读信号，FIFO121中输出的数据则直接写入DMA输入存储器123。每写入一次，地址控制器122的值加一，形成DMA输入存储器123的下一次写入地址。
对于从内核101出的数据，则通过DMA输出器13输出到内核传递数据线27，同样可以采用DMA方式或直传的方式输出。对于DMA输出器13，则包括DMA输出存储器131和输出地址控制器132。DMA输出器13的设计属于本领域技术人员的公知技术。
从内核101传入数据的数据线133与DMA输出存储器131的输出同时送入一个两路数据选择器。当DMA输出使能信号135有效时，两路数据选择器输出由DMA输出存储器131送入的数据；当DMA输出使能信号135无效时，两路数据选择器输出由数据线133送入的数据。两路数据选择器的输出与内核传递数据线27相连。136是计数比较单元，在DMA输出使能信号有效时，每DMA输出存储器131读出一次数据，就比较DMA输出数据个数是否大于DMA传递长度，如果大于等于，则停止发送读信号到131；如果小于则使131的读信号有效。
如图3所示，为动态路由总线网络中动态路由交换单元的结构图。动态路由交换单元包括输入控制器21和动态路由器22。其中的输入控制器21，具有5个输入端与5个输出端，其中5个输入端分别与内核数据传输总线和路由数据传输总线的输入端相连；所述动态路由器22具有5个输入端与5个输出端，其中动态路由器22的5个输入端分别与输入控制器21的5个输出端相连，动态路由器22具有5个输出端，其中4个分别与数据传输总线相连，1个与内核数据传输总线相连。
所述输入控制器21包括输入仲裁211和5个输入缓冲212，5个输入缓冲212在输入仲裁211的控制下将从5个输入端输入的数据缓冲输出，输入仲裁211根据输入缓冲212的反馈状态对5个输入缓冲212(FIFO存储器)进行选通控制。
所述动态路由器22包括路由逻辑221和交叉路由225，交叉路由225在路由逻辑221的控制下对5个输入端的数据动态路由输出。
从各方向输入到动态路由控制单元的数据总线分别为201、202、203、204；由动态路由控制单元输出到各方向的数据总线分别220、221、222、223；205为内核到动态路由控制单元中的数据输出通道；动态路由控制单元到内核中的数据输入通道为224；FIFO(先入先出)存储器212，用于对从201～205输入的数据进行缓冲。FIFO存储器212的内部状态通过信号线返回到输入仲裁211中。
FIFO存储器212的数据输出到交叉路由222中，路由逻辑221控制交叉路由225中路径的配置，负责产生2220、221、222、223、224的数据输出通道。
输入仲裁211对输入缓冲212采用优化的循环令牌策略，当某个输入缓冲212状态为空时，则跳过此输入FIFO，直接读取下面FIFO中的数据；否则依次读取，每次只读出一个数据包，即转入另一输入缓冲212中数据的读取。
路由逻辑221负责分析从输入缓冲212读出的数据包头信息，依据虫蠕维序路由机制，产生路由配置代码，使交叉路由225产生正确的开关动作，配置出正确的路由传递方向，使数据包从‘输出通道’输出。虫蠕维序路由机制是指每个数据包一次只在一个维度上路由，当在本维上到达了恰当的坐标之后，再按由低维到高维的顺序在其它维度上继续路由。采用此路由机制，在网络低拥塞环境下能获得较低延迟；当网络拥塞增加时，也不会出现死锁问题
内核对静态路由和动态路由的选择是通过输入/输出端的地址信息实现的。当地址信息范围属于静态路由空间时，数据进入静态路由；当地址信息范围属于动态路由空间时，数据进入动态路由。
本发明未详细说明部分属本领域技术人员公知常识。

Claims (3)

1.一种多核处理器片内数据总线，其特征在于：具有与内核(101)一一对应的路由控制单元(102)；路由控制单元(102)与内核(101)之间具有内核数据传输总线，相邻路由控制单元(102)之间具有路由数据传输总线(105)，所述路由控制单元(102)构成mesh结构；所述路由控制单元(102)同时具有静态路由交换单元和动态路由交换单元；
所述静态路由交换单元，包括静态路由器(11)、DMA输入器(12)和DMA输出器(13)，静态路由器(11)包括4个外部输入端和1个内核输入端，以及4个外部输出端和1个内核输出端；4个外部输入端与4个外部输出端分别与路由数据传输总线相连；1个内核输入端与内核数据传输总线直接相连或经DMA输入器(12)后与内核数据传输总线相连；1个内核输出端与内核数据传输总线直接相连或经DMA输出器(13)后与内核数据传输总线相连；
所述动态路由交换单元，包括输入控制器(21)和动态路由器(22)；所述输入控制器(21)，具有5个输入端与5个输出端，其中5个输入端分别与内核数据传输总线和路由数据传输总线的输入端相连；所述动态路由器(22)具有5个输入端与5个输出端，其中动态路由器(22)的5个输入端分别与输入控制器(21)的5个输出端相连，动态路由器(22)中的有4个输出端与数据传输总线相连，1个输出端与内核数据传输总线相连；
所述输入控制器(21)包括输入仲裁(211)和5个输入缓冲(212)，5个输入缓冲(212)在输入仲裁(211)的控制下将从5个输入端输入的数据缓冲输出，输入仲裁(211)根据输入缓冲(212)的反馈状态对5个输入缓冲(211)进行选通控制；
所述动态路由器(22)包括路由逻辑(221)和交叉路由(222)，交叉路由(222)在路由逻辑(221)的控制下对5个输入端的数据动态路由输出；
2.根据权利要求1所述的一种多核处理器片内数据总线，其特征在于：所述静态路由器(11)包括多个多路数据选择器，所述多路数据选择器通过交互连接将静态路由器(11)的输入端与输出端连通；多路数据选择器对输出数据的选择是通过载入外部配置代码确定。
3.根据权利要求1所述的一种多核处理器片内数据总线，其特征在于：所述DMA输入器(12)包括FIFO(121)、输入地址控制器(122)、DMA输入存储器(123)；所述FIFO(121)根据DMA的输入使能信号选择将数据通过DMA输入存储器(123)或直接输出到内核输出端；输入地址控制器(122)为DMA输入存储器(123)提供写入数据所需的地址信号。 
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