CN103473210A - 多芯核三维芯片的拓扑系统和数据包路由方法 - Google Patents

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Abstract

本发明涉及一种多芯核三维芯片的拓扑系统和数据包路由方法。本系统是为缩减片上通信路径，提高网络数据吞吐而设计的系统，由n个路由器层、n+1个芯核层、2n个层间互连层组成，其中路由器层和芯核层交错层叠排布，路由器层和芯核层之间使用层间互连层垂直通信；其路由方法为应用于三维芯片的单路由器层路由方法和多路由器层路由方法两种。采用本发明，将芯核与路由器单元分层排布，能够减少三维芯片的片上网络中路由器单元的数目，缩短数据链路路径，提高路径多样性，使得网络时延更小，数据吞吐量更大，网络拥塞更小。本发明系统结构简洁紧凑，易于硬件实现，路由方法简单高效，适用于多芯核芯片的三维系统。

Description

多芯核三维芯片的拓扑系统和数据包路由方法
技术领域
本发明涉及一种多芯核三维芯片的拓扑系统和数据包路由方法，特别是一种基于片上网络互连的三维拓扑系统和数据包路由方法。
背景技术
随着集成电路工艺向纳米级纵深发展，系统芯片（SoC，System on Chip）的规模越来越大，复杂度越来越高，芯片内互连已由基于总线的互连进化到基于网络的互连。这种基于网络的互连称之为片上网络（NoC，Network on Chip），是指在多芯核芯片上通过添加路由器和路由通路将芯核互连，从而实现核与核之间的数据通信。相对于传统基于总线的互连方式，NoC系统中芯核之间采用分组路由的方式进行片内通信，克服了总线互连带来的各种瓶颈问题。基于分组路由方式进行片上通信的NoC在片上通信方式、功耗、基于重用的设计方法学、解决单一时钟全局同步等方面都具有优越性。
随着工艺水平的继续发展和设计需求的不断提升，三维芯片的设计技术和制造工艺成为研究热点。三维芯片可以将多层不同的器件堆叠在同一个芯片上，与传统的二维芯片相比，三维芯片克服了平面布局的限制，增加了垂直方向的扩展，在真正意义上缩短了物理连线的长度，有效地提高了通信带宽，大大提升了系统性能。
对于三维芯片设计来说，构建片上网络的拓扑结构是设计的第一步，因为路由算法和机制的设计是依赖于片上拓扑结构的。三维拓扑结构和平面拓扑结构不同之处是需要将资源尽最大可能堆叠在有限的空间内，这种拓扑方式将对NoC的实时性、吞吐率、功耗、应用层的任务映射、路由以及芯片的面积影响很大。目前国际上对三维芯片片上网络的研究仍处于起步阶段，现有的几种基于网格的拓扑结构有：（1）、三维网格结构，将二维网格结构直接扩展到三维空间。该拓扑结构简单，容易实现，但网络直径和平均延时比较大；（2）、迭层网格结构，将多个二维网格在垂直方向上堆栈起来，各层芯片通过垂直方向上的总线连接。这种结构垂直方向上联机短，数据传输快，但垂直方向上采用的总线方式具有缺点。（3）、纤毛网格结构，将多个二维网格在垂直方向上堆栈起来，但路由节点被限制在少数几层芯片上，每个路由器单元与分布在各层芯片上的多个芯核相连。这种结构的网络利用率高，延时小，但由于每个路由器单元有多个与芯核相连的数据端口，因此路由器单元的通信负载较重，容易产生拥塞。
本发明在现有研究基础上提出一种多芯核三维芯片的片上网络拓扑系统和数据包路由方法，它包括芯核层和路由器层交错层叠排布的拓扑结构和基于此结构实现的两种数据包路由方法。采用本发明，可使系统的数据吞吐量增大，网络拥阻减小，数据传输更高效。
发明内容
本发明的目的在于针对已有技术存在的缺陷，提供多芯核三维芯片的拓扑系统和数据包路由方法。其系统结构简单，路由方法高效，适用于多芯核芯片的拓扑设计和数据路由。
为达上述目的，本发明采用下述技术方案：
一种多芯核芯片的三维拓扑系统，由芯核层（1.1、1.2、1.3、…、1.i、…、1.m）、路由器层（2.1、2.2、2.3、…、2.j、…、2.n）和连接芯核层与路由器层的层间互连（3.1a、3.1b、3.2a、3.2b、3.3a、3.3b、…、3.ja、3.jb、…、3.na和3.nb）组成，其特征在于：构成三维拓扑系统的所述芯核层（1.1、1.2、1.3、…、1.i、…、1.m）和所述路由器层（2.1、2.2、2.3、…、2.j、…、2.n）的排布方式为交错层叠排布，按照从顶层到底层的排列顺序为：最顶层（1.1）和最底层（1.m）为芯核层，中间为路由器层（2.1、2.2、2.3、…、2.j、…、2.n）和芯核层（1.2、1.3、…、1.j、…、1.n）的交叉排列。
上述的芯核层（1.1、1.2、1.3、…、1.i、…、1.m）的层数为m，根据三维拓扑系统的规模，m的大小可变化。
上述的路由器层（2.1、2.2、2.3、…、2.j、…、2.n）的层数为n，根据三维拓扑系统的规模，n的大小可变化。
上述的芯核层（1.1、1.2、1.3、…、1.i、…、1.m）的层数m和路由器层（2.1、2.2、2.3、…、2.j、…、2.n）的层数n保持一种确定的数学关系，即n+1=m。
上述的层间互连（3.1a、3.1b、3.2a、3.2b、3.3a、3.3b、…、3.ja、3.jb、…、3.na和3.nb）的层数是2n，层间互连a（3.1a、3.2a、3.3a、…、3.ja、…、3.na）位于路由器层（2.1、2.2、2.3、…、2.j、…、2.n）的上侧，层间互连b（3.1b、3.2b、3.3b、…、3.jb、…、3.nb）位于路由器层（2.1、2.2、2.3、…、2.j、…、2.n）的下侧，层间互连（3.1a、3.1b、3.2a、3.2b、3.3a、3.3b、…、3.ja、3.jb、…、3.na和3.nb）的层数是路由器层（2.1、2.2、2.3、…、2.j、…、2.n）的层数的两倍。
上述芯核层1.i（1=<i<=m）由芯核组成，芯核共分为两组，一组是处理器核（4.i.1、4.i.2、……、4.i.xi），另一组是存储器核（5.i.1、5.i.2、……5.i.yi）；所述的芯核层1.i（1=<i<=m）上一组处理器核（4.i.1、4.i.2、……、4.i.xi）的数量xi和一组存储器核（5.i.1、5.i.2、……5.i.yi）的数量yi根据系统需要设定，并且xi和yi之间无必然数学关系。
上述的芯核层（1.1、1.2、1.3、…、1.i、…、1.m）的每个芯核层（1.i（1=<i<=m）内芯核的数量和排布符合以下基本原则：每一层共xi+yi个芯核的总硬件面积保持基本一致；通信频繁的芯核排布在同一芯核层或相临芯核层。
上述的芯核层1.i（1=<i<=m）上除了具有xi个处理器核和yi个存储器核之外，不存在其它任何的层内通信链路，仅存在芯核层1.i与上层路由器层2.i-1之间的上层通信链路和芯核层1.i与下层路由器层2.i之间的下层通信链路。
上述的路由器层2.j由层间互连（3.1a、3.1b、3.2a、3.2b、3.3a、3.3b、…、3.ja、3.jb、…、3.na和3.nb）和路由器单元（6.j.1、6.j.2、…、6.j.aj、…、6.j.(aj*bj)）组成。路由器单元（6.j.1、6.j.2、…、6.j.aj、…、6.j.(aj*bj)）的排列方式为二维网格结构（aj列bj行），路由器层2.j上的路由器单元（6.j.1、6.j.2、…、6.j.aj、…、6.j.(aj*bj)）不仅有层内互连（7），而且与上层芯核层1.j和下层芯核层1.(j+1)有层间互连（3）。
上述的路由器层2.j上路由器单元的数量为aj*bj，根据三维拓扑系统的规模，aj和bj的大小可变化。
上述的路由器层2.j（1=<j<=n）上的路由器单元（6.j.1、6.j.2、…、6.j.aj、…、6.j.(aj*bj)）由顶角路由器（8.j.1、8.j.2、8.j.3、8.j.4）、侧边路由器（9.j.1、9.j.2、…、9.j.u）和中心路由器（10.j.1、10.j.2、…、10.j.v）三类路由器单元组成。顶角路由器单元（8.j）除与上下两层的芯核连接外，在同层在两个方向上与侧边路由器单元（9.j）连接，顶角路由器单元（8.j）的数量为4；侧边路由器单元（9.j）除与上下两层的芯核连接外，在同层在三个方向上与顶角路由器单元（8.j）、侧边路由器单元（9.j）和中心路由器单元（10.j）连接，侧边路由器单元（9.j）的数量为u；中心路由器除与上下两层的芯核连接外，在同层在四个方向上与侧边路由器单元（9.j）和中心路由器单元（10.j）连接，中心路由器的数量为v，路由器层2.j上三种路由器单元的总数量满足等式aj*bj=4+u+v。
上述的路由器层2.j上的路由器单元的数量和上层芯核层1.j上芯核数量和下层芯核层1.(j+1)上芯核数量并非是一一对应的关系，即xj+yj≠aj*bj≠x(j+1)+y(j+1)。
上述的路由器层2.j（1=<j<=n）上的路由器单元（6.j.1、6.j.2、…、6.j.aj、…、6.j.(aj*bj)）与上层芯核层1.j上的芯核（4.j.1、4.j.2、……、4.j.xj）之间的连接关系为：1个路由器单元连接上层3个芯核、1个路由器单元连接上层2个芯核、1个路由器单元连接上层1个芯核。
上述的路由器层2.j（1=<j<=n）上的路由器单元（6.j.1、6.j.2、…、6.j.aj、…、6.j.(aj*bj)）与下层芯核层1.j+1上的芯核（4.(j+1).1、4.(j+1).2、……、4.(j+1).xj）之间的连接关系为：1个路由器单元连接下层3个芯核、1个路由器单元连接下层2个芯核、1个路由器单元连接下层1个芯核。
上述的路由器层2.j上的单个路由器单元所连接的上层芯核层1.j和下层芯核层1.(j+1)上的芯核的数量之比共有9种情况：（3：1）、（3：2）、（3：3）、（2：1）、（2：2）、（2：3）、（1：1）、（1：2）、（1：3）。
上述的同层或不同层的芯核之间完成信息交换的数据包的组成包括：源地址信息、目的地址信息、路由信息和数据组。所述的源地址信息包括源层坐标、源计算/存储标志位、源存储空间地址、直通源的路由层x坐标和直通源的路由层y坐标；所述的目的地址信息包括目的层坐标、目的计算/存储标志位、目的存储空间地址、直通目的的路由层x坐标和直通目的的路由层y坐标；所述的路由信息包括芯片总层数、源至目的的跳层数和路由方法标志位。
上述的完成信息交换的数据包，其中路由方法标志位分别对路由器层（2.1、2.2、2.3、…、2.j、…、2.n）为单路由器层（n=1）的路由方法和多路由器层（n>=2）的路由方法进行标志。
上述的数据包路由方法，其特征在于：根据路由器层的层数n分为单路由器层数据包平面路由流程甲和多路由器层数据包立体路由流程乙。
上述单路由器层三维芯片指系统由一层路由器层和上下两层芯核层组成。单路由器层数据包平面路由流程甲（见图6）是首先确定源芯核所对应的路由器层的路由器单元的坐标（xs，ys），然后确定目的芯核所对应的路由器层的路由器单元的坐标（xd，yd），然后判断xd是否等于xn，若xd=xn，则判断yd是否等于yn，若yd=yn，则收包；若yd ≠yn，则判断yd是否大于yn，若yd>yn则南向路由，若yd<yn则北向路由。若xd≠xn，则判断xd是否大于xn，若xd>xn则东向路由，若xd<xn则西向路由。
上述多路由器层三维芯片指系统由n层路由器层和m（m=n+1）层芯核层层叠组成。多路由器层立体数据包路由流程乙（见图7）是首先确定源芯核所在层、目的芯核所在层，然后确定目的层方向上直通源的路由器层2.a和坐标2.a（xs，ys），确定源层方向上直通目的的路由器层2.b和坐标2.b（xd，yd），源数据包从源芯核层垂直进入路由层2.a，并从2.a垂直级跃至2.b层，然后在2.b层按照单路由器层的路由方法将2.b（xs，ys）数据传输至2.b（xd，yd），最后将到达2.b（xd，yd）的数据包信息垂直送至目的芯核层相应芯核内。
本发明与现有技术相比较，具有如下显而易见的突出实质性特点和显著优点：本发明为缩减片上通信路径，提高网络数据吞吐量而设计的系统，由n个路由器层、n+1个芯核层、2n个层间互连层组成，路由器层和芯核交错层叠排布，路由器层和芯核层之间使用层间互连层垂直通信。其路由方法为应用于三维芯片的单路由器层路由方法和多路由器层路由方法两种。采用本发明，将芯核与路由器单元分层排布，能够减少三维芯片的片上网络中路由器单元的数目，缩短数据链路路径，提高路径多样性，使得网络时延更小，数据吞吐量更大，网络拥塞更小。本发明结构简洁紧凑，易于硬件实现，路由方法简单高效，适用于多芯核芯片的三维系统。
附图说明
图1是本发明一个实施例的芯片三维拓扑系统图。
图2是图1示例的实现三维拓扑系统的模块组成图。
图3是图1示例的实现三维拓扑系统的路由器层拓扑结构。
图4是图1示例的实现三维拓扑系统的路由器层的路由器单元与上下两层芯核层的芯核之间的连接关系图。
图5是图1示例的三维拓扑系统中实现数据通信的数据包格式组成图。
图6是图1示例的实现单路由器层三维拓扑系统的片上网络数据包路由流程图。
图7是图1示例的实现多路由器层三维拓扑系统的片上网络数据包路由流程图。
具体实施方式
本发明的一个优选实施例结合附图详述如下：
实施例一：
参见图1，本多芯核三维拓扑系统，由芯核层（1.1、1.2、1.3、…、1.i、…、1.m）、路由器层（2.1、2.2、2.3、…、2.j、…、2.n）和连接芯核层与路由器层的层间互连（3.1a、3.1b、3.2a、3.2b、3.3a、3.3b、…、3.ja、3.jb、…、3.na和3.nb）组成。上述芯核层（1.1、1.2、1.3、…、1.i、…、1.m）和上述路由器层（2.1、2.2、2.3、…、2.j、…、2.n）的排布方式为交错层叠排布，按照从顶层到底层的排列顺序为：最顶层（1.1）和最底层（1.m）为芯核层，中间为路由器层（2.1、2.2、2.3、…、2.j、…、2.n）和芯核层（1.2、1.3、…、1.j、…、1.n）的交叉排列。芯核层（1.1、1.2、1.3、…、1.i、…、1.m）的层数m和路由器层（2.1、2.2、2.3、…、2.j、…、2.n）的层数n保持一种确定的数学关系，即n+1=m。
层间互连（3.1a、3.1b、3.2a、3.2b、3.3a、3.3b、…、3.ja、3.jb、…、3.na和3.nb）的层数是2n，层间互连a（3.1a、3.2a、3.3a、…、3.ja、…、3.na）位于路由器层（2.1、2.2、2.3、…、2.j、…、2.n）的上侧，层间互连b（3.1b、3.2b、3.3b、…、3.jb、…、3.nb）位于路由器层（2.1、2.2、2.3、…、2.j、…、2.n）的下侧，层间互连（3.1a、3.1b、3.2a、3.2b、3.3a、3.3b、…、3.ja、3.jb、…、3.na和3.nb）的层数是路由器层（2.1、2.2、2.3、…、2.j、…、2.n）的层数的两倍。
参见图2，芯核层1.i（1=<i<=m）由一组处理器核（4.i.1、4.i.2、……、4.i.xi）和一组存储器核（5.i.1、5.i.2、……5.i.yi）组成，其中，芯核层1.i（1=<i<=m）上一组处理器核（4.i.1、4.i.2、……、4.i.xi）的数量xi和一组存储器核（5.i.1、5.i.2、……5.i.yi）的数量yi根据系统需要设定，并且xi和yi之间无必然数学关系。芯核层（1.1、1.2、1.3、…、1.i、…、1.m）的每个芯核层（1.i（1=<i<=m）内芯核的数量和排布符合以下基本原则：每一层共xi+yi个芯核的总硬件面积保持基本一致；通信频繁的芯核排布在同一芯核层或相临芯核层。芯核层1.i（1=<i<=m）上除了具有xi个处理器核和yi个存储器核之外，不存在其它任何的层内通信链路，仅存在芯核层1.i与上层路由器层2.i-1之间的上层通信链路和芯核层1.i与下层路由器层2.i之间的下层通信链路。
上述的路由器层2.j（1=<j<=n）由层间互连（3.1a、3.1b、3.2a、3.2b、…、3.na和3.nb）和路由器单元（6.j.1、6.j.2、…、6.j.aj、…、6.j.(aj*bj)）组成。路由器层2.j上的路由器单元（6.j.1、6.j.2、…、6.j.aj、…、6.j.(aj*bj)）数量为aj*bj个，分别由顶角路由器（8.j.1、8.j.2、8.j.3、8.j.4）、侧边路由器（9.j.1、9.j.2、…、9.j.u）和中心路由器（10.j.1、10.j.2、…、10.j.v）三类路由器单元组成。顶角路由器单元（8.j）除与上下两层的芯核连接外，在同层在两个方向上与侧边路由器单元（9.j）连接，顶角路由器单元（8.j）的数量为4；侧边路由器单元（9.j）除与上下两层的芯核连接外，在同层在三个方向上与顶角路由器单元（8.j）、侧边路由器单元（9.j）和中心路由器单元（10.j）连接，侧边路由器单元（9.j）的数量为u；中心路由器除与上下两层的芯核连接外，在同层在四个方向上与侧边路由器单元（9.j）和中心路由器单元（10.j）连接，中心路由器的数量为v，路由器层2.j上三种路由器单元的总数量满足等式aj*bj=4+u+v。
参见图3，上述的路由器单元（6.j.1、6.j.2、…、6.j.aj、…、6.j.(aj*bj)）的排列方式为二维网格结构（aj列bj行），路由器层2.j上的路由器单元（6.j.1、6.j.2、…、6.j.aj、…、6.j.(aj*bj)）不仅有层内互连（7），而且与上层芯核层1.j和下层芯核层1.(j+1)有层间互连（3）。
参见图4，上述的路由器层2.j上的路由器单元的数量和上层芯核层1.j上芯核数量和下层芯核层1.(j+1)上芯核数量并非是一一对应的关系，即xj+yj≠aj*bj≠x(j+1)+y(j+1)。路由器层2.j（1=<j<=n）上的路由器单元（6.j.1、6.j.2、…、6.j.aj、…、6.j.(aj*bj)）与上层芯核层1.j上的芯核（4.j.1、4.j.2、……、4.j.xj）之间的连接关系为：1个路由器单元连接上层3个芯核、1个路由器单元连接上层2个芯核、1个路由器单元连接上层1个芯核。路由器层2.j（1=<j<=n）上的路由器单元（6.j.1、6.j.2、…、6.j.aj、…、6.j.(aj*bj)）与下层芯核层1.j+1上的芯核（4.(j+1).1、4.(j+1).2、……、4.(j+1).xj）之间的连接关系为：1个路由器单元连接下层3个芯核、1个路由器单元连接下层2个芯核、1个路由器单元连接下层1个芯核。路由器层2.j上的单个路由器单元所连接的上层芯核层1.j和下层芯核层1.(j+1)上的芯核的数量之比共有9种情况：（3：1）、（3：2）、（3：3）、（2：1）、（2：2）、（2：3）、（1：1）、（1：2）、（1：3）。
参见图5，多芯核三维拓扑系统中实现数据包通信的数据包格式组成为：源地址信息、目的地址信息、路由信息和数据组。所述的源地址信息包括源层坐标、源计算/存储标志位、源存储空间地址、直通源的路由层x坐标和直通源的路由层y坐标；所述的目的地址信息包括目的层坐标、目的计算/存储标志位、目的存储空间地址、直通目的的路由层x坐标和直通目的的路由层y坐标；所述的路由信息包括芯片总层数、源至目的的跳层数和路由方法标志位。其中路由方法标志位分别对路由器层（2.1、2.2、2.3、…、2.j、…、2.n）为单路由器层（n=1）的路由方法和多路由器层（n>=2）的路由方法进行标志。
实施例二：
参见图6和图7，本多芯核三维芯片拓扑系统的数据包路由方法，采用上述系统实现，其特征在于：根据路由器层的层数n分为单路由器层数据包平面路由流程甲（6）和多路由器层数据包立体路由流程乙（7）：
上述单路由器层三维芯片指系统由一层路由器层和上下两层芯核层组成。单路由器层数据包路由流程甲（见图6）是指：首先确定源芯核所对应的路由器层的路由器单元的坐标（xs，ys），然后确定目的芯核所对应的路由器层的路由器单元的坐标（xd，yd），然后判断xd是否等于xn，若xd=xn，则判断yd是否等于yn，若yd=yn，则收包；若yd ≠yn，则判断yd是否大于yn，若yd>yn则南向路由，若yd<yn则北向路由。若xd≠xn，则判断xd是否大于xn，若xd>xn则东向路由，若xd<xn则西向路由。
上述多路由器层三维芯片指系统由n层路由器层和m（m=n+1）层芯核层交错层叠组成。多路由器层数据包路由流程乙（见图7）是指：首先确定源芯核所在层、目的芯核所在层，然后确定目的层方向上直通源的路由器层2.a和坐标2.a（xs，ys），确定源层方向上直通目的的路由器层2.b和坐标2.b（xd，yd），源数据包从源芯核层垂直进入路由层2.a，并从2.a垂直级跃至2.b层，然后在2.b层按照单路由器层的路由方法将2.b（xs，ys）数据传输至2.b（xd，yd），最后将到达2.b（xd，yd）的数据包信息垂直送至目的芯核层相应芯核内。 

Claims (8)

1.一种多芯核三维芯片的拓扑系统，由芯核层（1.1、1.2、1.3、…、1.i、…、1.m）、路由器层（2.1、2.2、2.3、…、2.j、…、2.n）和连接芯核层与路由器层的层间互连（3.1a、3.1b、3.2a、3.2b、3.3a、3.3b、…、3.ja、3.jb、…、3.na和3.nb）组成，其特征在于：构成三维拓扑系统的所述芯核层（1.1、1.2、1.3、…、1.i、…、1.m）和所述路由器层（2.1、2.2、2.3、…、2.j、…、2.n）的排布方式为交错层叠排布，按照从顶层到底层的排列顺序为：最顶层（1.1）和最底层（1.m）为芯核层，中间为路由器层（2.1、2.2、2.3、…、2.j、…、2.n）和芯核层（1.2、1.3、…、1.j、…、1.n）的交叉排列。
2.根据权利要求1所述的多芯核三维芯片的拓扑系统，其特征在于：所述的芯核层（1.1、1.2、1.3、…、1.i、…、1.m）的层数为m，根据三维拓扑系统的规模，m的大小可变化；所述的路由器层（2.1、2.2、2.3、…、2.j、…、2.n）的层数为n，根据三维拓扑系统的规模，n的大小可变化；所述的芯核层（1.1、1.2、1.3、…、1.i、…、1.m）的层数m和所述的路由器层（2.1、2.2、2.3、…、2.j、…、2.n）的层数n保持一种确定的数学关系，即n+1=m。
3.根据权利要求1所述的多芯核三维芯片的拓扑系统，其特征在于：所述的层间互连（3.1a、3.1b、3.2a、3.2b、3.3a、3.3b、…、3.ja、3.jb、…、3.na和3.nb）的层数是2n；层间互连a（3.1a、3.2a、3.3a、…、3.ja、…、3.na）位于路由器层（2.1、2.2、2.3、…、2.j、…、2.n）的上侧，层间互连b（3.1b、3.2b、3.3b、…、3.jb、…、3.nb）位于路由器层（2.1、2.2、2.3、…、2.j、…、2.n）的下侧；层间互连（3.1a、3.1b、3.2a、3.2b、3.3a、3.3b、…、3.ja、3.jb、…、3.na和3.nb）的层数是路由器层（2.1、2.2、2.3、…、2.j、…、2.n）的层数的两倍。
4.根据权利要求2所述的多芯核三维芯片的拓扑系统，其特征在于：所述的芯核层1.i，1=<i<=m，由芯核组成，芯核共分为两组，一组是处理器核（4.i.1、4.i.2、……、4.i.xi），另一组是存储器核（5.i.1、5.i.2、……5.i.yi）；所述的芯核层1.i，1=<i<=m，上一组处理器核（4.i.1、4.i.2、……、4.i.xi）的数量xi和下一组存储器核（5.i.1、5.i.2、……5.i.yi）的数量yi根据系统需要设定，并且xi和yi之间无必然数学关系。
5.根据权利要求4所述的多芯核三维芯片的拓扑系统，其特征在于：所述的芯核层（1.1、1.2、1.3、…、1.i、…、1.m）的每个芯核层1.i，1=<i<=m，片上芯核的数量和排布符合以下基本原则：每一层共xi+yi个芯核的总硬件面积保持基本一致；通信频繁的芯核排布在同一芯核层或相临芯核层。
6.根据权利要求５所述的多芯核三维芯片的拓扑系统，其特征在于：所述的芯核层1.i，1=<i<=m，上除了具有xi个处理器核和yi个存储器核之外，不存在其它任何的层内通信链路，仅存在芯核层1.i与上层路由器层2.i-1之间的上层通信链路和芯核层1.i与下层路由器层2.i之间的下层通信链路。
7.根据权利要求1所述的多芯核三维芯片的拓扑系统，其特征在于：所述的路由器层2.j由层间互连（3.1a、3.1b、3.2a、3.2b、3.3a、3.3b、…、3.ja、3.jb、…、3.na和3.nb）和路由器单元（6.j.1、6.j.2、…、6.j.aj、…、6.j.(aj*bj)）组成；路由器单元（6.j.1、6.j.2、…、6.j.aj、…、6.j.(aj*bj)）的排列方式为二维网格结构（aj列bj行），路由器层2.j上的路由器单元（6.j.1、6.j.2、…、6.j.aj、…、6.j.(aj*bj)）不仅有层内互连（7），而且与上层芯核层1.j和下层芯核层1.(j+1)有层间互连（3）；所述的路由器层2.j上路由器单元的数量为aj*bj，根据三维拓扑系统的规模，aj和bj的大小可变化。
8.根据权利要求７所述的多芯核三维芯片的拓扑系统，其特征在于：所述的路由器层2.j，1=<j<=n，其路由器单元（6.j.1、6.j.2、…、6.j.aj、…、6.j.(aj*bj)）由顶角路由器（8.j.1、8.j.2、8.j.3、8.j.4）、侧边路由器（9.j.1、9.j.2、…、9.j.u）和中心路由器（10.j.1、10.j.2、…、10.j.v）三类路由器单元组成；顶角路由器单元（8.j）除与上下两层的芯核连接外，在同层在两个方向上与侧边路由器单元（9.j）连接，顶角路由器单元（8.j）的数量为4；侧边路由器单元（9.j）除与上下两层的芯核连接外，在同层在三个方向上与顶角路由器单元（8.j）、侧边路由器单元（9.j）和中心路由器单元（10.j）连接，侧边路由器单元（9.j）的数量为u；中心路由器除与上下两层的芯核连接外，在同层在四个方向上与侧边路由器单元（9.j）和中心路由器单元（10.j）连接，中心路由器的数量为v，路由器层2.j上三种路由器单元的总数量满足等式aj*bj=4+u+v；所述的路由器层2.j上的路由器单元的数量和上层芯核层1.j上芯核数量和下层芯核层1.(j+1)上芯核数量并非是一一对应的关系，即xj+yj≠aj*bj≠x(j+1)+y(j+1)。
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