CN101320321B - 一种阵列算术逻辑单元结构 - Google Patents

一种阵列算术逻辑单元结构 Download PDF

Info

Publication number
CN101320321B
CN101320321B CN2008100681267A CN200810068126A CN101320321B CN 101320321 B CN101320321 B CN 101320321B CN 2008100681267 A CN2008100681267 A CN 2008100681267A CN 200810068126 A CN200810068126 A CN 200810068126A CN 101320321 B CN101320321 B CN 101320321B
Authority
CN
China
Prior art keywords
alu
array
unit
bunch
algorithm
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2008100681267A
Other languages
English (en)
Other versions
CN101320321A (zh
Inventor
王新安
戴鹏
周丹
叶兆华
黄维
刘彦亮
魏来
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Peking University Shenzhen Graduate School
Original Assignee
Peking University Shenzhen Graduate School
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Peking University Shenzhen Graduate School filed Critical Peking University Shenzhen Graduate School
Priority to CN2008100681267A priority Critical patent/CN101320321B/zh
Priority to PCT/CN2008/073168 priority patent/WO2009155761A1/zh
Publication of CN101320321A publication Critical patent/CN101320321A/zh
Application granted granted Critical
Publication of CN101320321B publication Critical patent/CN101320321B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
    • G06F9/3893—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled in tandem, e.g. multiplier-accumulator
    • G06F9/3895—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled in tandem, e.g. multiplier-accumulator for complex operations, e.g. multidimensional or interleaved address generators, macros
    • G06F9/3897—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled in tandem, e.g. multiplier-accumulator for complex operations, e.g. multidimensional or interleaved address generators, macros with adaptable data path

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • Logic Circuits (AREA)

Abstract

本发明公开了一种阵列算术逻辑单元结构，包括通过互联总线相连的复数个算术逻辑单元簇、至少两个交换开关以及至少两个算法控制单元，算术逻辑单元簇各包含至少两个算术逻辑单元，交换开关包括互联开关和配置单元，互联开关设置在算术逻辑单元簇之间的互联总线上，配置单元与算法控制单元相连，算法控制单元用于控制配置单元生成运算功能配置和连接配置，互联开关根据连接配置确定其与算术逻辑单元簇中的各算术逻辑单元的连接关系，各算术逻辑单元根据运算功能配置对指定的输入数据进行指定的运算。本发明的阵列算术逻辑单元结构规模和功能可灵活配置，能够支撑不同特定算法处理的ASIC实现，提升了设计效率和效果，降低了设计研发费用。

Description

一种阵列算术逻辑单元结构
技术领域
本发明涉及集成电路设计领域，具体涉及一种阵列算术逻辑单元结构。
背景技术
当前和未来的集成系统芯片，主要由三部分构成：承载操作系统的一个或多个CPU，若干个标准的I/O接口，支撑特定算法处理的ASICApplication Specific Integrated Circuit，即专用集成电路)。芯片设计的复杂性和功能的差异性主要由ASIC决定，因为它的设计不仅会影响整个芯片的体系架构，同时一定会影响设计时间和费用。因此，系统中解决支撑特定算法处理的ASIC的设计问题处在一个突出的重要位置。ASIC设计从过去0.5μm以上工艺的全定制阶段，进入今天0.35-0.09μm的标准单元自动综合阶段，未来ASIC设计将进入90-45nm阶段，如何提升ASIC设计的效率和效果，是亟待解决的问题。现有的阵列算术逻辑单元结构采用同一的控制单元，针对特定的算法，控制单元对多个互联的算术逻辑单元进行连接配置和运算功能配置，使其具有确定的互联关系以能够协作执行任务程序。但该方案具有以下缺点：设计时间长，针对特定算法实现的ASIC电路难以兼容其它算法，由于不同算法应用差异性的存在，在设计时需要改变硬件的整体结构，不易于快速实现，无法满足产品快速上市的需求。如今一个ASIC设计需要大概8个月到1年左右的时间完成，实现周期太长，满足不了市场对产品快速升级换代的要求。同时，此方案的硬件实现设计尤其在90nm及更低工艺下，其研发、流片以及测试的费用都很高。例如，现今的无线通信就有WCDMA，OFDM，MIMO，WIMAX等众多算法，而在基站的建设中若针对每种算法都采用对应的硬件实现，时间和成本开销都特别大。
发明内容
本发明的主要目的就是解决现有技术中的问题，提供一种阵列算术逻辑单元结构，利用该阵列算术逻辑单元结构能方便地改变其内部算术逻辑单元的连接关系和运算功能，实现阵列规模和功能的可配置性，从而灵活适应不同算法之间的差异并大大提升设计的效率，降低设计费用。
为实现上述目的，本发明提供一种阵列算术逻辑单元结构，包括通过互联总线相连的复数个算术逻辑单元簇以及至少两个交换开关与至少两个算法控制单元，所述算术逻辑单元簇各包含至少两个算术逻辑单元，所述交换开关包括互联开关和配置单元，所述算法控制单元按照与所述交换开关一对一连接的方式布置成二维控制阵列，所述二维控制阵列中，各行的算法控制单元依次相连，各列的算法控制单元也依次相连，所述互联开关设置在所述算术逻辑单元簇之间的互联总线上，所述配置单元与所述算法控制单元相连，所述算法控制单元用于控制所述配置单元生成运算功能配置和连接配置，所述互联开关根据所述连接配置确定其与所连算术逻辑单元簇中的各算术逻辑单元的连接关系，所述各算术逻辑单元根据所述运算功能配置对指定的输入数据进行指定的运算，所述阵列算术逻辑单元结构还包括向所述二维控制阵列提供指令与数据加载的输入单元，所述二维控制阵列按列或按行连接所述输入单元，所述算术逻辑单元簇与所述交换开关按照相间分布的方式成列连接，构成复数列的二维处理阵列，所述二维处理阵列和所述二维控制阵列按列相间排布。
优选地：
所述算法控制单元还分别用于和与其相连的所述交换开关进行数据交换，并通过各算法控制单元之间的连接通道转发来自所述交换开关的数据。
所述配置单元包括用于提供所述连接配置的配置寄存器和用于提供所述运算功能配置的配置寄存器；所述交换开关还包括数据寄存器，用于存储上下相邻的算术逻辑单元簇的各个算术逻辑单元的输出，并向所述各个算术逻辑单元提供所述指定的输入数据，所述算法控制单元设置有与所述数据寄存器进行数据交换的总线接口。
所述算术逻辑单元簇还包括存储器。
所述算术逻辑单元簇中各算术逻辑单元的时钟由与其相连的算法控制单元控制。
所述算法控制单元与所述算术逻辑单元簇对所述交换开关的访问采用固定时间片的方式分时进行。
所述算法控制单元具有停止模块和唤醒模块，所述停止模块用于使所述算法控制单元进入休眠状态，所述唤醒模块用于将所述算法控制单元从休眠状态唤醒。
本发明有益的技术效果是：
本发明的阵列算术逻辑单元结构包括多个算术逻辑单元簇、交换开关以及算法控制单元，交换开关包括互联开关和配置单元，互联开关设置在算术逻辑单元簇之间的互联总线上，配置单元与算法控制单元相连，算法控制单元控制配置单元生成连接配置和运算功能配置，互联开关与算术逻辑单元簇中的各算术逻辑单元的连接关系通过连接配置确定，各算术逻辑单元根据运算功能配置对指定的输入数据进行指定的运算。优选实施方式下，各算法控制单元还互相连接，算法控制单元与交换开关进行数据交换并将数据通过相连的其它算法控制单元转发到其它交换开关。
本发明实现了较为通用的阵列结构，通过适当调整各个算法控制单元的配置指令，可将不同算法通过多个算法控制单元映射到阵列中相应的算术逻辑单元簇，因此，对于不同的应用需要，本发明无需重新做针对特定算法或应用的专门硬件ASIC，不需要改变硬件整体结构，而只需重新加载阵列的执行程序，通过软件即可完成，相比于现有采用统一的控制单元的阵列结构，本发明实现了阵列规模和功能的可配置性，大大提升了ASIC设计效率。由于本发明的阵列结构可灵活快速地映射各种算法，也有利于满足快速更新换代的要求，有利于满足产品的差异性和上市时间的约束，同时也节约了每项算法的实现代价，降低了设计的一次性工程费用(NonRecurring Engineering，NRE)。
附图说明
图1是本发明阵列算术逻辑单元结构一种实施例的主体部分的示意图；
图2是本发明一种实施例中的交换开关的结构框图；
图3是本发明一种实施例中的算法配置和数据转发单元的结构框图；
图4是本发明一种实施例中的算法配置和数据转发单元的指令和数据加载通道示意图；
图5是本发明一种实施例包含输入输出的阵列结构示意图；
具体实施方式
本发明的特征及优点将通过实施例结合附图进行详细说明。
请参考图1，阵列算术逻辑单元ALU结构包括多个算术逻辑单元簇(图中以ALU簇表示)、多个交换开关Switch以及多个算法控制单元ADU。每个算术逻辑单元簇由一定数量的算术逻辑单元ALU组成。算术逻辑单元簇与交换开关Switch互联构成复数列的二维处理阵列，在该二维处理阵列的列方向上，各算术逻辑单元簇和各交换开关Switch以相间分布的方式连接，即每一列的每个算术逻辑单元簇分别与上下相邻两个交换开关Switch相连，同样，除阵列边界外，每个交换开关Switch也分别与上下相邻两个算术逻辑单元簇相连。算法控制单元ADU按照与交换开关Switch一对一相连的方式布置，构成二维控制阵列，优选地，二维控制阵列和二维处理阵列的按列相间排布，二维控制阵列各列的每个算法控制单元ADU与其右侧相邻的交换开关Switch分别对应连接。
算法控制单元ADU负责配置交换开关Switch的路径和算术逻辑单元的运算功能，即针对相关的算法应用，各算法控制单元ADU根据从外部加载的指令和数据，控制相应的交换开关Switch进行连接配置和运算功能配置。交换开关Switch包括互联开关和配置单元，其中，互联开关设置在算术逻辑单元簇之间的互联总线上，配置单元与算法控制单元ADU相连。算法控制单元ADU通过读写相应交换开关Switch的配置单元，生成运算功能配置和连接配置。根据连接配置，可确定互联开关与所连算术逻辑单元簇中的各算术逻辑单元的连接关系，根据该运算功能配置，各算术逻辑单元可对指定的输入数据进行指定的运算。
作为改进，算法控制单元ADU还负责与交换开关Switch之间的数据转发功能。在优选的实施例中，本发明的算法控制单元ADU即同时实现以上两种功能的算法配置和数据转发单元ADU。此时，每个算法配置与上下左右相邻的四个算法配置和数据转发ADU相连，即该二维控制阵列中各行的算法配置和数据转发ADU依次相连，各列的算法配置和数据转发ADU也依次相连。除通过交换开关Switch进行前述的算法配置，算法配置和数据转发ADU还用于与相连的交换开关Switch进行数据交换，来自交换开关Switch的数据可通过互联的算法控制单元进行传递转发。进一步地，各算法配置和数据转发ADU还可分别与其左相邻的交换开关Switch相连，形成数据传递与转发的又一通路。由于算法配置和数据转发ADU的数据转发功能，算术逻辑单元簇之间有更多的数据传送路径可以选择，从而使数据传递更加灵活，数据传送效率也更高。
请参考图2，各算术逻辑单元ALU具有两个输入端口和一个输出端口，输入端口与上一级(下相邻的)交换开关Switch相连，输出端口与上下两级交换开关Switch分别相连。根据不同的应用，算术逻辑单元ALU的输入输出端口设置还可以有更多的选择。交换开关Switch包括以下部分：一组数据寄存器DataReg，可由算法配置与数据转发单元ADU进行读写，其用于存储上下相邻两个算术逻辑单元簇的各个算术逻辑单元ALU的输出结果；一套互联开关，其用于将各个数据寄存器DataReg的数据按照一定的连接配置送至下级(上相邻的)算术逻辑单元簇的各个算术逻辑单元ALU；配置单元，可由算法配置和数据转发ADU进行读写，其包括两组配置寄存器ConfigReg，第一组配置寄存器用于控制互联开关的连接关系，第二组配置寄存器用于控制算术逻辑单元ALU的运算功能；以及供其左侧相邻的算法配置和数据转发ADU访问上述寄存器的总线接口。
如上所述，算术逻辑单元ALU具体的运算功能由算法配置和数据转发单元ADU读写的第二组配置寄存器进行控制，算术逻辑单元簇中的每个算术逻辑单元ALU根据交换开关Switch中的第二组配置寄存器的内容，对指定寄存器DataReg输入到ALU的数据进行指定的运算。本发明中，算术逻辑单元ALU能完成的功能包括但不限于：加法、减法、乘法、乘法累加、与、或、异或、左算术/逻辑移位、右算术/逻辑移位、比较、传送等算术运算和逻辑运算。算术逻辑单元ALU与互联开关的连接关系由ADU读写的第一组配置寄存器控制。作为一种改进，算术逻辑单元簇中除包含多个算术逻辑单元外，还包含有存储结构。
请参考图3，算法配置和数据转发ADU包括程序(指令)控制器、定时器、唤醒器、指令和数据存储器IMEM+DMEM以及与交换开关Switch中的数据寄存器DataReg进行数据交换的总线接口和与相邻的四个算法配置和数据转发ADU连接的四个输入输出端口Port。算法配置和数据转发单元ADU作为算法控制单元，负责整个目标算法在阵列ALU中的配置，同时，还承载算法执行过程(即阵列ALU的计算过程)中的数据转发任务。具体地，每一个算法配置和数据转发单元ADU负责其右相邻的交换开关switch中的配置寄存器ConfigReg的配置，控制算术逻辑单元ALU的运算功能，控制连接算术逻辑单元ALU输入/输出的互联开关，同时还通过读写交换开关Switch中的数据寄存器DataReg，实现与交换开关Switch之间的数据通信，并对所连接的算术逻辑单元簇的数据进行转发。四个独立的输入输出端口Port用于各算法配置和数据转发ADU之间的数据接收和发送，输入输出端口Port的位宽和端口的实现形式可以根据具体应用情况来选择。算法配置和数据转发单元ADU之间的数据转发可以独立于算术逻辑单元ALU的运算，而算法配置和数据转发单元ADU和算术逻辑单元ALU对交换开关Switch的访问采用分时进行，特别地，可以采用在固定时间片(预定时间间隔)读写交换开关Switch中的配置寄存器ConfigReg和数据寄存器DataReg的方式来进行管理和控制。
作为进一步的改进，算法配置和数据转发单元ADU可以通过执行暂停指令HLT进入休眠状态，并通过其自身设置的唤醒器来唤醒。在另一种改进中，各个算术逻辑单元簇内每个算术逻辑单元ALU的运算采用统一的时钟控制，该时钟由算法配置和数据转发ADU负责管理，即，各个算术逻辑单元簇内每个算术逻辑单元ALU运算的启动和停止由与之相连的算法配置和数据转发ADU控制。
本发明中，算法配置与数据转发单元ADU可以采用状态机来实现，也可以采用类似处理器的存储指令架构，通过指令的执行完成上述功能。本实施例采用类似处理器的存储指令架构。算法配置与数据转发单元ADU指令系统的主要相关指令定义如下：
1)Load Reg，Mem；将存储器地址Mem的内容取到寄存器Reg；
2)Store Reg，Mem；将寄存器Reg的内容存到存储器地址Mem；
3)MovSD Reg，SwitchDataReg；将ADU的寄存器Reg的值送到指定Switch的数据寄存器；
4)MovSDR Reg，SwitchDataReg；将指定Switch的数据寄存器的值送到ADU的寄存器Reg；
5)MovSC Reg，SwitchConfigReg；将ADU的寄存器Reg的值送
到指定Switch的配置寄存器；
6)MovSCR Reg，SwitchConfigReg；将指定Switch的配置寄存器的值送到ADU的寄存器Reg；
7)In Reg，Port；从连接其它ADU的端口Port取数据到Reg；
8)Out Reg，Port；将Reg的数据发送到连接其它ADU的端口Port；
9)Jmp+/-offset；按偏移量+/-offset跳转到下条指令，即程序计数器PC+/-offset；
10)Timer num；设置定时器；计数到num发出信号；
11)Rouser num；设置唤醒器；计数到num唤醒ADU；
12)HLT；ADU暂停指令执行；
图4展示了阵列ALU结构中，算法配置与数据转发单元ADU的指令和数据加载情况。算法配置与数据转发单元ADU的指令和数据可以按行或列加载的方式统一规划实现。图4中，算术逻辑单元ALU和交换开关Switch被省略没有画出。指令和数据采用按列加载方式直接写入各个算法配置与数据转发单元ADU内的指令和数据存储器。阵列ALU结构可通过对外部的指令和数据存储器IMEM+DMEM的访问来完成自身程序和数据的加载。此外，阵列ALU结构中的所有算法配置与数据转发单元ADU采用统一的控制信号进行复位，复位信号由外部统一提供的。此外，通过复用指令和数据加载通道，可执行阵列ALU结构测试功能。
采用本发明的阵列ALU，能够通过可配置规模和功能的系列化的ALU阵列去支撑特定算法处理的ASIC实现，从而提升ASIC设计效率和效果，同时还能满足产品的差异性和上市时间的约束，并大大降低设计研发费用。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (7)

1.一种阵列算术逻辑单元结构，其特征在于，包括通过互联总线相连的复数个算术逻辑单元簇以及至少两个交换开关与至少两个算法控制单元，所述算术逻辑单元簇各包含至少两个算术逻辑单元，所述交换开关包括互联开关和配置单元，所述互联开关设置在所述算术逻辑单元簇之间的互联总线上，所述配置单元与所述算法控制单元相连，所述算法控制单元用于控制所述配置单元生成运算功能配置和连接配置，所述算法控制单元按照与所述交换开关一对一连接的方式布置成二维控制阵列，所述二维控制阵列中，各行的算法控制单元依次相连，各列的算法控制单元也依次相连，所述互联开关根据所述连接配置确定其与所连算术逻辑单元簇中的各算术逻辑单元的连接关系，所述各算术逻辑单元根据所述运算功能配置对指定的输入数据进行指定的运算，所述阵列算术逻辑单元结构还包括向所述二维控制阵列提供指令与数据加载的输入单元，所述二维控制阵列按列或按行连接所述输入单元，所述算术逻辑单元簇与所述交换开关在列方向上按照相间分布的方式连接，构成复数列的二维处理阵列，所述二维处理阵列和所述二维控制阵列按列相间排布。
2.如权利要求1所述的阵列算术逻辑单元结构，其特征在于，所述算法控制单元还分别用于与相连的所述交换开关进行数据交换，来自所述交换开关的数据通过各算法控制单元传递转发。
3.如权利要求2所述的阵列算术逻辑单元结构，其特征在于，所述配置单元包括用于提供所述连接配置的配置寄存器和用于提供所述运算功能配置的配置寄存器；所述交换开关还包括数据寄存器，用于存储上下相邻的算术逻辑单元簇的各个算术逻辑单元的输出，并向所述各个算术逻辑单元提供所述指定的输入数据，所述算法控制单元设置有与所述数据寄存器进行数据交换的总线接口。
4.如权利要求1至3任意一项所述的阵列算术逻辑单元结构，其特征在于，所述算术逻辑单元簇还包括存储器。
5.如权利要求1至3任意一项所述的阵列算术逻辑单元结构，其特征在于，所述算术逻辑单元簇中各算术逻辑单元的时钟由与其相连的算法控制单元控制。
6.如权利要求1至3任意一项所述的阵列算术逻辑单元结构，其特征在于，所述算法控制单元与所述算术逻辑单元簇对所述交换开关的访问采用固定时间片的方式分时进行。
7.如权利要求1至3任意一项所述的阵列算术逻辑单元结构，其特征在于，所述算法控制单元具有停止模块和唤醒模块，所述停止模块用于使所述算法控制单元进入休眠状态，所述唤醒模块用于将所述算法控制单元从休眠状态唤醒。
CN2008100681267A 2008-06-27 2008-06-27 一种阵列算术逻辑单元结构 Expired - Fee Related CN101320321B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN2008100681267A CN101320321B (zh) 2008-06-27 2008-06-27 一种阵列算术逻辑单元结构
PCT/CN2008/073168 WO2009155761A1 (zh) 2008-06-27 2008-11-24 一种阵列算术逻辑单元结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2008100681267A CN101320321B (zh) 2008-06-27 2008-06-27 一种阵列算术逻辑单元结构

Publications (2)

Publication Number Publication Date
CN101320321A CN101320321A (zh) 2008-12-10
CN101320321B true CN101320321B (zh) 2010-06-02

Family

ID=40180391

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008100681267A Expired - Fee Related CN101320321B (zh) 2008-06-27 2008-06-27 一种阵列算术逻辑单元结构

Country Status (2)

Country Link
CN (1) CN101320321B (zh)
WO (1) WO2009155761A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109814837B (zh) * 2019-01-15 2020-11-27 北京大学深圳研究生院 基于阻变式存储器的lfsr电路及其伪随机数据序列产生方法
CN109902835A (zh) * 2019-02-01 2019-06-18 京微齐力(北京)科技有限公司 处理单元设置有通用算法单元的人工智能模块及系统芯片
CN114242137A (zh) * 2021-11-09 2022-03-25 厦门半导体工业技术研发有限公司 一种阵列的配置电路、芯片及阵列的配置方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1547323A (zh) * 2003-12-16 2004-11-17 复旦大学 可编程逻辑器件结构建模方法
CN101043213A (zh) * 2007-03-15 2007-09-26 复旦大学 一种现场可编程逻辑阵列布线资源结构及其建模方法
CN101145147A (zh) * 2007-10-10 2008-03-19 山东大学 三维多处理器系统芯片

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW539989B (en) * 2000-03-31 2003-07-01 Intel Corp Multiplier architecture in a general purpose processor optimized for efficient multi-input addition
JP4104538B2 (ja) * 2003-12-22 2008-06-18 三洋電機株式会社 リコンフィギュラブル回路、リコンフィギュラブル回路を備えた処理装置、リコンフィギュラブル回路における論理回路の機能決定方法、回路生成方法および回路
JP2006011924A (ja) * 2004-06-28 2006-01-12 Fujitsu Ltd 再構成可能演算装置および半導体装置
JP4438000B2 (ja) * 2005-11-15 2010-03-24 株式会社半導体理工学研究センター リコンフィギャラブルロジックブロック、リコンフィギャラブルロジックブロックを備えるプログラマブル論理回路装置、および、リコンフィギャラブルロジックブロックの構成方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1547323A (zh) * 2003-12-16 2004-11-17 复旦大学 可编程逻辑器件结构建模方法
CN101043213A (zh) * 2007-03-15 2007-09-26 复旦大学 一种现场可编程逻辑阵列布线资源结构及其建模方法
CN101145147A (zh) * 2007-10-10 2008-03-19 山东大学 三维多处理器系统芯片

Also Published As

Publication number Publication date
CN101320321A (zh) 2008-12-10
WO2009155761A1 (zh) 2009-12-30

Similar Documents

Publication Publication Date Title
US8058899B2 (en) Logic cell array and bus system
US8099618B2 (en) Methods and devices for treating and processing data
US6542998B1 (en) Method of self-synchronization of configurable elements of a programmable module
CN101882127B (zh) 一种多核心处理器
CN101833441B (zh) 并行向量处理引擎结构
CN101165655A (zh) 多处理器计算系统及其任务分配方法
US20060015701A1 (en) Arithmetic node including general digital signal processing functions for an adaptive computing machine
CN101320321B (zh) 一种阵列算术逻辑单元结构
CN107562549A (zh) 基于片上总线和共享内存的异构众核asip架构
CN102262611B (zh) 一种16位的risc cpu系统结构
CN103761072A (zh) 一种粗粒度可重构层次化的阵列寄存器文件结构
CN108874730A (zh) 一种数据处理器及数据处理方法
EP2132645A1 (en) A data transfer network and control apparatus for a system with an array of processing elements each either self- or common controlled
CN104750659A (zh) 一种基于自动布线互连网络的粗粒度可重构阵列电路
US10331194B2 (en) Methods and devices for treating and processing data
CN101582037A (zh) 共享基本输入输出系统的方法及其刀锋服务器与计算机
CN101320364A (zh) 一种阵列处理器结构
CN101727434B (zh) 一种特定应用算法专用集成电路结构
US20190065428A9 (en) Array Processor Having a Segmented Bus System
CN115114224A (zh) 一种soc+fpga的飞控计算机硬件系统
CN100373329C (zh) 带有集群式ilp处理器的数据处理系统
CN102043750A (zh) 一种微处理器总线结构及微处理器
CN101989191A (zh) 一种多Ready输入中央处理器的实现方法
JP5678782B2 (ja) リコンフィグ可能な集積回路装置
CN102063287A (zh) 一种处理器的指令执行结果存储结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100602

Termination date: 20120627