CN101727434B - 一种特定应用算法专用集成电路结构 - Google Patents

Abstract

本发明公开了一种特定应用算法专用集成电路结构，包括至少一个可配置运算部件的处理器和至少一个可配置存储部件的处理器，可配置运算部件的处理器或可配置存储部件的处理器与可配置运算部件的处理器、可配置存储部件的处理器中的至少一个互联，可配置运算部件的处理器包括第一算法数据控制部件和至少一个运算部件，第一算法数据控制部件执行配置指令，对运算部件的运算功能进行配置；可配置存储部件的处理器包括第二算法数据控制部件和至少一个存储部件，第二算法数据控制部件执行配置指令，对存储部件的存储功能进行配置。本发明具有可配置、可编程的灵活性，操作简便并具有良好的算法保密性。

Description

一种特定应用算法专用集成电路结构

【技术领域】

本发明涉及集成电路设计领域，具体涉及一种特定应用算法专用集成电路结构。

【背景技术】

随着集成电路制造工艺进入90nm-45nm阶段，复杂算法(如数字媒体和无线通信算法等)的ASIC(Application SpecificIntegrated Circuit，即专用集成电路)实现，面临设计周期长、设计成本高、灵活性差、扩展性差，难以满足产品快速上市、功能不断提升的需求。因此，基于支持存储指令控制的处理器来实现复杂算法，就显得越来越重要。

然而，一般处理器和指令系统的设计方法，要支持复杂算法的实现，必然需要相对复杂的指令系统和指令格式以及实现方式，并且不易扩展，比如，当处理器需要支持一种新的运算/存储功能或增加新的运算/存储部件时，往往需要重新修改整个处理器的设计、甚至修改整个指令系统，以支持新功能的实现。

同时，基于一般处理器指令系统的算法设计，程序代码的语义明确，比较容易被抄袭，难以保护设计者的智力劳动成果。

【发明内容】

本发明的主要目的就是解决现有技术中的问题，提供一种特定应用算法专用集成电路结构，具有可配置、可编程的灵活性，操作简便并具有良好的算法保密性。

为实现上述目的，本发明提供一种特定应用算法专用集成电路结构，包括至少一个可配置运算部件的处理器(简称AP)和至少一个可配置存储部件的处理器(简称MP)，所述可配置运算部件的处理器与可配置运算部件的处理器、可配置存储部件的处理器中的至少一个互联，所述可配置存储部件的处理器与可配置运算部件的处理器、可配置存储部件的处理器中的至少一个互联；所述可配置运算部件的处理器包括第一算法数据控制部件和至少一个用于对输入数据执行运算操作的运算部件，所述运算部件包括逻辑运算单元和配置寄存器，所述第一算法数据控制部件执行配置指令，将配置信息写入配置指令中指定的运算部件的配置寄存器，所述运算部件根据其自身配置寄存器中的配置信息进行逻辑运算；所述可配置存储部件的处理器包括第二算法数据控制部件和至少一个用于对数据进行存储或读出操作的存储部件，所述存储部件包括存储单元、配置寄存器和地址产生器，地址产生器分别连接该存储部件的配置寄存器和存储单元，所述第二算法数据控制部件执行配置指令，将配置信息写入配置指令中指定的存储部件的配置寄存器，所述地址产生器根据配置寄存器中的配置信息确定数据存取的实际物理地址，所述存储部件根据其自身配置寄存器中的配置信息进行数据存取。

所述配置指令包含操作码、配置信息和配置目的三个操作元素，所述操作码为规定配置指令所执行操作的命令码，所述配置信息为配置指令操作的对象，所述配置目的用于指定写入配置信息的配置寄存器。

本发明的有益效果是：

本发明采用一种可配置运算部件的处理器AP和一种可配置存储部件的处理器MP，通过多个AP和/或MP处理器的级联，实现ASIC的快速设计。本发明的AP和MP级联较简明，具有可配置、可编程的灵活性，不需要复杂的逻辑，可简化硬件结构，但可支持复杂的算法功能。在需要增加运算功能(或运算部件)和存储功能(或存储部件)时，因为本发明将配置信息写入相应的配置寄存器，而运算部件和存储部件分别根据其自身的配置寄存器中的内容进行逻辑运算和数据存取，不需要对AP和MP的指令系统进行修改和增加，只需定义新增配置信息即可。

同时，本发明的指令系统与现有技术中的具有确定性语义的指令不同，本发明的配置指令中包含操作码、配置信息和配置目的三个操作元素，不同的配置信息来源和不同的配置目的，可产生不同的语义，可能同样的指令完成不同的配置，所以本发明具有良好的算法保密性。

【附图说明】

图1至图4是本发明可配置运算部件的处理器和可配置存储部件的处理器的几种级联方式；

图5是本发明一种实施例的特定应用算法需求分析图；

图6是根据图5的级联图；

图7是本发明一种实施例中ADU的硬件模块框图；

图8是本发明一种实施例的可配置运算部件的处理器的硬件框图；

图9是是本发明存储部件的一种实施例的结构框图；

图10是本发明一种实施例可配置存储部件的处理器的硬件框图。

【具体实施方式】

本申请的特征及优点将通过实施例结合附图进行详细说明。

为表述方便，我们将可配置运算部件的处理器称为AP，将可配置存储部件的处理器称为MP。通过一系列AP和MP的级联就可以实现任何特定应用算法专用集成电路(即ASIC)，该种结构包括至少一个AP和至少一个MP，AP与AP、MP中的至少一个互联，MP与AP、MP中的至少一个互联，如图1-4所示。

图5是本发明一种实施例的特定应用算法需求分析，将输入的数据先通过两个AP进行运算，暂存结果，然后再分别经两个和四个AP运算，再暂存结果，暂存的结果再经四个AP运算，最后将数据输出。通过对特定应用算法的需求分析，形成一个运算和存储需求流程图，然后就可以形成AP和MP的级联图，如图6所示。当然，还需要根据算法的时间约束等条件，通过AP和MP的复用、减少AP和MP的数量，同时在完成算法功能后进一步定制，取消没有使用的可配置功能。

根据本发明的构思，可以根据需要设置AP和MP的级联方式，实现所需要的算法。

实施例一：

AP包括算法数据控制部件和至少一个用于对输入数据执行运算操作的运算部件，AP中的算法数据控制部件(简称ADU，algorithm and datacontrol unit)负责执行配置指令，对运算部件的运算功能进行配置。

MP包括算法数据控制部件和至少一个用于对数据进行存储或读出操作的存储部件，MP中的ADU负责执行配置指令，对存储部件的存取功能进行配置。

在另外的实施例中，AP和MP还可以进一步对其数据的输入/输出路径进行配置，AP和MP都分别包括用于选择数据输入或输出路径的数据通路，所述数据通路包括数据输入通路(简称Switch)和输出选择单元，所述数据输入通路包括数据输入交换开关和配置寄存器，所述输出选择单元包括数据输出转换开关和输出端口配置寄存器，所述第一或第二算法数据控制部件还根据配置指令，将配置信息写入指令中指定的数据通路的配置寄存器，所述数据输入通路根据其自身配置寄存器中的配置信息控制数据输入交换开关的切换，所述输出选择单元根据其自身配置寄存器中的配置信息控制数据输出转换开关的切换。

AP中的算法数据控制部件和MP中的算法数据控制部件可以采用相同的结构，也可以采用不同的结构。本实施例中以AP和MP采用相同结构的ADU进行说明。

ADU可以理解为是一个不包括运算部件的只有几条指令的处理器，在一种实施例中，算法数据控制部件(即ADU)包括加载模块、指令存储器、数据存储器、译码器、和通用寄存器，还可以进一步包括定时或计数器等模块。如图7所示为算法数据控制部件ADU 10的一种具体结构，模块1为程序计数器PC，用来指示当前运行程序的地址；模块2和3分别代表数据存储器DMEM和指令存储器IMEM，分别用来存储数据和指令，当然也可以采用一个存储器存储数据和指令；模块4是译码单元，用做分析指令含义，解释指令行为；模块6为通用寄存器组，用于存储数据或指令；模块7表示加载模块。加载模块7从外部端口加载数据存入数据存储器DMEM或指令存储器IMEM。当加载模块7加载的是数据时，加载模块将数据从输入端口加载至数据存储器DMEM，当加载模块7加载的是指令时，载模块将指令从输入端口加载至指令存储器IMEM，通过PC模块提供的地址将从指令存储器中选择对应指令进行操作。

AP的每个运算部件包括逻辑运算单元(即ALU)和配置寄存器，AP的算法数据控制部件执行配置指令，将配置信息写入指令中指定的运算部件的配置寄存器，所述运算部件根据其自身配置寄存器中的配置信息进行数据运算。数据作为配置信息，配置寄存器的各种配置信息经过简单的译码操作，可对应选择相应的功能模块进行运算。例如，假定000是加法，001减法。则该指令将000写入配置寄存器后，一个很小的译码器(或者是选择器)根据000选择加法器使能工作，因此进入逻辑运算单元中的两个操作数a和b完成加法。

如图8所示为AP的一种具体结构，为方便说明，本图中运算部件簇仅画了两个运算部件，实际应用中，运算部件的数量可根据需要配置。图中模块10表示AP中的ADU单元，该单元负责执行一系列指令；模块12、13、17分别代表Switch、运算部件和输出选择单元，该三部分负责完成数据的运算处理；模块14和15分别代表AP的输入端口和输出端口，负责数据的输入和输出。

本实施例中，所述Switch包含交换开关和配置寄存器。运算部件包括逻辑运算单元ALU和配置寄存器，其中ALU包括但不限于加法器、乘法器、移位器等基本的运算模块。特别的，ALU还可以包括各种专用的运算单元，如蝶形运算单元、cordic单元等。输出选择单元包括数据输出转换开关和配置寄存器(即输出端口寄存器)。图中18a、18b、18c分别代表Switch、运算部件和输出选择单元的配置寄存器，模块19代表数据输入通路Switch的数据寄存器，为运算部件保存操作数据。

在数据输入通路Switch的输入端，输入数据来源有三个：算法数据控制部件ADU中的通用寄存器中暂存的数据、从输入端口输入的数据和输出选择单元17输出的数据，数据输入通路Switch可根据配置信息在三个数据来源中进行选择。

输出选择单元可通过四个路径输出数据，即：将数据输出到输出端口、输出到数据输入通路Switch的输入口和存入ADU的通用寄存器，数据存储器，输出选择单元可根据配置信息在四个数据输出路径中进行选择。

算法数据控制部件ADU执行配置指令，将配置信息写入指令中指定的配置寄存器。配置信息可以是通用寄存器/dmem的内容或者是立即数。指令中指定的配置寄存器可以是数据输入通路Switch的配置寄存器，也可以是运算部件ALU的配置寄存器，还可以是输出选择单元的配置寄存器。

MP中的每个存储部件包括存储单元和配置寄存器，ADU执行配置指令，将配置信息写入指令中指定的存储部件的配置寄存器，存储部件根据其自身配置寄存器中的配置信息进行数据存取。

如图9所示，在一种具体的实施例中，存储部件包括存储单元、配置寄存器和地址产生器，地址产生器分别连接该存储部件的配置寄存器和存储单元，地址产生器根据配置寄存器中的配置信息设定存储单元存取数据的地址基址(即存取数据的初始地址)、跳变步长和跳变次数，根据地址基址，跳变步长，跳变次数可确定数据存取的实际物理地址。例如，需要存储1-16的一个数据段时，地址产生器可根据配置信息，产生出存储数据的地址基址，控制数据从存储单元的该地址开始存储，并以跳变步长为1，跳变15次，直到将最后一个数据存入。采用这种方式存取数据，可以通过地址产生器根据配置信息中的内容自动产生一大段有规律的地址，而面对DSP算法，大段数据的存取都是有规律的，如地址自增1，自增2等。这样可以只需要执行一次指令，即可对一段数据进行存取操作，而不需要重复执行16条指令或进行一段指令的循环，从而简化了操作，尤其是对流处理或者大块数据存取的操作比较方便，不用每次存取都由程序员控制给出地址。

因存储单元可以是FLASH，EEPROM或SRAM等任意一种存储介质，不同的存储介质进行存储的方式不同，为通过配置将相同的输入数据格式转化为不同存储器的读写数据格式，在另外的具体实施例中，存储部件还可以包括至少一个分别连接该存储部件的配置寄存器和存储单元的格式转换器，将配置寄存器中的配置信息进行译码，选择相应的格式转换器，通过该格式转换器将外部数据转化为针对该存储单元存取的格式。例如，EEPROM是串行数据存取，和SRAM的存取方式不同，则需要对数据进行一定的打包或解包等转换操作才能进行存取，而转换操作就由格式转换器完成。不同的存储器需要不同的格式转换器，因而在该实施例中，可设置多种格式转换器，并根据配置信息在多种格式转换器中进行选择。

如图10所示为MP的一种具体结构，为方便说明，本图中存储部件仅画了两个，存储部件可以有一个或多个，可根据具体需要配置。图中模块10表示处理器中的ADU单元，该单元负责执行本发明中的一系列指令；ADU单元10执行配置指令，对数据通路和存储部件30的存取功能进行配置。所述数据通路包括数据输入通路20(简称Switch)和输出选择单元40，所述数据输入通路20包括数据输入交换开关21和配置寄存器22，所述输出选择单元40包括数据输出转换开关42和输出端口配置寄存器41。ADU单元10根据配置指令，将配置信息写入指令中指定的数据通路的配置寄存器，所述数据输入通路20根据其自身配置寄存器22中的配置信息控制数据输入交换开关21的切换，所述输出选择单元40根据其自身配置寄存器41中的配置信息控制数据输出转换开关42的切换。即将配置信息作为控制信号，控制开关的切换。数据输入通路20连接输入端口60和ADU单元10中的通用寄存器，数据的输入来源可以ADU单元10中的通用寄存器，还可以是输入端口60。输出选择单元40连接输出端口50和ADU单元10中的通用寄存器，数据的输出路径可以是通过输出端口50输出，也可以输出到通用寄存器。存储部件30的结构可以采用上述任一种结构，ADU单元10执行配置指令，将配置信息写入其配置寄存器31中，存储部件30根据配置信息将数据存入存储单元MEM中，或将数据从存储单元MEM中读出。

配置指令包含操作码、配置信息和配置目的三个操作元素，所述操作码为规定指令所执行操作的命令码，所述配置信息为指令操作的对象，所述配置目的用于指定写入配置信息的配置寄存器。所述操作码、配置信息和配置目的可由用户设置，配置指令的格式和位宽不限，可根据实际情况进行调整格式和位宽。所述配置信息可以为通用寄存器中的内容，也可以是立即数或数据存储器的内容或输入端口的寄存器的内容。例如：

Movesc reg，configreg：

该指令将通用寄存器reg中的数据写入指定的配置寄存器，该配置寄存器直接完成相应的运算部件的功能或数据通路的路径配置。

作为该类指令的变种，在指令位宽允许的情况下，也可将上述指令中的通用寄存器reg改为立即数imm，即Movesc imm，configreg。将imm直接写入指定的配置寄存器。

立即数imm也可表示数据存储器的地址，将对应地址的数据存储器的数据作为配置信息，立即数还可以是具体的操作或数值。

上述配置寄存器中数据所代表的配置含义，即指定的运算操作或数据路径，可以根据需要定制，从而使非法的程序代码获取者无法破译实际执行的算法。

Movesd reg，datareg：

该指令将通用寄存器reg中的数据写入指定的数据寄存器。

作为该指令的变种，该指令中的reg可以是处理器的数据输入端口寄存器，即将处理器的数据输入端口寄存器的值写入指定的数据寄存器，配置指令为：Input port，datareg。同样，该指令中的datareg可以指处理器的数据输出端口寄存器，即将处理器的通用寄存器的值写入指定的数据输出端口寄存器，配置指令为：Output reg，port。

根据指令进行配置的步骤包括：

1.配置Switch的数据路径(也称为交换开关)，选择运算部件簇的数据路径，相应的指令为：movesc reg configreg，其中configreg用于配置Switch中的数据路径，即选择交换开关；

2.同样可以配置Switch的数据路径(也称为交换开关)，选择存储部件簇的数据路径，相应的指令为：movesc reg configreg，其中configreg用于配置Switch中的数据路径，即选择交换开关；

3.配置和管理数据输入和输出端口。

根据算法的实现要求，按一定的时间和顺序重复上述步骤，即是实现算法的程序，便可完成预定的算法功能。

以上可知，利用配置指令及相应的硬件实现，可方便地进行数据运算功能和存取功能的配置和操作，尤其适用于对大规模数据流处理的情况，有利于级联或阵列结构的实现方式，每个处理器都可通过配置指令完成不同的运算或存储功能，特别是针对数字信号处理的阵列。

本发明仅需通过简单的配置指令即可完成各种复杂的存储操作，从指令设计上来看各功能单元执行的指令基本相同，而通过配置信息的不同却可完成不同的操作。例如同样的movesc指令，根据所写的配置寄存器不同而配置不同步骤的功能实现；因此，本发明中的指令具有加密性，各系统设计厂商可根据实际情况自定义配置信息的语义，从而得到自定义的指令系统，并可有效保护自主知识产权。

实施例二：

本实施例是在上述实施例基础上的进一步改进。

在进行数据流或数据段处理时，存在以下几种情况：

1)在进行数据流处理时，常常会遇到一个逻辑运算单元仅需完成一个特定功能运算的情况下，这样往往需要反复循环地执行一段特定的程序。

2)当ADU单元执行完一个指令(例如该指令是存入一个数据段)后，需要等待存储部件操作完成后才可以执行下一条指令(例如下一条指令是存入另一个数据段)。

3)当处理单元a需要从另两个处理单元b和c取数再进行运算时，会出现其中一个处理单元b的数据到得比较早，另外一个处理单元c数据到得比较晚(由于两个处理器工作任务不同，很容易造成数据到达时间上的不统一)，处理单元a会将处理单元b和一个空数据发生有效操作，而导致计算错误。

为解决上述几个问题，避免运算程序的重复执行和存储时出现的问题，本实施例定义了控制处理器暂停的暂停指令，所述暂停指令包括操作码和暂停时间计数信息两个操作元素，其一种格式是：

Rouser#imm；

在处理器对数据流进行处理时ADU执行暂停指令，控制处理器处于暂停状态，启动定时器计时或计数器计数，同时使处理器处于暂停状态，使所述数据通路和/或存储部件的配置信息保持不变，直到接收到恢复信息。

这段时间内，ADU单元不执行指令，输出数据比较快的处理单元也处于等待状态。当计时或计数完成时，处理器中各部分恢复正常运行状态。在处理数据流时，运算部件的运算功能保持不变，假设运算部件的上次运算是加法运算，执行暂停指令后，运算部件将保持加法运算功能，对输入的数据作加法运算，直到处理器恢复正常运行状态，运算部件被配置以新的运算功能。

该指令也可写为rouser reg的形式，这时reg中的值取代imm。

暂停指令还可以是以下格式：

HLT；

该指令作为rouser指令的特殊形式，即当ADU执行该指令时，将暂停处理器的工作，直到被其他信号(如中断信号等)唤醒。

上述实施例中，AP的第一算法数据控制部件和MP的第二算法数据控制部件可以是每个单元独立拥有的，也可以是若干单元共用的。

本发明的指令和硬件结构有利于阵列ALU中的数据流处理。阵列ALU结构中的每个处理单元都可通过该配置指令完成相应配置从而实现不同的计算功能，在进行大规模数字信号处理时，数据从阵列ALU的输入端口流进，途经各个处理单元完成相应的运算操作，即可完成复杂的数字信号处理的算法映射，而不需要各处理单元频繁地执行指令，仅需在初始化时完成各计算单元功能和数据路径配置，或在少数处理单元工作过程中进行相应的运算功能和数据路径的修改。

AP和MP的指令处理部件较简单，将运算功能和存储功能都规整到可配置运算部件和可配置存储部件的内部处理。

这样的AP和MP能够高效级联支撑应用算法的实现，并具有可配置和可编程的灵活性。如果特定应用算法专用集成电路的设计已经采用AP和MP级联的方式实现，需要进一步缩小芯片面积、降低成本，则可以将可配置部件(运算部件、存储部件等)按照应用算法的需要进行定制：取消没有使用的可配置功能。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (11)

1.一种特定应用算法专用集成电路结构，其特征在于：包括至少一个可配置运算部件的处理器和至少一个可配置存储部件的处理器，所述每个可配置运算部件的处理器与其它可配置运算部件的处理器中的至少一个互联，和/或每个可配置运算部件的处理器与可配置存储部件的处理器中的至少一个互联，所述每个可配置存储部件的处理器与可配置运算部件的处理器中的至少一个互联，和/或每个可配置存储部件的处理器与其它可配置存储部件的处理器中的至少一个互联；所述可配置运算部件的处理器包括第一算法数据控制部件和至少一个用于对输入数据执行运算操作的运算部件，所述运算部件包括逻辑运算单元和配置寄存器，所述第一算法数据控制部件执行配置指令，将配置信息写入配置指令中指定的运算部件的配置寄存器，所述运算部件根据其自身配置寄存器中的配置信息进行逻辑运算；所述可配置存储部件的处理器包括第二算法数据控制部件和至少一个用于对数据进行存储或读出操作的存储部件，所述存储部件包括存储单元、配置寄存器和地址产生器，地址产生器分别连接该存储部件的配置寄存器和存储单元，所述第二算法数据控制部件执行配置指令，将配置信息写入配置指令中指定的存储部件的配置寄存器，所述地址产生器根据配置寄存器中的配置信息确定数据存取的实际物理地址，所述存储部件根据其自身配置寄存器中的配置信息进行数据存取。

2.如权利要求1所述的特定应用算法专用集成电路结构，其特征在于：所述配置指令包含操作码、配置信息和配置目的三个操作元素，所述操作码为规定配置指令所执行操作的命令码，所述配置信息为配置指令操作的对象，所述配置目的用于指定写入配置信息的配置寄存器。

3.如权利要求2所述的特定应用算法专用集成电路结构，其特征在于：所述操作码、配置信息和配置目的可由用户设置，所述配置指令的位宽可根据实际情况进行调整。

4.如权利要求1所述的特定应用算法专用集成电路结构，其特征在于：所述地址产生器根据所述配置寄存器中的配置信息设定所述存储单元存取数据的地址基址、跳变步长和跳变次数，根据地址基址，跳变步长，跳变次数可确定数据存取的实际物理地址。

5.如权利要求1至4中任一项所述的特定应用算法专用集成电路结构，其特征在于：所述存储部件还包括分别连接该存储部件的配置寄存器和存储单元的至少一个格式转换器，所述配置寄存器根据其中的配置信息选择相应的格式转换器，使所述格式转换器将外部数据转化为针对该存储单元存取的格式。

6.如权利要求1所述的特定应用算法专用集成电路结构，其特征在于：所述可配置运算部件的处理器和可配置存储部件的处理器还分别包括用于选择数据输入或输出路径的数据通路，所述数据通路包括数据输入通路和输出选择单元，所述数据输入通路包括数据输入交换开关和配置寄存器，所述输出选择单元包括数据输出转换开关和输出端口配置寄存器，所述第一或第二算法数据控制部件还根据配置指令，将配置信息写入配置指令中指定的数据通路的配置寄存器，所述数据输入通路根据其自身配置寄存器中的配置信息控制数据输入交换开关的切换，所述输出选择单元根据输出端口配置寄存器中的配置信息控制数据输出转换开关的切换。

7.如权利要求1至4中任一项所述的特定应用算法专用集成电路结构，其特征在于：所述第一算法数据控制部件和第二算法数据控制部件都包括加载模块和通用寄存器，所述加载模块用于从外部端口加载指令或数据并存入通用寄存器，所述配置信息为通用寄存器中的内容、立即数或数据存储器中的内容。

8.如权利要求1至4中任一项所述的特定应用算法专用集成电路结构，其特征在于：所述第一算法数据控制部件和第二算法数据控制部件还执行暂停指令，控制各自的处理器处于暂停状态，并使所述运算部件和存储部件的配置信息保持不变，直到接收到恢复信息。

9.如权利要求8所述的特定应用算法专用集成电路结构，其特征在于：所述恢复信息为从执行暂停指令开始计时或计数完成的信息或中断信号。

10.如权利要求8所述的特定应用算法专用集成电路结构，其特征在于：所述暂停指令包括操作码和暂停时间计数信息两个操作元素。

11.如权利要求1所述的特定应用算法专用集成电路结构，其特征在于：所述可配置运算部件的处理器或可配置存储部件的处理器最多与可配置运算部件的处理器、可配置存储部件的处理器中的四个互联。

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