CN101136070A - 基于可重构架构的多协议射频标签读写器基带处理器 - Google Patents

Abstract

本发明属于集成电路设计技术领域，具体为一种基于可重构架构的多协议RFID读写器基带处理器。可重构的基带处理器由一个可重构核和一个充当指令发生器的控制器构成。可重构核根据控制器产生的指令中包含的配置信息实现各种数据通路的配置从而实现加法、减法、乘法等基本算术运算和按位与、或、异或等基本逻辑运算。它包括多个运算模块和互联单元，其中运算模块完成算术和逻辑运算，互联单元用于模块间配置通路的建立以及从寄存器堆中无规律的数据选择。由于基带操作可分解为多步基本运算来完成，因此可重构核在控制器发出的指令的控制下逐步完成当前基带算法所需的基本运算。

Description

基于可重构架构的多协议射频标签读写器基带处理器

技术领域

本发明属集成电路设计技术领域，具体涉及一种基于可重构架构的多协议RFID读写器基带处理器、数据通路配置方法以及指令控制方法，尤其涉及一种通过指令配置，利用可重构结构提供的数据通路实现多协议的RFID(射频标签)读写器基带算法的方法

背景技术

目前，在RFID通信系统中，不同的应用场合、频段、地域等，存在多协议并存的现象。鉴于协议的多样性和其广泛使用性，支持多协议的基带处理器成为一种需求和发展趋势。传统RFID通信系统中读写器基带处理部分含有接收部分(Rx)和发送部分(Tx)。在接收部分，接收到的信号首先经过FIR滤波器去除带外噪声，然后利用相关器通过接收信号中包含的前导码进行信号同步，比较器选出最大相关值以确定正确的返回速率及前导码的长度。最后，进行解码操作。在发送部分，编码后的信号首先通过升余弦滤波器进行整形，随后用Hilbert滤波器将DSB调制转换为SSB调制从而减少带宽降低传送功率。

多协议基带处理过程与传统单一协议处理过程类似，其处理流程如图1所示。Rx部分101包含解调单元102，FIR滤波器103，COR相关器104，比较器105和解码器106；Tx部分107包含升余弦滤波器108，延迟模块109和Hilbert滤波器110。Tx部分发出的是正交信号，即I、Q两路信号；Rx部分接收到来自标签的信号也是正交I、Q两路信号。各功能模块需要对这两路信号进行处理。虽然多协议的基带处理流程与传统单一协议的处理过程相似，但是对于不同的协议要求，基带处理器各功能块的工作参数和性能大不相同。因此，基带算法功能块级的硬件复用就不适用。此外，目前多协议或多功能通常采用FPGA或高性能的DSP(数字信号处理器)来实现。这种方法虽然灵活度高，但是资源消耗较大。

发明内容

本发明的目的在于提供一种基于可重构架构的多协议RFID读写器的基带处理器，以及利用可重构的结构通过指令配置数据通路完成多种运算操作的方法，以实现高度的硬件复用，灵活的运算操作以及很高的处理性能。

本发明提供的基于可重构架构的多协议RFID读写器的基带处理器，包括：

一个可重构核，用于灵活配置不同的数据通路，完成多种运算操作。

一个控制器，充当指令发生器，用于实时地产生含有配置信息的指令从而指导可重构核的通路配置。

上述可重构核包含一个运算单元、多个寄存器堆和互联单元。其中，运算单元包括算术运算块、逻辑运算块和互联单元，用于实现加法、减法、乘法等基本算术运算和按位与、或、异或等基本逻辑运算；寄存器堆分为串入并出(SIPO)型和并入并出(PIPO)型，前者由移位寄存器构成，用于存放单输入、具有相关性且需要实时处理的数据，后者由一般的寄存器构成，用于存储运算的中间结果；互联单元分为普通互联单元和数据选择单元，分别用于可重构核各组成模块间的连接选择和从某一寄存器堆中任意位置的数据选择。

上述算术运算块由多个booth编码器、12-2压缩器、4-2压缩器、全加器和桶状移位器构成。booth编码器用于实现乘法操作的booth编码，得到九个部分积的结果；12-2压缩器和4-2压缩器分别完成12-2和4-2的信息压缩，并分别实现12个操作数和4个操作数信息的传递；全加器用于实现两输入的全加；桶状移位器可实现任意小于16比特宽度的右移，防止运算结果的溢出。算术运算块中所包含的各运算模块内部的工作状况，诸如操作数的类型，处理的数据量等，由控制器产生的指令来控制。各运算模块通过不同的连接组合可以实现不同的运算，例如：

booth编码器、12-2压缩器、4-2压缩器、全加器和移位器的结合可实现乘法或乘加操作；

12-2压缩器、4-2压缩器、全加器以及移位器的结合可实现加法、减法或累加运算。

上述逻辑运算块是基于查找表(LUT)结构，可实现按位与、或和异或三种逻辑运算。

上述普通互联单元由多路选择器构成，设置在可重构核各组成模块之间，由控制器产生的指令进行选择。上述数据选择单元包含多组数据选择器，每组数据选择器由一个4-1多路选择器、四个8-1多路选择器和七个16-1多路选择器构成，可同时输出12个数据。数据选择单元的操作依据控制器产生的指令进行。

上述可重构核设计为两级流水线结构，用于通信链路I、Q两路的并行工作，有效地处理I、Q两路信号，大大提高了资源利用率和工作时钟频率。具体为：

第一级流水线结构中包括多个互联单元、booth编码器、12-2压缩器和逻辑运算块；

第二级流水线结构中包括多个4-2压缩器、全加器和桶状移位器。

本发明所述的控制器是一个TI指令集兼容的DSP，充当指令发生器。其中设有一个大的存储单元，用于存放指令生成所需的配置信息。

本发明提出的利用可重构的结构，通过指令配置数据通路，实现多种运算操作的方法，用于实时地控制可重构核建立相应的数据通路从而完成基带算法，具体是将RFID读写器所需处理的基带算法，包括FIR滤波算法、相关算法、FMO或Miller(米勒)解码算法、升余弦变换以及Hilbert(希尔伯特)运算，分解为可重构核提供的基本运算操作，包括乘法、加法、乘加和累加，其分解过程以指令的形式体现出来，控制可重构核逐步完成算法操作。

本发明还提出适用于上述RFID读写器基带算法的数据通路配置方法，以实现硬件资源复用前提下的多种运算操作。数据通路的配置即数据通路的连接，表现在可重构核各组成部分之间以及各组成部分内部的连接和功能设置；可重构核各组成部分内部连线和组成部分间的连接按照控制器产生的指令进行；不同的配置方式完成不同的运算操作，本发明可提供的数据通路及对应的运算包括：

(1)SIPO寄存器、booth编码器、12-2和4-2压缩器、全加器、移位器、以及PIPO寄存器、该条通路实现输入数据的乘法或乘加操作且运算结果存入PIPO寄存器中；

(2)SIPO寄存器、12-2和4-2压缩器、全加器、移位器、以及PIPO寄存器，该通路完成输入数据的加法或累加运算；

(3)SIPO寄存器，逻辑运算模块，12-2和4-2压缩器，全加器，移位器，以及PIPO寄存器；该通路完成输入数据逻辑运算以及加法或累加运算；

(4)SIPO寄存器、用于数据选择的互联单元、12-2压缩器、4-2压缩器、全加器、移位器、以及PIPO寄存器，该通路实现需要实时处理的SIPO寄存器中任意位置数据的加法或累加操作；

(5)SIPO寄存器、用于数据选择的互联单元、booth编码器、12-2和4-2压缩器、全加器、移位器、以及PIPO寄存器，该通路实现需要实时处理的SIPO寄存器中任意位置数据的乘法或乘加操作；

(6)PIPO寄存器、booth编码器、12-2和4-2压缩器、全加器、移位器、以及PIPO寄存器、该通路完成中间结果进一步的乘法或乘加运算；

(7)PIPO寄存器、12-2压缩器、4-2压缩器、全加器、移位器、以及PIPO寄存器。该通路实现中间结果进一步的加法或累加运算。

可重构核可以提供多种数据通路，各组成部分之间通路的配置依靠互联单元来完成，切换方式受控制器产生的指令控制；各组成部分内部的工作状态及连接关系受控制器产生的指令控制。

由于可重构核是两级流水线结构，其数据通路按照流水线的划分分级配置，两级流水线结构中可以分别设置两个不同的数据通路，满足I、Q两路信号流水线的处理要求。控制指令中包含的配置信息分别作用在两级流水线中。

控制器产生的指令包含建立数据通路需要的所有配置信息，它包括静态指令和动态指令两类。其中，静态指令在每个基带算法所对应的功能周期内其指令内容不发生改变，它定义了可重构核各组成部分内容的电路连接和工作方式，静态指令所含的配置信息控制可重构核各组成部分内部的工作状况和电路连接；动态指令在每个时钟周期内其指令内容都会发生变化，它定义了可重构核各组成部分之间的连接情况，动态指令所含的配置信息控制可重构核各组成部分间的电路连接。

本发明的特点在于：首先，采用可重构结构实现支持多协议的RFID读写器基带处理器，该结构是在基本运算结构基础上的复用，最大限度的节省了硬件消耗；其次，可重构核可以在控制器产生的指令作用下配置多种数据通路从而实现不同的运算操作；接着，任何基带算法都可以分解为基本运算格式，其分解过程以指令的形式实时给出，控制可重构核按照分解步骤建立数据通路，逐步完成基带算法；最后，数据通路的配置分为外部通路和内部通路的配置两部分，分别由动态指令和静态指令分别控制，从而降低了控制器和可重构核间通信的数据带宽。

附图说明

图1为多协议RFID系统读写器的基带处理流程图；

图2为多协议RFID读写器基带处理器的系统结构图。

图3为可重构核中算术运算块的结构图。

图4为可重构核互联单元中数据选择单元的单位结构图。

图5为控制器产生的指令集的结构图。

图中标号：

101为接收部分(Rx),102为解调单元,103为FIR滤波器,104为COR相关器,105为比较器,106为解码器,107为发送部分(Tx),108为升余弦滤波器,109为延迟模块，110为Hilbert滤波器。

201为可重构核,202为控制器,203为运算单元,204为SIPO寄存器堆,205为PIPO寄存器堆,206为互联单元。

301为booth编码器,302为12-2压缩器,303为4-2压缩器,304为全加器,305为桶状移位器。

401为4-1多路选择器,402为8-1多路选择器,403为16-1多路选择器。

501为动态指令,502为静态指令。

具体实施方式

以下参照附图详细描述本发明的具体实施方式。

图2是本发明多协议RFID读写器基带处理器的系统结构图。可重构核201在控制器202产生的指令的控制下实时地配置各种数据通路实现所需的基带算法操作。可重构核201由一个运算单元203，多个SIPO204和PIPO205寄存器堆，和多个互联单元206构成。

运算单元203包含算术运算块207，逻辑运算块208和互联单元206。运算单元实现各种所需的运算操作，其中算术运算块可实现加法、减法、乘法、累加、乘加等基本运算，逻辑运算块在基于查找表的结构上可实现按位与、或、异或等操作。

SIPO寄存器堆204用于存放串行输入的具有相关性且需要实时处理的数据，例如用于相关和滤波操作的数据等，采用移位寄存器的结构。PIPO寄存器堆205是普通的寄存器结构，用于存放并入并出的中间运算结果。所有的寄存器堆都独立受控于指令中的寄存器存储使能信号。

互联单元206包括普通互联单元和数据选择单元。普通互联单元用于实现可重构核各组成模块之间的选择连接。运算单元和寄存器堆之间的连接以及运算单元内部各模块之间的连接都是通过普通互联单元实现。数据选择单元用于实现从某一寄存器堆中任意位置的数据选择。

可重构核数据通路的配置包括其各组成部分间的通路连接和各组成部分内的工作方式和电路连接，前者称为外部通路配置，包括运算模块、多个寄存器堆和用于数据选择的互联单元之间的连接；后者称为内部通路配置，包括运算模块内部各组成部分之间的电路连接和各组成部分内部工作模式的定义。两类通路配置中所有电路的连接选择都是通过互联单元实现。

图3是算术运算块的结构图。算术运算块由booth编码器301，12-2压缩器302，4-2压缩器303，全加器304和桶状移位器305构成。booth编码器301用于乘法运算的booth编码，输入两个操作数，输出9个编码结果作为乘法运算的部分积。12-2压缩器302和4-2压缩器303分别进行12-2和4-2的压缩操作，全加器304为两输入结构，实现2输入操作数的全加运算。一个12-2压缩器302结合一个4-2压缩器303和一个全加器304，或只结合一个全加器，可实现12输入或12输入以下的全加运算；一个4-2压缩器303结合一个全加器304可实现4输入或4输入数以下的全加运算；若相邻两个12-2的压缩结果作为后级一个4-2压缩器的输入，则可实现累加运算。移位器305可以右移任意小于16比特的宽度以防止运算结果的溢出。算术运算块中各组成模块的不同组合可以实现不同的运算方式，包括加法、减法、乘法、累加和乘加运算等，具体操作方法如下：

(1)一个12-2压缩器302对12个操作数进行信息压缩得到两个压缩结果，然后送入一个全加器304，从而实现12个输入的加法操作。为了防止运算结果溢出，全加器304的输出结果要经过移位器305，其移位后的结果作为最终输出。在无操作数的输入位置上输入0值，则该结构可以实现任意小于12个操作数的全加运算。此外，多个这样的结构组合可同时实现多组12输入的加法操作。

(2)一个12-2压缩器302对12个操作数进行信息压缩得到两个压缩结果，然后送入一个4-2压缩器303，之后进行通过一个全加器304进行全加运算，从而实现12个输入的加法操作。为了防止运算结果溢出，全加器的输出结果要经过移位器305，其移位后的结果作为最终输出。在无操作数的输入位置上输入0值，则该结构可以实现任意小于12个操作数的全加运算。此外，多个这样的结构组合可同时实现多组12输入的加法操作。

(3)一个4-2压缩器303对4个操作数进行信息压缩得到两个压缩结果，然后送入一个全加器304，从而实现4输入的加法操作。为了防止运算结果溢出，全加器304后面要接一个移位器305，移位后的结果作为最终输出。在无操作数的输入位置上输入0值，则该结构可以实现任意小于4操作数的全加运算。此外，多个这样的结构组合可同时实现多组4输入的加法操作。

(4)两个12-2压缩器302对两组12操作输入进行信息压缩分别得到两个压缩结果，将其送入一个4-2压缩器303，4-2压缩器303的输出结果经过一个全加器304，从而实现两组12输入加法操作的累加，或者24个操作数的全加运算。为了防止操作结果溢出，全加器的输出要经过移位操作。多个这样的组合得出的结果再次送到12-2压缩器、4-2压缩器以及全加器，可以实现多组12输入加法操作的累加或多输入的全加操作。

(5)n(n<13)个操作数经过反向器进入一个12-2压缩器302，压缩结果连同数值n作为一个4-2压缩器303的输入，之后经过全加器304和移位器，从而实现n输入的减法操作。多个这样的组合可实现多组n输入的减法运算。

(6)一个booth编码器301对两输入数进行编码，得到的九个编码结果作为乘法运算的部分积，然后经过一个12-2压缩器302和一个全加器304，从而实现两输入的乘法操作。为防止操作结果溢出，全加器的输出要经过移位器进行移位操作。移位后的结果作为最终的输出。多个这样的组合可以实现多组两输入的乘法操作。

(7)一个booth编码器301对两输入数进行编码，得到的九个编码结果作为乘法运算的部分积，然后经过一个12-2压缩器302、一个4-2压缩器303和一个全加器304，从而实现两输入的乘法操作。为防止操作结果溢出，全加器的输出要经过移位器305进行移位操作。移位后的结果作为最终的输出。多个这样的组合可以实现多组两输入的乘法操作。

(8)两个booth编码器301分别对两输入数进行编码，得到的两组编码结果送入两个12-2压缩器302，两组压缩结果作为一个4-2压缩器303的输入，最后经过一个全加器304，从而实现两输入乘加运算。为防止操作结果溢出，全加器的输出要经过移位器305进行移位操作。移位后的结果作为最终的输出。多个这样的组合得出的结果再次送到12-2压缩器、4-2压缩器以及全加器，可以实现多组乘加运算。

算术运算块作为可重构核一个组成模块，其内部各组成部分的电路连接和各组成部分内部工作方式的定义都归结为内部通路的配置。上述所有的组合方式以及各组合方式实现的运算依靠互联单元的连接选择。互联单元中的多路选择器独立受控于指令信息。

图4是互联单元中数据选择单元的单位结构图。互联单元实现可重构核通路配置中所有电路的连接选择，其中用于普通链路连接的互联单元称为普通互联单元；用于从某寄存器堆中选择数据输出的互联单元称为数据选择单元。普通互联单元的结构由多路选择器构成，数据选择单元由多个如图4所示的单位结构组成，每个单位结构可输出12个选择数据。数据选择单元的单位结构包括1个4-1多路选择器401，4个8-1的多路选择器402和7个16-1的多路选择器403。每个选择器都独立的受控于指令，选择出指令要求的数据。本发明中，数据选择单元主要应用于相关运算操作数的选取。

图5是控制器产生的指令集的结构图。按照其控制功能和变化频率，指令分为动态指令501和静态指令502两级。静态指令控制可重构核内部数据通路的配置，它在一个基带算法操作周期内不发生变化。动态指令控制可重构核外部数据通路的配置，它在每个时钟周期都会进行更新，根据基带算法分解的需要，实时地改变外部通路连接，即改变基本运算操作。静态指令和动态指令中所包含的配置信息如表1所示。其中，静态指令包括action，div，mulsign，rlu_op，connect；动态指令包括step，src_sel，dest_sel，shift_wid。其具体定义如下：

action：通知可重构核各组成部分内部当前的基带算法类型，即确定可重构核的工作方式。例如，当前的算法是滤波操作，需要累加运算，则可重构核中12-2压缩器与4-2压缩器按照实现累加运算的功能进行连接。

div：用于定义可重构核各组成部分的操作数的运算宽度，本发明支持8比特、16比特和32比特运算。对于每一种基带算法，其所需的操作数宽度基本是固定的。

mulsign：用于定义可重构核各组成部分的运算是否为有符号运算，尤其定义乘法运算是否为有符号乘法，即对booth编码器进行约束。

rlu_op：用于控制可重构核运算单元中的逻辑运算块的功能。本发明支持的逻辑运算包括按位与、或、异或等。rlu_op就是根据基带算法要求，选择出某一种逻辑运算。

connect：控制互联单元中的数据选择单元，connect的指令信息包含对数据选择单元单位结构每一个多路选择器的控制，尤其用于无规则数据选取的相关运算中。

step：在操作过程中可能出现某一种基本运算在一条数据通路中不能完成的情况，例如累加运算需要两条数据通路完成。也可能出现操作规模大于硬件提供的数据吞吐量，需要多个周期完成的情况，因此需要用step信息标识当前的操作步骤。

src_sel：用于控制可重构核中运算单元的数据选取位置，即从哪个寄存器堆中读取操作数。

dest_sel：用于控制可重构核中运算单元将操作结果存放到哪个寄存器堆中。

shift_wid：用于控制移位器右移的宽度，本发明支持小于16比特任意宽度的右移。

最后所应说明的是：以上实施例仅用以说明而非限制本发明的技术方案，尽管参照上述实施例对本发明进行了详细说明，本领域的普通技术人员应当理解：依然可以对本发明进行修改或者等同替换，而不脱离本发明的精神和范围的任何修改或局部替换，其均应涵盖在本发明的权利要求范围当中。

表1配置信息

名称	功能
		action	静态。定义每个组成模块的功能。
div	静态。选择算术运算的宽度模式。
		mulsign	静态。标识该操作是否为有符号操作。
rlu_op	静态。选择逻辑操作类型。
		connect	静态。控制互联单元进行数据选择。
step	动态。指不每个算法功能当前的运算步骤。
		src_sel	动态。选择从哪个寄存器堆中读取数据。
dest_sel	动态。寄存器的使能信号。
		shift_wid	动态。选择移位宽度。

Claims (8)

1.一种基于可重构架构的多协议射频标签读写器基带处理器，其特征在于，它包括：

一个可重构核，用于实现多个协议规定的基带算法；

一个控制器，充当指令发生器，用于产生配置信息以控制可重构核中数据通路的建立；

其中，所述的可重构核包括：

一个含有算术运算模块、逻辑运算模块和互联单元的运算单元，用于实现加法、减法、乘法、累加、乘加等基本算术操作和按位与、或、异或等基本逻辑操作；

多个并入并出寄存器堆，用于存储运算的中间结果；

多个串入并出寄存器堆，用于存放单输入具有相关性且需要实时处理的数据；

多个互联单元，分为普通互连单元和数据选择单元，分别用于可重构核各组成部分间的连接选择和从某一寄存器堆中进行无规律的数据选择。

2.根据权利要求1所述的基于可重构架构的多协议射频标签读写器基带处理器，其特征在于所述的算术运算模块包括：

多个booth编码器，用于完成乘法运算的booth编码，得到九个部分积的结果；

多个12-2压缩器，用于12-2压缩结果的处理，实现12个操作数的信息传递；

多个4-2压缩器，用于对4-2压缩结果的处理，实现4个操作数的信息传递；

多个两输入全加器，用于两输入全加运算；

多个桶状移位器，实现小于16比特任意宽度右移，以防止数据溢出。

3.根据权利要求1所述的基于可重构架构的多协议射频标签读写器基带处理器，其特征在于所述的逻辑运算模块是基于查找表的结构，实现按位与、或和异或的运算。

4.根据权利要求1所述的基于可重构架构的多协议射频标签读写器基带处理器，其特征在于所述的普通互联单元由多路选择器构成，设置在可重构核各组成模块之间，由控制器产生的指令进行选择；所述的数据选择单元含有多组数据选择器，每组数据选择器由1个4-1多路选择器、4个8-1多路选择器和7个16-1多路选择器构成，同时输出12个数据，数据选择单元的操作依据控制器产生的指令进行。

5.根据权利要求1所述的基于可重构架构的多协议射频标签读写器基带处理器，其特征在于所述的的可重构核具有两级流水线结构，用于通信链路I、Q两路的并行工作，其具体结构为：

第一级流水线结构中含有互联单元、booth编码器、12-2压缩器和逻辑运算块；

第二级流水线结构中含有4-2压缩器、全加器和桶状移位器。

6.根据权利要求1所述的基于可重构架构的多协议射频标签读写器基带处理器，其特征在于所述控制器产生的指令分为静态指令和动态指令两种，其中：

静态指令在每一种基带算法所对应的功能周期中其指令内容不发生变化，它定义了可重构核各组成部分内部的电路连接及工作方式；

动态指令在每个时钟周期其指令内容都会发生变化，它定义了可重构核各组成部分之间的连接情况。

7.一种多协议射频标签读写器基带算法的实现方法，其特征在于将射频标签读写器所需处理的基带算法，包括FIR滤波算法、相关算法、FMO或Miller解码算法、升余弦变换以及Hilbert运算，分解为可重构核提供的基本运算操作，包括乘法、加法、乘加和累加，其分解过程以指令的形式体现出来，控制可重构核逐步完成算法操作。

8.一种适用于射频标签读写器基带算法的数据通路配置方法，以实现硬件资源复用前提下的多种运算操作，其特征在于所述数据通路及对应的运算如下：

(1)SIPO寄存器、booth编码器、12-2压缩器、4-2压缩器、全加器、移位器、以及PIP0寄存器，该条通路实现输入数据的乘法或乘加操作且运算结果存入PIPO寄存器中；

(2)SIPO寄存器、12-2压缩器、4-2压缩器、全加器、移位器、以及PIPO寄存器，该通路完成输入数据的加法或累加运算；

(3)SIPO寄存器，逻辑运算模块，12-2和4-2压缩器，全加器，移位器，以及PIPO寄存器；该通路完成输入数据逻辑运算以及加法或累加运算；

(4)SIP0寄存器、用于数据选择的互联单元、12-2压缩器、4-2压缩器、全加器、移位器、以及PIP0寄存器，该通路实现需要实时处理的SIPO寄存器中任意位置数据的加法或累加操作；

(5)SIPO寄存器、用于数据选择的互联单元、booth编码器、12-2和4-2压缩器、全加器、移位器、以及PIP0寄存器，该通路实现需要实时处理的SIP0寄存器中任意位置数据的乘法或乘加操作；

(6)PIPO寄存器、booth编码器、12-2压缩器、4-2压缩器、全加器、移位器、以及PIPO寄存器、该通路完成中间结果进一步的乘法或乘加运算；

(7)PIPO寄存器、12-2压缩器、4-2压缩器、全加器、移位器、以及PIPO寄存器。该通路实现中间结果进一步的加法或累加运算；

其中，SIPO寄存器为串入并出型寄出器，PIPO寄存器为并入并出型寄存器。

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