CN214045680U

CN214045680U - 一种粗粒度可重构ofdm发射端、接收端及通信系统

Info

Publication number: CN214045680U
Application number: CN202023257829.XU
Authority: CN
Inventors: 卜智勇; 曹文翰
Original assignee: Shanghai Hanxin Industrial Development Partnership LP
Current assignee: Shanghai Hanxin Industrial Development Partnership LP
Priority date: 2020-12-29
Filing date: 2020-12-29
Publication date: 2021-08-24
Anticipated expiration: 2030-12-29

Abstract

本实用新型涉及一种粗粒度可重构OFDM发射端、接收端及通信系统，其中，发射端包括依次连接的信道编码器、信号调制器、快速傅里叶逆变换处理器、循环前缀插入器、滤波器和数模转换器；接收端包括依次连接的模数转换器、滤波器、循环前缀消除器、快速傅里叶变换处理器、信号解调器和信道解码器；所述快速傅里叶逆变换处理器和快速傅里叶变换处理器采用粗粒度可重构阵列实现。本实用新型改善了主流通信设施如基站的可编程性和灵活性。

Description

一种粗粒度可重构OFDM发射端、接收端及通信系统

技术领域

本实用新型涉及OFDM通信技术领域，特别是涉及一种粗粒度可重构OFDM发射端、接收端及通信系统。

背景技术

随着信息技术领域的飞速发展，使用基于专用集成电路ASIC及现场可编程逻辑阵列FPGA的通信传输设备已无法满足日益提高的高能耗比和低成本要求。ASIC是应特定用户要求和特定电子系统的需要而设计、制造的集成电路，具有功能单一、研发周期长、成本高等明显缺点，且一经投产则无法后续修改和升级。

现有的FPGA器件属于专用集成电路中的一种半定制电路，是可编程的逻辑列阵，能够有效的解决原有的器件门电路数较少的问题。目前使用FPGA来进行ASIC设计是非常流行的方式之一。FPGA的基本结构包括可编程输入输出单元，可配置逻辑块，数字时钟管理模块，嵌入式块RAM，布线资源，内嵌专用硬核，底层内嵌功能单元。FPGA具有布线资源丰富，可重复编程和集成度高，投资较低的特点。然而，在灵活性高的同时，FPGA的低粒度位宽也损失了能效性。

在目前的通信领域，正交频分复用技术(Orthogonal Frequency DivisionMultiplexing，OFDM)是极为重要调制解调方法，在5G NR、LTE、WiFi、WiMAX等通信技术中有着举足轻重的作用。OFDM通过频分复用实现高速串行数据的并行传输,它具有较好的抗多径衰弱的能力，能够支持多用户接入。目前采用OFDM从而实现通信功能的主流通信设施如基站等采用的是ASIC和桌面级CPU如x86架构的通用处理器，而这种专用集成电路和传统CPU具有灵活性小、能耗比低等明显缺点。

实用新型内容

本实用新型所要解决的技术问题是提供一种粗粒度可重构OFDM发射端、接收端及通信系统，改善了主流通信设施如基站的可编程性和灵活性。

本实用新型解决其技术问题所采用的技术方案是：提供一种粗粒度可重构OFDM发射端，包括依次连接的信道编码器、信号调制器、快速傅里叶逆变换处理器、循环前缀插入器、滤波器和数模转换器，所述快速傅里叶逆变换处理器采用粗粒度可重构阵列实现；所述粗粒度可重构阵列包括寄存器和M*N个粗粒度可重构单元，所述M*N个粗粒度可重构单元中每一行的粗粒度可重构单元依次连接，每一列的粗粒度可重构单元依次连接，其中，第一行中所有的粗粒度可重构单元均与所述寄存器相连。

所述粗粒度可重构单元包括静态随机存储器、算数逻辑单元、两个数据选择器、配置逻辑单元、四个输入端和四个输出端；所述两个数据选择器的输入端均与所述四个输入端相连，输出端均与所述算数逻辑单元相连，所述静态随机存储器、配置逻辑单元和算数逻辑单元依次相连，所述算数逻辑单元的输出端与所述四个输出端相连。

所述信道编码器、滤波器和数模转换器中的一个或几个采用所述粗粒度可重构阵列实现。

本实用新型解决其技术问题所采用的技术方案是：提供一种粗粒度可重构OFDM接收端，包括依次连接的模数转换器、滤波器、循环前缀消除器、快速傅里叶变换处理器、信号解调器和信道解码器，所述快速傅里叶变换处理器采用粗粒度可重构阵列实现；所述粗粒度可重构阵列包括寄存器和M*N个粗粒度可重构单元，所述M*N个粗粒度可重构单元中每一行的粗粒度可重构单元依次连接，每一列的粗粒度可重构单元依次连接，其中，第一行中所有的粗粒度可重构单元均与所述寄存器相连。

所述信道解码器、滤波器和模数转换器中的一个或几个采用所述粗粒度可重构阵列实现。

本实用新型解决其技术问题所采用的技术方案是：提供一种粗粒度可重构OFDM通信系统，包括上述的粗粒度可重构OFDM发射端和上述的粗粒度可重构OFDM接收端。

有益效果

由于采用了上述的技术方案，本实用新型与现有技术相比，具有以下的优点和积极效果：

本实用新型中快速傅里叶变换和快速傅里叶逆变换均通过粗粒度可重构处理阵列实现，使得计算快速傅里叶变换和快速傅里叶逆变换的点数可以是任意的，当计算复杂度较高时，同样能够高效地得到结果。另外，粗粒度可重构处理阵列还可以选择性地对D/A、A/D、滤波、信道编码等运算量不同的数字信号处理进行处理，实现使用粗粒度可重构处理阵列与ASIC、FPGA、DSP芯片相结合的异构系统来处理不同的工作，这种系统的优势是能够综合系统的可编程性和能耗比。

附图说明

图1是本实用新型实施方式中粗粒度可重构OFDM发射端的结构示意图；

图2是本实用新型实施方式中粗粒度可重构OFDM接收端的结构示意图；

图3是本实用新型实施方式中粗粒度可重构处理阵列的结构示意图；

图4是本实用新型实施方式中粗粒度可重构单元的结构示意图。

具体实施方式

下面结合具体实施例，进一步阐述本实用新型。应理解，这些实施例仅用于说明本实用新型而不用于限制本实用新型的范围。此外应理解，在阅读了本实用新型讲授的内容之后，本领域技术人员可以对本实用新型作各种改动或修改，这些等价形式同样落于本申请所附权利要求书所限定的范围。

本实用新型的实施方式涉及一种粗粒度可重构OFDM通信系统，包括如图1所示的粗粒度可重构OFDM发射端和如图2所示的粗粒度可重构OFDM接收端。

其中，粗粒度可重构OFDM发射端包括依次连接的信道编码器、信号调制器、快速傅里叶逆变换处理器、循环前缀插入器、滤波器和数模转换器，所述快速傅里叶逆变换处理器采用粗粒度可重构阵列实现。粗粒度可重构OFDM接收端包括依次连接的模数转换器、滤波器、循环前缀消除器、快速傅里叶变换处理器、信号解调器和信道解码器，所述快速傅里叶变换处理器采用粗粒度可重构阵列实现。

由此可见，本实施方式中快速傅里叶变换和快速傅里叶逆变换均由粗粒度可重构阵列实现，通过粗粒度可重构阵列进行数据预处理、整合以及蝶形运算时，其具有高时钟频率，高计算能力，从而能够大量减少编译时间，减少系统重构时间，重构时间缩短到100ns以内。粗粒度可重构处理阵列的颗粒度可以介于CPU和LUT之间，节省大量布局布线资源，与ASIC芯片相比，使得OFDM系统可以大大降低生产成本，且大大缩短大规模投产时间。

如图3所示，本实施方式中的粗粒度可重构阵列包括寄存器和4*4个粗粒度可重构单元RC，所述4*4个粗粒度可重构单元RC中每一行的粗粒度可重构单元RC依次连接，每一列的粗粒度可重构单元RC依次连接，其中，第一行中所有的粗粒度可重构单元RC均与所述寄存器相连。本实施方式中的寄存器具有很高的读写速度，可用于储存数据，其内的数据可以进行算数和逻辑计算，同时也可以用于寻址，从而统筹处理粗粒度可重构单元RC的运算。

其中，粗粒度可重构单元RC是用于处理可重构系统的基本运算的最小单元，其可以实现编码、滤波、快速傅里叶变换、快速傅里叶逆变换等运算。值得注意的是，本实施方式的可重构OFDM通信系统中，用户和设备制造商可以自主决定发射端中的信道编码器、滤波器和数模转换器、以及接收端中的模数转换器、滤波器和信道解码器是否使用粗粒度可重构阵列进行计算。也就是说，针对上述发射端中的信道编码器、滤波器和数模转换器、以及以及接收端中的模数转换器、滤波器和信道解码器，用户和设备制造商也可以使用专用集成电路ASIC来实现。使用粗粒度可重构处理阵列与ASIC、FPGA、DSP芯片相结合的异构系统来处理不同的工作，能够综合系统的可编程性和能耗比。

如图4所示，本实施方式的粗粒度可重构单元RC包括静态随机存储器SRAM、算数逻辑单元ALU、两个数据选择器MUX、配置逻辑单元、四个输入端和四个输出端；所述两个数据选择器的输入端均与所述四个输入端相连，输出端均与所述算数逻辑单元相连，所述静态随机存储器、配置逻辑单元和算数逻辑单元依次相连，所述算数逻辑单元的输出端与所述四个输出端相连。

其中，静态随机存取存储器SRAM是随机存取存储器的一种，其利用晶体管来存储数据。两个数据选择器MUX根据给定的输入地址代码(即通过四个输入端输入的信号)，从一组输入信号中选出指定的一个送至算数逻辑单元ALU。算数逻辑单元ALU是能实现多组算术运算和逻辑运算的组合逻辑电路，也是执行该可重构系统运算的核心组成部分，其由与门和或门构成，主要功能是进行二位元的算术运算，如加减乘。在该粗粒度可重构单元中，二进制都以补码的形式来表示。该粗粒度可重构OFDM通信系统中的快速傅里叶变换和快速傅里叶反变换皆是由算数逻辑单元所实现。而可重构则体现在开发人员、用户和设备提供商保留了自主选择使用该可重构系统来进行的运算。例如，用户可以选择使用该可重构系统进行实现OFDM调制和解调的全部通信过程；同时也可以仅仅使用该系统进行OFDM的核心运算——傅里叶变换/傅里叶逆变换，而将其他运算例如编码、滤波以及数模转换等功能另行交由的专用集成电路ASIC或者定制的硬件加速器HAC来实现。如此一种混合的异构可重构系统不仅能够最大效率利用各种架构专长的性能优势，同时能够保留可重构系统CGRA基于软件定义硬件的高度科定制化特点。配置逻辑单元决定了该系统的“粒度”。可重新配置逻辑的粒度定义为映射工具所寻址的配置逻辑单元的大小。“细粒度”通常在将算法实现到硬件中时意味着更大的灵活性。但是，由于每次计算需要更多的路由选择，因此在功率，面积和延迟方面都有相应的损失。细粒度的体系结构在位级别的操作级别上工作。而粗粒度处理元素则针对标准数据路径应用进行了更好的优化。可以通过在同一芯片上使用混合的粗粒度系统和细粒度系统来解决此问题。由于粗粒度可重构单元RC中包括算术逻辑单元ALU，因此与一组互连的较小功能单元相比，其将更快地执行这些计算，并且具有更高的电源效率。使用粗粒度可重构单元RC旨在通过降低其灵活性，在功耗，面积，吞吐量方面取得比其更通用的更细粒度架构拥有更好的性能。

不难发现，本实用新型中快速傅里叶变换和快速傅里叶逆变换均通过粗粒度可重构处理阵列实现，使得计算快速傅里叶变换和快速傅里叶逆变换的点数可以是任意的，当计算复杂度较高时，同样能够高效地得到结果。另外，粗粒度可重构处理阵列还可以选择性地对D/A、A/D、滤波、信道编码等运算量不同的数字信号处理进行处理，实现使用粗粒度可重构处理阵列与ASIC、FPGA、DSP芯片相结合的异构系统来处理不同的工作，这种系统的优势是能够综合系统的可编程性和能耗比。

Claims

1.一种粗粒度可重构OFDM发射端，其特征在于，包括依次连接的信道编码器、信号调制器、快速傅里叶逆变换处理器、循环前缀插入器、滤波器和数模转换器，所述快速傅里叶逆变换处理器采用粗粒度可重构阵列实现；所述粗粒度可重构阵列包括寄存器和M*N个粗粒度可重构单元，所述M*N个粗粒度可重构单元中每一行的粗粒度可重构单元依次连接，每一列的粗粒度可重构单元依次连接，其中，第一行中所有的粗粒度可重构单元均与所述寄存器相连。

2.根据权利要求1所述的粗粒度可重构OFDM发射端，其特征在于，所述粗粒度可重构单元包括静态随机存储器、算数逻辑单元、两个数据选择器、配置逻辑单元、四个输入端和四个输出端；所述两个数据选择器的输入端均与所述四个输入端相连，输出端均与所述算数逻辑单元相连，所述静态随机存储器、配置逻辑单元和算数逻辑单元依次相连，所述算数逻辑单元的输出端与所述四个输出端相连。

3.根据权利要求1所述的粗粒度可重构OFDM发射端，其特征在于，所述信道编码器、滤波器和数模转换器中的一个或几个采用所述粗粒度可重构阵列实现。

4.一种粗粒度可重构OFDM接收端，其特征在于，包括依次连接的模数转换器、滤波器、循环前缀消除器、快速傅里叶变换处理器、信号解调器和信道解码器，所述快速傅里叶变换处理器采用粗粒度可重构阵列实现；所述粗粒度可重构阵列包括寄存器和M*N个粗粒度可重构单元，所述M*N个粗粒度可重构单元中每一行的粗粒度可重构单元依次连接，每一列的粗粒度可重构单元依次连接，其中，第一行中所有的粗粒度可重构单元均与所述寄存器相连。

5.根据权利要求4所述的粗粒度可重构OFDM接收端，其特征在于，所述粗粒度可重构单元包括静态随机存储器、算数逻辑单元、两个数据选择器、配置逻辑单元、四个输入端和四个输出端；所述两个数据选择器的输入端均与所述四个输入端相连，输出端均与所述算数逻辑单元相连，所述静态随机存储器、配置逻辑单元和算数逻辑单元依次相连，所述算数逻辑单元的输出端与所述四个输出端相连。

6.根据权利要求4所述的粗粒度可重构OFDM接收端，其特征在于，所述信道解码器、滤波器和模数转换器中的一个或几个采用所述粗粒度可重构阵列实现。

7.一种粗粒度可重构OFDM通信系统，其特征在于，包括如权利要求1-3中任一所述的粗粒度可重构OFDM发射端和如权利要求4-6中任一所述的粗粒度可重构OFDM接收端。