JPS6186872A - たたみこみによるデイジタル信号のリアルタイム処理のための装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の分野 この発明は、信号のリアルタイム処理を行なうための、
したがって、高い計算速度を必要とするための＆置に関
するものであり、形式 ％式％ の循環たたみこみに変換できるたたみこみ積の６１弾を
含ｌυでおり、上記式において、ｎ＝ｏ、１゜・・・、
Ｎ−’Ｉ、ならびにｎ−にはモジュロＮと考えられる。

この発明ＩＪディジタル１を号処理が必要な設協に使用
するのに適しており、かつ特に、ディジ１１ルシステム
および伝送チャネル間にインターフ１イスを形成するモ
デムに用いられるようなディジタルフｆルタに重要であ
る。

先行技術 ：つ１い処理速度を１ｑることができるかどうかは、討
停されるべき計算の？！２雑さを減少させることかでき
るかどうかに依る。用いられている従来の解７夫；・去
は、×　（ｎ）およびｈ（ｎ）についてのディスクリー
トなフーリエ変換＜ＤＦＴ）およびその結果の債を計算
し、次いでその結果の逆変換を計算することである。し
かし、この解決法は複素数を用いており丸めの誤差を導
く。さらに、進歩しｌこアルゴリズムが用いられるとき
でも（後続フーリエ変換、ワイノグラッド（Ｗｉｎｏｇ
ｒａｄ　）アルゴリズム）、たたみこみの各点ごとに要
求される乗ｐ　Ｊ＞よび加のの敢は高いデータの流れの
リアルタイム処理のためには多すぎる。

しっと有利なように思われる解決法は、数１１論変換（
Ｎ　Ｔ　Ｔ　：　ｎｕｍｂｅｒ　ｔｈｅｏｒｅｔｉｃ　
ｔｒａｎｓＪｏｒｍ）を用いることにある。たたみこみ
積を計算するためのバー１−ウｔ　ノ’　Ｉｔよ第１図
に示される秤類のものでしよい。Ｎ　Ｔ　’ｌ”回路の
入力および出力間の関係は次のと、１３ゆである。

Ｘ　　　＝−Σ　　　　　ｘ　　　（ｎ　　）　　　　
ａ　　　　（ｍｏｄ　　　Ｎノー）に ｎ＝Ｑ ここで、ｋ＝ｏ、１．・・・、Ｎ−１である。

この式にＪ５いて、αはモジュロＭ１のＮｆｆ１原子（
Ｒぐある。

ＮＴｒ−’回路は逆変換を行なう。

Ｎ　Ｔ　Ｔ　′ｉ″１矢の、期待できる利点は２種類で
ある。

たたみこみが、その１直がＭよりも小さいことを条件と
して、ノイズを計算することなく、正確に得られる。も
し長いＮ−モジュロＭの対が正しり）ｎばれれば、αは
非常に簡単であり、たとえば、２に等しい。この場合こ
の変換はもはや一役的な積を含まず、２進回路における
シフ［〜によって１ｑられる２　による乗算のみである
。より長い変換のために、Ｏ・−Ｅ７もまた採用される
。再度、乗紳は、加件の故をかなり増やすことなく変換
を行なう部分にＪ５いて抑えられる。しかし、他方では
、２つの欠点が存在する。すなわち、ｆ！障はピットレ
ベルで取（及うことによって置換えられること１．１５
よび演算、特に加篩はモジュロＭで行なわれなければな
らない。詳細に説明すると、そのような簡略化は、小さ
な長さの変換、特に、Ｎ　＝　４６３よひＮ＝３に対し
て用いられる場合のみイｉ刊である。

しかし、現実的には、非常に大きな全長についての変換
を行なう必要があり、かつそれはより小ざな良さの変換
に分割できる変換を用いる必要がある。

これらの理由を考慮して、ＮＴＴ演瞳が、４（質的に、
今日まで、２または３個の異なる２の棹吾の和または差
から生じる〜１の迫を用いて採用されている。

最初の場合、すなわち、Ｍ＝２“＋１の場合、２つの公
知の変換、寸なわら、メルセン（Ｍｃｒｓｅｎｎｅ　）
攻変（％（ＭＮＴ）おＪ：び演停が簡ＩＩ　／：；　７
−Ｌルマ数変換（ＦＮＴ）が用いられる。Ｆ　Ｎ　Ｔの
インブリメンデージ」ンは、ＩＥＥＥ　　ｔ−ランザク
シコンズ、ＶＤ＋、△５ＳＳＰ−２２，Ｎｏ、２．１９
７４　；ｆ　４月の第８７頁１．＞　イし９７頁のアガ
ーワールほかによる、゛ディジタルフィルタリングへの
応用を伴なうフーリエ変換を用いる高速たたみこみ°°
に述べられている。しかし、これらの変換は大さ゛イＴ
たたみこみ艮Ｎを許容しない。

第２の明合、現在用いられる演算はモジュロＭ整数の原
始根として２が用いられることができるようにりろＭの
１直に対して興味にあるにｔさ゛ず、モのどさ Ｍ　＝　２２φ−２會　＋１またはＭ　＝　２　”−’
　−２４’　　＋　１９〕１の解決法は、高速アルゴリ
ズムを用いて形成されることがぐきるより小さな長さの
変換へ簡単に分けることができるため好ましい。

これらの解決法は、シフトを簡略化するため、ＸにＣ（
Ｘ）＝Ｘ−１を代入する°１だけ減少される”°］−デ
ィングと組合わけても、不十分である。シフ１〜の１す
ｊｌざの程度は、Ｍ＝２２？−２’＋１の１ｑ百の３つ
の加粋ど同じである。

発明の目的 この発明の目的は、形式２Ｐ−２”＋１のモジ１ラスＭ
て゛、Ｐお」−びｑは整数であり、ＪＩＢ型的に（，１
Ｍはいくつかの演締のためにｒｊ刊である特定の形式２
２＋２チ　」−１を有する、Ｎ　Ｔ　Ｔ変換を用いたリ
アルタイム処理装置を提供すること−Ｃある。

」；す１？ｉ定的な目的は、必要な演粋、特にピッ１〜
シフトを商略化づ゛ることである。

この目的のため、 人力ｄ５よび出力をイエする乗算手段と、各々が前記入
力のうちの１つに関連する、形式２式％ のモジュラスＭでＮＴＴを行なうための回路と、前記乗
算手段の前記出力に関連するＮ　Ｔ　Ｔ−’を１７なう
ための逆変換回路 とを向えたたたみこみによるディジタル信号のリアルタ
イム処理のための装置が提供される。

Ｎ　Ｔ’　１回路の各々のｔ）ａには、弾術底変化およ
び■ン］−ディングを行なうための手段があり、ＮＴＴ
−”を行なうための回路に続いて、デコーディングおよ
び元の弾術底へ戻すための回路がある。

元の（２のべ囚）底における数ＸモジュロＭに、１）−
１１１ｑ−１ Ｘ−Σ　［、×１＋　Σ　ａ（ｍｏｄｕｌｏ　　Ｍ　＞
−４ｔＰ ｉ−＝ｏ　　　　　　　ｊ＝ｏ　　　　　　・・・（２
）にイエる。ｊ；うに数　Ｘｒ−１・・・ｘ、−１・・
・Ｘ、Ｘｏが新しい底（こ、１５いてり・１応するよう
に、それらの回路が（苗成される。

新しい陣術底において、同じ演口回路か次の条１′１を
満す限り、同じ演の回路に至るｔｌｉＩｒ、およびｅ、
の数組のうち１祖を用いることができる。

（ｆ、、Ｍ）＝１（すなわち、ｔｏおよびＭは互いに累
であり、「。は１と、Ｍ−１との間にある整数である）
、 ２　ｆｐ−１−１＝　Ｑｏ　＋　ｆ（、（ｍｏｄ　Ｍ　
＞および２　Ｑ＋−１−ｒｔ＋　　＜　ｍｏｄ　Ｍ　）
インデックス１の他の値に対して ２　ｆ　１−ｒｉ＋ｔ　＋　２ｅ　ｉ　＝　ｅｉ＋Ｔで
ある。

簡（１１′ｃあるため便利な２つのケースでは次のとＪ
３すＣある。

ｆ、、　　＝　＋　’Ｊ　　；　ｒ；−２Ｊｊ＝０．・
・・・・・、ｐ−ｑ−ｉｃ　ｊ−２Ｐ□　＋　ｊ　Ｊ　
　　２　　　Ｊ−０，・・・・・・、　ｑ−４または、 「１□　−−１；　ｒ、　＝−２’　　　　　　　　ｊ
＝Ｑ、・・・・・・、ｐ−ｑ−１ｅ３　＝２”ｓ＋Ｊ−
２４ｊ＝ｏ、・・・・・・、ｑ−１理論的な検討によれ
ば、それはモジ：Ｌ　Ｄ　Ｍ整数の全体に対する算術底
であり、任意の数Ｏ〈×〈Ｍはまさに２つの表示を右す
る形式２　＋−１の数を除く、新しい底における１個の
２進表示を有し、それは２つの表示がデコードされるこ
とができる限りそれらの回路に対しては河の重要性４：
）ない。

この場合、実務上重要なのはｐ＝２ｑ、　　ｆｏ＝１で
あり、これらの数の全体は２　の倍数ににって形成され
る。

くデコーディングのみならず）エンコーディングか、底
の変化の後または底の変化前に行＜−２ゆれてもよい。

しかし、第２の場合、エンコーディングによって、Ｃ（
Ｘ）　＝Ｘ−ｒ、はＸに対応する。

この後、［。−１で、エンコーディングＪ−３よび底の
変更が同じ回路で行なわれてもよいことがわかるであろ
う。

例によ・）で与えられた特定の実施例の以下の、ｉＴ細
なみ夕１明かＩうこの発明はよりよ（理解されよう。

実施例の説明 全体どしての装置のブロック図、そして、個々のグロッ
クににり満されるべぎｌｊｌ能を、この発明を実現する
ための特定の回路を説明する前に定義する。

第２図を＝％Ｊ　ｊ＋、＋、ｉ　ｌ、て、乗算器１０の
粗に至るチャネルの各々には、入力データＸｎまたはＨ
ｎ　　（バ、イトモジュロＭで表わされる）が底変更お
よび−［ンコード回路１２へ与えられ、かつコード化さ
れた埴Ｃ（ｎＸ）またはＣ（ｈｌｌ）へ変換される。２
つの動作は１ｆ意の順序て行なわれてもよい。たとえば
Ｘｎ１．：λ・ｊしては、 底変更を−まず行ないかつ値ＸをＸに変換し、次いでＸ
をＣ（Ｘ）＝ｘ−ｒ。へ変換するためエンコードするこ
とができるか、 また（よＸをＣ（Ｘ）＝Ｘｊ。へエンコードしかつＣ（
Ｘ）をｒｊえる底変更を行なうことができる。

デコードしかつ最初の底へ戻すための回路１４は、ｆ、
＝１の場合の２つの動作を組合わけることからなる既に
３１明した可能性を用いる。

Ｎ　Ｔ　Ｔ　ｊ＞よぴＮＴＴ−’変換を計のするための
回路１６および１８は一般にＮ＝３または４に対応する
、短い長さの変換を行なう複数個の回路を、必要な長さ
を与えるようにそのような変換を１立【るための回路に
関連させる。短い長さの変換を供給する回路は、好まし
くは、回路の没書１および製造を容易にするように少数
の形式のオペレータの中から選ぶことによって形成され
る。

引続き、その回路に用いられる基本的コンポーネントを
説明Ｊ−る。

基本エレメントを相合わせる加ｔ５器−減ｐ器ブロック
の複数個の適当な偶成： 長さ３および長さ４の変換を発生するための回路； より大きな良さの変換を１ｑるようにそのような変換を
組立てるための回路： および、Ω後に、ＮＴＴに対して“外部゛′どしてｒ−
え１）１することができる回路、すなわち、底変更、］
ンコード、デ：１−ドおよび一般の乗専のための回ｋＴ
１て゛あり、たたみこみ積を；１算づ−るために用いら
れる。

Ｆ’　＝　２０の１ｑ合の変換に適用でさ′るものとし
て、オペレータが説明される。しかし、それらの結果は
、まＩこ、一般に、この条件に合わないＰおよびｑの他
の対の値にもあてはまる。

基本的コンポーネント モジュロＩＶＩ術加悼器−減算器（第４図、第５図およ
び第５ａ図）を形成するために用いられる基本コンポー
ネントの形式は、可能な限りその数が小さい、イれらは
各々ｑビットで作動する（または、Ｃ１のり゛ブ倍数で
あるビット数を各々処理するエレメントの関連によって
形成される）。

棋本的なコンポーネントは、従来のＡＮＤ、ＯＲおよび
ＥＸＣＬ、ＵＳＩＶＥ　　ＯＲ（ＸＯＲ）回路のみなら
ず、論理インバータを含む。これらは、さＩ）に、基礎
的なまたは基本加算器−減専器コンポーネント・２０を
含む。第４図に示す回路では、それら゛は加Ｑ器−減算
器であり、第５図ｊＪよひ第５ａ図の回路では、それら
は２に対する補数°゛の故で作動する加ｐ２！１−減算
器である。用いられる記法が第３図に現われており、そ
こでは、ＸおよびＶ　１．Ｊ：回路の入力へ与えられる
数を示し、ｌ（ユ出力に現われる故を示し、 ｒｌは入ってくるキＸ・リーオーバ（持越）であり、ｒ
ｏは出てい（キャリーオーバ（持越）であり、Ｆはワー
キングモードを選択するための“フラグ″入力であり、
たとえば Ｆ＝Ｏに対して、ｚ　＝ｘ　＋ｙ　＋ｒ１＋２　　、ｒ
ＯＦ＝１に対して、ｚ＝ｘ＋ｙ＋ｒｌ＋２　、ｒＱここ
に用いられる記号×およびｙは加算器および誠暉器のみ
の０」作を説明するためのらのである。

それらは、全体のたたみこみ処理の定筏に用いられるら
のと区別できる。

記号り○およびり１は、次の表■に従って、必要な動作
の異なる形式７２得るだめのコマンドを示づ゛ために用
いられる。

ｋ二」− （ｋ’ム壬介臼） 各々の演停の結果、Ｃ（Ｘ）Ｊ＞よびＣ（ｙ）として既
に−１−ド化されＩζ２つの数Ｘおよびｙが人力に与え
られるとさ・和の＝１−ドＣ（ｘ　十ｙ　）　　（：ｔ
たは池の組合わせ）を与えることがわかる。

コード内のＩノｌｌ　ｔ’７および滅偉はｌ′１ＩＬ−
の必須のものであり、他の（ｊヰ弁はシフトに対しての
み６益なしのであり、この場合モジュロ加’ｔ＞のみが
簡略化を１ラ　イヱ　う　。

第４図を参照して、簡単な加○器−減算器のみを実施し
ながら、人工の４つの演→を行なう第１の回路をび１明
ブる。第５図に示す第２の回路は２に対する補数″加算
器−減算器でこれらの演ｐを行なう。コード内で加算お
よび減算を１テなうだけの簡略化されたちのを第５図に
示す。

皿１１二生１１ 第４図は４周の間ｊ↑１な基本加算器−減蜂器２０−．
−１１．２０−１２．２０−１３および２０−１４から
なる゛アウト・Ａブ・コード°′加ロ器−減算器の１つ
の可能な構成を示す。加σ器−減Ｑ器は、各々が２ｑビ
ツトを有しかつまた２ｑビツトをイｆするＺを発生する
攻Ｘ　６３よびＹ８処理するように１１４成される。各
々の阜本加Ｑ器−減算器は２個の人力Ｅ　１　Ｉｊ３よ
びＦ２ならびにキャリーオーバ人力ｒｉを（１７Ｉる。

それは結果出力Ｓおよびキャリーオ−バ出力ｒ○を有す
る。

第１図の回路では、コード加算（コード内での１１１１
陣）、ロラー１０加い、コード減弾、モジュロ減弾のよ
うな演ＱのどれかがデータＸ　ｊ′３よびＹについＣ１
１な１フれることがでさる。

行なわＩ’Ｌるべき演算は、適当なレベルＱをフラグ人
力［：へ与えることによってかつ適当な２進（論理）Ｌ
ノベルＰを、基本加算器−減算器２０〜１２のキｔ・リ
ーオーバ入力ｒｉへ与えることによって選択８１′シる
。

ＸのおよびＹの６個のＬＳＢは、それぞれ、臭本加咋器
−減σ器２０−１２の入力Ｅ１およびＦ２へ与えられ、
×のかつＹのＭＳＢは、それぞれ、阜本加ｔ３器−減算
器２０−１２の入力Ｅ１およびＦ２へＪ〕えられる。加
算器−減算器２０−１２の出力ｒＯは、加膣器−減算器
２０−１１の入力ｒ１および加暉器−減算器２０−１４
の入力ｒ１へ与えられる。加悼器−減算器２０−’１１
のキャリーオーバ出力「Ｏは加ロ器−減ｔ３：闇２０−
１３および２０−１４のフラグ人力Ｆへ与えられる。加
算２−減算器２０−１３　ノ出力ＳハＺノＱ　ＩＩ！Ｉ
Ｉ（７）ＭＳＢ’Ｅ［＋、給し、ＩＪ印１〜減算鼎２０
−１４の出力ｓ　ｔｉｔ　ｚの１．、．５Ｂ１７）（１
−１ｆ与エル、、最後ニ、Ｚ（７）ｌｓｌ’３はＥＸＣ
ＬＵＳＩＶＥ　　ＮＯＲゲート５４によって供給され、
このゲート５４の入力は加鋒器−誠１；１２０−１３お
よび２０−１４のｒＱ比出力受ける。ＣれＩうの２つの
加算器−減算器はキャリーオーバの伝搬である演算を行
なうことに注目すべきである。同一の基本ブロックの使
用が本質的に望まれない程度で、エレメント２０−１３
および２０−１４をかなり簡略化してもよい。

このように、出力Ｚは次の表■によってｊｑられる。

表　　■ ｇＩＩ　　、Ｚ コード加弾　　　ｏ　　　　ｉ　　　　Ｘ＋”ｙ’＋ｆ
。

モジュ１コ加算　　０　　　　［）　　　　Ｘ＋Ｙコー
ド減ｎ　　　　１　　　０　　　　Ｘ　　Ｙ　　　ｆＱ
モジコロ減い　　　１　　　　１　　　　Ｘ−Ｙ第５図
の回シ’ｌ＋によれば、表■で規定される関数の全体は
、たとえば、ｑ＝１２で、ｑビットの故によって構成さ
れる入力信号について行なわれることがでさ、かつまた
汎用の加粋器−減算器が形成されるが、今回は、°２に
対する補数゛記数で作動する１＾本加陣器−減算器を用
いている。Ｉピ１要であれば、２に対する？ｌｌｉ数′
′の基本加算−滅峰コンポーネント２０が、“２に対す
る補数゛の各々４ピツ（−で作動する直列の３ＵＡのエ
レメントを配置することによって形成されてもよい。

第５図の回路（よ／１ｌ１７］の桔本加ロー減算コンボ
ーネンｌ−２０−１，２０−２，２０−３および２０−
４を含み、これらのフラグ入力はそれぞれＦｌ。

Ｆ２．Ｆ１ａ＞よびＦ４で示される。これらの加算器は
、畏能へＮＤ＜△て示されろ）、０Ｒ（Ｖｔ−示される
）およびＥＸＣＬＵＳＩＶＥ　　ｏｎｚＯて示される）
をｉテなう回路に関連する。回路を調べた結果、Ｆ１＝
Ｆ２＝　９１であり、フラグＦ３Ｊ５よびＦ４の１直は Ｆ３　　＝Ｆ４　　＝　　ｇＩ　　（Ｅ）（下ｑ−１△
　　ｒ２ｑ−４△　リＯ）で必る。

このとき、出力Ｕ　１　ａ３よびＵ○は次の１直をとる
。

Ｕｉ　＝　　ｇＯＡ　　ｒｑ−１△　ｒ２ｑ−１Ｕ　Ｏ
＝　　ｒｑ−１０ＬＪＯ（５）　ｒ２ｑ−１このように
、回路の出力として、ｌの値は、２ｑビツトとして９０
およびｇｌの各対の値ごとに、すなわら、ＱＬＳＢＪ５
よびＱＭ　Ｓ　Ｂごとに表１によって与えられてｉｑら
れる。

式（２）によって規定される底を用いることによって、
唯一の回路図は表■によって規定される変換を計ｑする
ために必要なモジュロＭ加ｎおよび減算の４つの形式を
計算するために用いられる必要がある。

４個の加ロ器−減算器４０は２個の題に分イ５さねろ１
．第２の１．ηは第１の層Ｊ、リム、Ｄノリシック集積
化によって形成するのがより簡単であり、第２の層の１
．を本加弁−減篇コンポーネント２３Ｊ３よび２７１の
各々に与えられる信号の１つはせいぜい２ピッ１−（１
）　’ノードである。

第５図に示づ図面に代わって、第５ａ図の図面が用いら
ｒしてしよいが、変換コードで実行される加ｉ−減暉を
行なうためだけであり、これは人工の第２６よび１１４
行によって規定される演算を含んでいイｊい。

すべてのフラグに対して、第５ａ図の回路は１個の値９
を使用しているだけであり、これは表■のｇｌの２つの
１直をとるかもしれない。この１個の直はその表におけ
るｇ−０に対応するすべての機能を満すのに十分なもの
である。

この簡略化した回路はその制限にもかかわらず多くの場
合に十分であるということがわかるであろう。

Ａ　Ｎ　Ｉ）　Ｊｊ　ヨ’Ｃｆ　Ｅ　Ｘ　ＣＬ　Ｕ　Ｓ
　Ｉ　Ｖ　Ｅ　　ＯＲ（７）　ｈ　スケート１＆続され
た構成はｌのＬ　Ｓ　Ｂを形成するのに全く木質的なし
のではないということを説明しな（プればならず、２０
−４の　ｒＯ出力にＥＸＣＬＵ　Ｓ　Ｉ　Ｖ　Ｅ　　Ｏ
Ｒ１ｊｌｔ能、２０−３のｒＱ出力の補数および２０−
４の結果出力のＬＳＢを与える任意の他の構成は用いら
れることができる。

これから説明しかつ第５図および第５ａ図に示される種
類のブロック７）冒う良ざ３および４の変換を発生覆る
だめの回路を示寸図面では、入力ｇＯおよびｇｌは簡略
の目的のために示されてなく、９０および９１に与えら
れる値だけが示される。

第６図を参照して、回路は、前もってエンコードされか
つ新しい底Ｃ（ｘｏ）、Ｃ（ｘｌ）およびＣ（Ｘ２＞に
変換された３つの数から長さ３のＮＴＴを与える。この
回路は（ＩＩ［！；ｌのＭＳＢおよび９個のＬＳＢを別
々に処理する。それは人力１乙号Ｃ（ＸＯ）、　Ｃ（ｘ
ｌ）Ｊ５よびＣ（Ｘ２）の反転を含Ｊないので、特にＩ
！！１単である。異なるオペレータによって（１なわれ
る１宙算を適当に選択することによってこの結果に達し
た。後者は、第４図に（ｂけるまたは第５図または第５
ａ図のいずれかに示されろ形式の回路であってもよい。

長さ３の変換はこのように、２個の層に分／ＩＴされた
７　ｆｉｌ！ｌのモレ１０Ｍ加算器のみを用いることに
よって１［１られ、その結果基本コンポーネント２０の
４個の層ができる。同じ良さのＦＦＴを計陳すれば、ｔ
ｌｌについて各々演褌する３周の加笥器の２つの層おに
び乗亦器の１つの層を必要とするであろうし、より遅く
なりはるかに複雑となったであろう９゜ 第７図は、第６図と同様に、長さ４の数理論変換を行な
−うｌζめの回路を示す。この回路もまた、入力１３円
反転のための必要性を除去するようにｉＭ成されている
。再び、すべての基本加痒器−減算器コンポーネントは
、第４図および第５図の汎用の加算器−減Ｃｍ　’ｌａ
か、または第５ａ図の簡略化されたしののどＩうらでも
よい。さらに簡略化するために、２（１ビツト接続Ｊう
よびｑビット接続（、す第７図では異なって示されてい
ない。第７図を参照して、加算器−減算器２２−１の２
ｑビツト出力は各々ｑ、／２ビットの４個の部分に分（
プられる。２つの最下位出力ｓＱおよびＳｌは加東器−
減管器２２−５の側口入力へ、責なる構成で与えられる
。

最上位出力Ｓ２およびＳ３は同様にして、加算器−減Ｑ
器２２−５の側口入力および加算器−減算器２２−５の
減偉人カへ与えられる。Ｑ　、７２ビツトの第４の組は
１からなる。

数の理論変換を組立てるための手順が知られている。こ
のような手順はＦＦＴを組立てるための回路に用いられ
る。変換を組立てるために必要な演算は、本質的には、
２　およびＥ７による乗咋である。しかし、この手順は
、これから説明する回路からも明らかになるように、本
願発明の場合ではかなり簡略化される。

１の恨として２を用いる成るモジュールＭおよび長さＭ
の対が特に興味ある。ＴＳＣＡＳＳＰ。

１９８３σ）１イチ・ホルマンはかの論文゛１の（艮と
して２８持つより長いＮ　Ｔ　Ｔ　”に与えらるものが
例としＣ引用て゛きる。

第８図を参照して、回路２３はＣ（ｘ）から始まるＣ（
２、ｘ）を与える。物理的には、この演亦は各々が２に
よる乗粋に対応する基本的なシフト（二Ｊ、って行なわ
れる。対応の回路は、第５ａ図に示されるｊ）ｎ酪化さ
れた１ｂ１成を有しなくてもよい加算器−減算器２４を
含む。加障器２４の２つの入力１Ｊｃ（Ｘ）のＩ’ｉ’
Ａ−Ｆ位ビットおよび最上位ビットの組合せを受け、こ
れはインバータ２８への再循環ループを持つレジスタ２
６へ導入される。２ｋにより乗りされるべき２ｑビツト
のバイトが並列に、入力（図示じず）に与えられる２つ
の端部部分へ［ｊ−ドされ、ｋｌｌ！ｉｌの連続するシ
フトがレジスタでｉｊな（つれる。加算器−減算器２４
はモジュロＭ加締の結果を与える。

加Ｑ器−減免器２４の入力へ与えられる４個の半ワー１
−’　ｔよ第８図のものとは異なる方法で組合わせられ
る。第９図は、他の実施例を偶成しかつ第８図における
と同じコンポーネント２４．２６および２８を含む回路
２３を示す。

第１０図を参照して、他の実施例が、第５図に示される
形式の簡略化されｔζ加加算−減管器で実現される。し
かしながら、それはさらに２つのインバータ３０を必要
とする。

第８図、第９図および第１０図のシフトレジスフ２６は
ｋ　（シフト数）の１直に応答して制御される、マルチ
ブレフナによって物理的に形成され、したがってに位ｒ
のシフトは１個のクロックパルスに応答して行なわれそ
の結果時間の節約となる。

Ｎのの成る値に対しｆ１回路による乗算を行なう必要が
あるだけであり、これは１のＮ＠根としてＥ丁を用いる
ことになる。たとえば、Ｐ＝２ｑ。

Ｎ＝６ａに対して、 “：ｔｍ＝（７＝２　′／ａ　　＜　２＝　−１）モジ
１０Ｍこの場合、底の変化のｔ：め、Ｅ丁による乗算の
通常の方法と比較して、１回の加算ステップが節約され
る。乗算は第１１図の回路３２にＪ二つて行なわれても
よく、かつ上述した簡略化された形式の−ｂのＣしよい
２つの加算器−減Ｑ器２４を用いる。

コードワードＣ（×）はすべて同じ長さを有する８個の
部分ｘＱ、・・・、　　ｘ８に分割される。これらの部
分は゛イン・コード″滅口器２４の入力へ再分布される
。第１１図のブロック図を容易に読むために、接続は示
されてなく、入力へ与えられるワードは次のとおりであ
る。

第１創ｎ 十人力　：　　ｘ２ｘｌｘ０　１　１　　ｘ７ｘ６ｘ５
−人力　：　　ｘ６　ｘ５　ｘ４　ｘ７　ｘ６　ｘ５　
Ｘ４　Ｘ３第２減Ｑ：（に ４人力　：第１加淳器の出力 一人力　：　　ｘ４　Ｘ３　Ｘ２　Ｘｉ　ＸＯＸ３　Ｘ
２　ｘｉＮ丁Ｔ　ｉｌ）よびＮＴＴ−’に対する　部回
処理装置は、変換６１弾回路に加えて、回路１２および
１４く底変更、エンコーディングおよびデコーディング
）ならびに一般の乗算回路１０を含む。

例によれば、式（２）によって定義されるような底変更
がｆｏ　＝−１で行なわれるときに適当な回路を説明す
る。底変更お」；びエンコード回路は、非常に簡１１な
しのでもよい、なぜならば２つの演咋のみか、２の連抗
づ゛るべきの通謂の底の２）１１故の２に対する１１１
ｉ攻”から、♀Ｊｉシい底において表わされるコート化
された数への変換からなる、ただ１回の演算を形成する
からである。

第１２図＋１５よび第１３図は、処理されたすべての信
号か正である場合にＪ−３１プる底変更およびエンコー
ディングのための２つの回路を示す。この条件は、一定
値を入力信号に加えることによって容易に満される。

第１２図を参照して、この回路は、コマンドｑＯ−１が
与えられる加算器−減算器２４を含む。

この回路は結果的には第５ａ図に示される形式のもので
はあり１りない。入力のうちの１つは、Ｃ（Ｘ）として
コード化されるべき埴×を受ける。

池の入力はＭＳＢとして１個のＯを受け、かつＬＳＢと
して×の１個の最上位の数字を受ける。Ｃ（Ｘ）の反転
が加算器−減！３器２４の出力に現われ、かつＣ（Ｘ）
１ユインバータ３４で回復されることがてさろ。それゆ
えに、この回路は１個の加笥器−誠筒器、２ｑ個のイン
バータおよびＸのピッ１−を再分イ１■させるための手
段のみを必要とするだけでｊうる３、その結果は、ワー
ドの“アラ［−・オブ・コード加弾によってかつその結
果の補数を古Ｉ　Ｈｒることによって１ｑられる。

第１３図に示される変形実施例は、第５ａ図に示さｒし
る簡略化された形式のものでもよい加悼器−減弾器２４
を含む。この実施例の入力ニレメン１〜は、それらの出
力で、×の補数を与える１組のインバータ３６からなる
。この補数は加算器−減締器２４の入力のうちの１つへ
与えられる。他の入力は、最上位ビットとして、１個の
゛１パを受け、かつ最下位ビットとして、前記補数の１
個の１ａ上位ビットを受ける。結果Ｃ（ｘ）は、次いで
、加Ｏｎ７．２４の出力で直接前られる。

エンコーディングおよび底変更はＸがｑ個以下のビット
についてコード化された場合のみ補数であろう。しかし
、Ｘを正またはＯにするため定数を入力１−号に１ノ１
」えるので、この条件は一般に満されないであろう。

ｑビットまた（ＪそれＪス下のビットについて２に対す
る補数としてＸが与えられているものと想定する場合、
エンコーディングおよび底変更は非常にＩ！？ｉ　！ｆ
ｉな１回の演口を形成し、レジスタにおける荷吊ビット
の伝＋１１２によって、２ｑ周のビットにわたり×を（
広大し、次いで、そのようにして得られたレジスタの内
容の補数をとるのに十分である。

新しい底においてコード化された数から、スタートした
底（２のべきの底）における２の補数としてコード化さ
れた攻へ移すための回路らまた筒中な方法で達成される
。この演算は、第２図の反ＩＰ／ｉ数理論変換Ｎ　Ｔ　
Ｔ−’の結果Ｃ（Ｖ　）について回路１４によって行な
われる。

Ｙが正の２進数まＩこはＯである１９合、回路はり〕１
４図に示されるものでもよい。これは入力信号Ｃ（ｙ　
）の補数をとるだめの１組のインバータ３８と、従来の
減算器４０とを含む。減算器の十入力はＣ（ｙ　）の補
数を受ける。−人力は最上位ヒツトとして１個のＯを受
け、かつ最下位ビットとして、Ｃ（ｙ）の補数の４個の
最上位ビットを交番プ　る　。

２に対する補数の形式のＹを持つのが望まれる程度で、
回路は第１５図のものでもよい。これは、この入力がＯ
か１″ｃあるかどうかに依存して、２周の異なる動作モ
ードを許容するフラグ入力「を有する加算１％−減算器
４２を含む。加算器−減算器４２の十入力はインバータ
４４によって詳細にされた信号Ｃ（ｙ　）の２に対する
補数を受ける。

他の入ノＩＧよ最上位ビットとして６周のＯを受け、最
下位ビットとして、２対１　（ｔｗｏ　ｔｏ　ｏｎｅ）
のマルチプレクサ４Ｇの出力を受ける。マルチプレクサ
すの入力のうｌうの１つはＣ（Ｙ　）の最上位ピッ１〜
を受け、他方はインバータ４８によって詳細に示された
ｑピッミルのこの故の補数を受ける。１１号を表わす、
Ｃ（Ｖ）の最上位ビットは入力Ｆおよびマルチプレクリ
４６の制御入力へ与えられる。

この符［Ｊピッ１へがＯにあるとき、それは、加算器　
減１”）　；ｉｓ　４２の第２の入力へ印加されるＣ（
ｙ）の最上位ビットであり、かつ行なわれる演算はＣ（
ｙ）の加０にありかつＣ（ｙ）のｑ個の最上位ピッ１へ
からなり、それに対して最下位の重み付番プか割当てら
れる。加痺器−滅障器は、次いで、加ｐモードになる。

それに対して、Ｃ（ｙ）の最上位ビットが１に等しい場
合、マルチプレクサの出力はＣ（ｙ）の最上位ビットの
補数によって形成され、かつ加算器−減算器−′Ｉ２は
減算モードで１大能する。出ノＩＹは、Ｃ（Ｖ）と、Ｃ
（ｙ　）の１周の最上位ビットとの間の差によって形成
され、最下位の重みに対してΔ１Ｊ当てられる。

底変更およびデコーディング回路のさらなる変更は、コ
ードにおけるモジュロＭ加算−減のを用いて可能である
。

第１６図８３よび第１７図は第１５図に示されるものの
パリアン１−を形成する２個の他の回路を示し、Ｃ（ｙ
　）から２の７ｉ１ｉ　ｈとしてＹを得かつおそらく、
第３図に示される種類の基本加算器−減免器を用い、か
つそれはフラグＦの状態によって、その出力に次のもの
を供給する。

１ニー〇に対して、ｘ＋ｙ＋ｒｉ １−−１に対して、ｘ−＋−ｙ＋ｒｉ ２ｑ周のビットの故について演算が行なわれる。

第′１（３図の場合、Ｃ（ｙ）はＦ＝１に対して減算入
力／＼Ｊｊえられ、かつフラグが１にセットされる。Ｃ
（Ｖ）＜最上位ビット）の符号ビットがキャリーオーバ
人力ｒ１として与えられる。この同じ符８ピッ［−は、
４個の最上位ビットの値として、基本加弁器−減算器の
加障入力へ与えられる。

第１７図の場合、それはフラグ人力Ｆへ与えられるＣ（
ｙ）の符号ビットである。

加弾器−減ｎ　：Ｊ　２０によって行なわれる演算はフ
ラグＦがＯのときは加ｑであり、フラグが１のとぎは減
算である。Ｃ（ｙ）のビット符号がＯに等しければその
出力に、Ｙ＝Ｃ（Ｖ　）が得られＣ（ｙ）のａｌ１７１
の最上位ビットはＹの最下位の干みへしたらされる。マ
ルチプレクサ５０の出力は、事実、Ｃ（ｙ）のｑ個の最
上位ピッｉ・によって形成される入力である。

逆に、Ｃ（ｙ）の符号ビットが１に等しｉ−１れば、Ｙ
はＣ（Ｖ）によって形成され、このＣ（ｙ）から、最下
位の壬みへもたらされるＣ（Ｙ）のｑ個の最上位ビット
が減算される。マルチプレクサの出力は、次に、事実、
この場合、インバータ５２を介して１周の最上位ビット
を受けるものである。

最後に、一般のｆ！咋を行なうに必要な第２図の回路１
０は、項ごとに、 Ｎ個の入来ワードＸｌｌのＮ個の変換されたワードによ
って形成される乗算と、 Ｎ個の入来するワードＨｎから変換されたＮ個のワード
によって形成されるＮｆｌの乗算器との間でＮ個の乗算
を行なうようにされなければイｊらない。

これらの爪弾はｉ’ｐ！続する加算およびシフトの周知
な技術を用いることによって行なわれてらよい。

１ノかし、２の任、αのモジュロＭべぎによる乗算のた
めに既に規定された筒中なオペレータ（第８図、第９図
Ｊ＞よび第１０図）およびモジュロＭ　ｆｌ−による＠
口のＩζめの演算（第１１図）を用いるとよりイ１利で
ある。“−膜化された加算−シフ１−の方法°′として
櫂限を与えられる処理手順によってこの結１尺にｉヱす
ることができ、これについては今ここで説明する。２つ
の数ＸおよびＨｂ＜互いに乗算されるべきときかつＩ−
１が固定されるとき、Ｈはいくつかの項に分けられる。

１」　−Σ　　　（ｆｆ）’　　モジュロＭｉ＝１ Ｈ０′）項は次のような形式に構成されてもよい。

ｊ　　　　　　　　　　　ｋ Ｈ＝　　　　Ｌ　　　　　　　　２ｋ　ｉ　　　　Ｊ−
−ｒ＋　　　　　Σ　　　　　　　　　２　　　＋ｉ＝
１　　　　　　　　ｉ＝ｊ＋１ 回路は、１１λ略的に第１８図に示されるものでもよく
、ここでは、頂部部分は、上述の方程式の第１項に対応
する。

１くけ、この場合、ｆＪ月が通常の１弁のために割当て
られる２進数の形式の表示にお（プる場合よりもはるか
に小さいかもしれないということに注目すべきであり、
上記２進数に対して符号が通常の針筒のために割当てら
れる。

この発明は、コンポーネントの構成に関するのみならず
、その関連に関する種々の数多くのパリアン１−をも受
【ノやすい。

あらゆる場合において、基本回路は非常に大きな汎用性
を呈示しており、前述したモジュロＭ加の器−減算器は
「。の運ばれたどのようなｌ＋／ｉでも用いられｉワる
。このように、現行のエレメントに加えて用いられるだ
けのブロックが１ｑられる。コーディング−底変更およ
び開始底へのデコーディング−復帰回路のみがｆ。のた
めに選ばれた値に依存する。加件器−減算器もシフトエ
レメントもいずれも全体の変換長さには依存しない。そ
れらは甲に選ばれたモジュラスＭに依存するにづ゛ぎな
い。全体の変換長さに依存して変形されるべき唯一のエ
レメントは、小さな艮ざの変換を再結合するための回路
であり、この回路はこの場合２および［による乗算を行
なうための回路から形成され、それは最も頻繁であり２
またはＦ７が［ジュロＭ１のＮ乗根としてとられる。

【図面の簡単な説明】

第１図１４Ｎ　Ｔ　Ｔ回路を用いてたたみこみ積を計痺
するｌζめの装置の既に説明された一般的な図である。 第２図は、第１図に類似するものであり、通常の２進底
（２の連続するべき）で表現された、モジュロＭ数に対
応する、２個の入力信号Ｘおよび１−１と、出力信号Ｙ
で作動しかつＸおよびＨの循環ただみこみを与えるため
の信号処理装置を示す。 第３図はこの装置の異なる回路に用いられる基本加算器
−減牌器の入力および出力を示すために用いられる記法
を示す図である。 第４図および第５図は汎用の加痺器−減算器のブロック
図であり、第５図のそれは２の補数″について作１ＦＩ
Ｊするいくつかの基本加京器−減算器を関係イ・Ｊける
。 第５ａ図は、第５図に類似して、簡略化された構成を示
す。 第６図および第７図は、それぞれ長さ３および４のＮＴ
Ｔ回路のブロック図である。 第８図は小さな長さの変換を再結合するための回路に使
用するため°°インザコード゛°で２　による乗算のた
めの回路のブロック図である。 第９図および第１０図は第８図の変形を示す。 第１１図は短い変換を再結合するための回路に用いるた
め゛′コードにおける″「丁による乗算を行なうための
回路のブロック図である。 第１２図Ｊ３よび第１３図はＣ（×）をＸに対応させる
２個の可能なエンコーディングｄシよび底変更回路を示
すブロック図である。 第１４図は、第１２図および第１３図に類似するもので
あり、デコーディングおよびもどの底へ戻すための回路
の一般図であり、Ｙ＠Ｃ（ｙ　）に対応さげている。 第１５図は、第１４図に類似するものであり、２のン市
数パとしてＹを与える、デコーディングおよび最初の底
へ戻すための回路を示す。 第１６図および第１７図は第１５図の変形のブロック図
である。 第１８図は第３図の装置に用いるために適した一般的な
乗算回路の全体的ブロック図である。 第１２図ないし第１７図はすべて　ｆ。＝１の場合に対
応するものであり、エンコーディング（それぞれデコー
ディング）演算および底変更（それぞれ最初の底へ戻す
）演算が同じ回路で行なわれている。 図において、１０は乗算器、１２は底変更およびエンコ
ーディング回路、１４はデコーディングおよび最初の底
へ戻すだめの回路、１６および１８はそれぞれＮＴＴお
よびＮ　Ｔ　Ｔ−’変換を計算するための回路、２６は
シフトレジスタ、３０はインバータ、２４は加算器−減
算器を示す。 特許出願人　ビニ−１シＬ７ム１／ ヘ−／戸リンク゛不νルマン 遁 （Ｊ 〜 ＼、−

Claims (12)

【特許請求の範囲】
1. （１）たたみこみによるディジタル信号のリアルタイム
   処理のための装置であって、 （ａ）入力および出力を有する乗算器手段と、（ｂ）２
   ＾ｐ−２＾ｑ＋１の形式のモジュラスＭでＮＴＴを行な
   い、各々が前記入力のうちの１つに関連して前記入力の
   関連するものへ前記ＮＴＴを分け与えるための回路と、 （ｃ）前記乗算手段の前記出力に関連するＮＴＴ＾−＾
   １を行なって前記出力のＮＴＴ＾−＾１変換を与えるた
   めの逆変換回路と、 （ｄ）前記ＮＴＴ回路の各々に関連して算術底変更およ
   びエンコーディングを行ない、入力ディジタル信号を受
   けかつ対応するエンコードされた信号を前記ＮＴＴ回路
   の関連のものへ分配するように接続される手段と、 （ｅ）前記回路の出力の元の算術底へ戻しかつデコード
   するための手段とを備え、前記手段は、もとの（２のべ
   き）底における前記入力信号のうちの１つを示す数Ｘモ
   ジュロＭに対して、新しい底において ▲数式、化学式、表等があります▼・・・（２） になるように数Ｘ＿ｐ＿−＿１・・・Ｘ＿ｐ＿−＿２・
   ・・Ｘ＿１Ｘ＿０が対応しここで、ｆ＿０は１からＮ−
   １の整数でありかつｆ＿ｉおよびｅは次の条件、すなわ
   ち、 ２ｆ＿ｐ＿−＿ｑ＿−＿１＝ｅ＿０＋ｆ＿０（ｍｏｄＭ
   ）および２ｅ＿ｑ＿−＿１＝ｆ＿０（ｍｏｄＭ） インデックｉの他の値に対しては２ｆ＿ｉ＝ｆ＿ｉ＿＋
   ＿１、２ｅ＿ｉ＝ｅ＿ｉ＿＋＿１を満す、 リアルタイム処理のための装置。
2. （２）前記ＮＴＴ回路の各々は複数個のブロックからな
   り、その各々は長さ３または４のＮＴＴおよび再結合ブ
   ロックを与える、特許請求の範囲第１項記載の装置。
3. （３）ＮＴＴ回路の各々は式２＾２＾ｑ−２＾ｐ＋１を
   有するモジュロＭを用いかつ単位モジュロＭのＮ乗原始
   根として２または√２を用いるように構成される、特許
   請求の範囲第１項記載の装置。
4. （４）前記底変更およびエンコーディング手段は同じ回
   路で実施されかつコード変更においてｆ＿０＝１である
   、特許請求の範囲第１項記載の装置。
5. （５）前記ＮＴＴおよびＮＴＴ＾−＾１回路の各々およ
   びデコーディングおよび底変更のための前記手段は各々
   少なくとも、コード内で、簡単な加算／減算および加算
   、次いで加算／減算を行なうための同一のモジュロＭの
   基本加算器−減算器の関連からなる、特許請求の範囲第
   １項記載の装置。
6. （６）コード内で２個のモジュロＭ加算を行なうため構
   成された√２による乗算のための回路をさらに含む、特
   許請求の範囲第３項記載の装置。
7. （７）モジュロＭコードにおける１個の加算器の入力へ
   、または簡単なモジュロＭの入力へまたは簡単なモジュ
   ロＭ加算機の入力へ接続された出力を有するシフトレジ
   スタからなる２＾ｋによる乗算のための回路を含む、特
   許請求の範囲第３項記載の装置。
8. （８）各々のＮＴＴ回路は長い長さＮ＝３を有し、かつ
   第１および第２の層へ分布された７個のモジュロＭ加算
   器からなり、前記第１の層はエンコードされかつ新しい
   底に変更された３個の数のＬＳＢおよびＭＳＢの異なる
   組合わせを受ける４個の加算器を有し、前記第２の層は
   第１の層の加算器の出力の異なる組合わせを受ける２個
   の加算器を有する、特許請求の範囲第１項記載の装置。
9. （９）Ｎ個の入力ワードＸｎの変換から生じるＮ個のワ
   ードＣ（−Ｘ）と、 Ｎ個の入力ワードＨｎから生じるＮ個のワードからなる
   Ｎ個の乗算ファクタ との間でＮ個の乗算を行なうための乗算回路を有し、 前記乗算回路の各々はＣ（Ｘ）で、√２の連続するべき
   の算術底のＨｎの分解の項を乗算するための手段と、乗
   算手段の出力を受けるための加算手段と、√２で加算器
   手段の出力を乗算するための回路とを含む、特許請求の
   範囲第１項記載の装置。
10. （１０）デコーディングおよび最初の底へ戻す回路は負
    の入力に２ｑ個のビットを有する変換Ｃ（ｙ）を受ける
    ように接続された加算器−減算器回路からなり、 ＭＳＢはキャリーオーバ入力についての変換Ｃ（ｙ）の
    符号ビットを構成し、 前記符号ビットは正の入力のＭＳＢにあり、変換Ｃ（ｙ
    ）のＬＳＢはその正の入力のＬＳＢにあり、 それによって前記加算器−減算器は、２の補数としてそ
    の最初の底へデコードされかつ戻された後、その出力に
    その数を分配する、特許請求の範囲第１項記載の装置。
11. （１１）コードの外のまたはコード内の各加算器−減算
    器は、単独で、加算およびキャリーアウトへを行なうた
    めの手段を含む、特許請求の範囲第５項記載の装置。
12. （１２）２ｑ個のビットを有する数を処理するための、
    かつ２ｑ個のビットからなる数を分配するための装置で
    あり、２個のビットについて作動しかつＭＳＢおよびＬ
    ＳＢの異なる組合わせを受けるように接続された４個の
    簡単な加算器−減算器と、ＸＮＯＲ出力回路とを備えた
    、特許請求の範囲第１１項記載の装置。