JPH03661B2

JPH03661B2 -

Info

Publication number: JPH03661B2
Application number: JP60212035A
Authority: JP
Inventors: Deyuamuru Pieeru; Hooruman Hendoritsuku
Original assignee: Individual
Current assignee: Individual
Priority date: 1984-09-24
Filing date: 1985-09-24
Publication date: 1991-01-08
Also published as: EP0175623A1; FR2570853B1; FR2570853A1; US4788654A; JPS6186872A

Description

【発明の詳細な説明】

発明の分野この発明は、信号のリアルタイム処理を行なう
ための、したがつて、高い計算速度を必要とする
ための装置に関するものであり、形式 Yn＝_N-1 〓^j=0 x_K．h_o-k の循環たたみこみに変換できるたたみこみ積の計
算を含んでおり、上記式において、ｎ＝０，１，
…，Ｎ−１，ならびにｎ−ｋはモジユロＮと考え
られる。この発明はデイジタル信号処理が必要な設備に
使用するのに適しており、かつ特に、デイジタル
システムおよび伝送チヤネル間にインターフエイ
スを形成するモデムに用いられるようなデイジタ
ルフイルタに重要である。先行技術高い処理速度を得ることができるかどうかは、
計算されるべき計算の複雑さを減少させることが
できるかどうかに依る。用いられている従来の解
決法は、ｘ（ｎ）およびｈ（ｎ）についてのデイス
クリートなフーリエ変換（DFT）およびその結
果の積を計算し、次いでその結果の逆変換を計算
することである。しかし、この解決法は複素数を
用いており丸めの誤差を導く。さらに、進歩した
アルゴリズムが用いられるときでも、（高速フー
リエ変換、ワイノグラツド（Winograd）アルゴ
リズム）、たたみこみの各点ごとに要求される乗
算および加算の数は高いデータの流れのリアルタ
イム処理のためには多すぎる。もつて有利なように思われる解決法は、数理論
変換（NTT：number theoretic transform）を
用いることにある。たたみこみ積を計算するため
のハードウエアは第１図に示される種類のもので
もよい。NTT回路の入力および出力間の関係は
次のとおりである。 X_kN-1 〓ⁿ⁼⁰ ｘ（ｎ）α^nk（mod Ｍ）ここで、ｋ＝０，１，…，Ｎ−１である。この式において、αはモジユロM1のＮ乗原始
根である。 NTT^-1回路は逆変換を行なう。 NTT変換の、期待できる利点は２種類であ
る。たたみこみが、その値がＭよりも小さいこと
を条件として、ノイズを計算することなく、正確
に得られる。もし長いＮ−モジユロＭの対が正し
く選ばれれば、αは非常に簡単であり、たとえ
ば、２に等しい。この場合この変換はもはや一般
的な積を含まず、２進回路におけるシフトによつ
て得られる2^kによる乗算のみである。より長い変
換のために、α＝√２もまた採用される。再度、
乗算は、加算の数をかなり増やすことなく変換を
行なう部分において抑えられる。しかし、他方で
は、２つの欠点を存在する。すなわち、乗算はビ
ツトレベルで取扱うことによつて置換えられるこ
と、および演算、特に加算はモジユロＭで行なわ
れなければならない。詳細に説明すると、そのよ
うな簡略化は、小さな長さの変換、特に、Ｎ＝４
およびＮ＝３に対して用いられる場合のみ有利で
ある。しかし、現実的には、非常に大きな全長に
ついての変換を行なう必要があり、かつそれはよ
り小さな長さの変換に分割できる変換を用いる必
要がある。これらの理由を考慮して、NTT演算が、本質
的に、今日まで、２または３個の異なる２のの和
または差から生じるＭの値を用いて採用されてい
る。最初の場合、すなわち、Ｍ＝2ⁿ±１の場合、２
つの公知の変換、すなわち、メルセン
（Mersenne）数変換（MNT）および演算が簡単
なフエルマ数変換（FNT）が用いられる。FNT
のインプリメンテーシヨンは、IEEE トランザ
クシヨンズ、Vol.ASSSP−22，No2，1974年４
月の第87頁ないし97頁のアガーワールほかによ
る、“デイジタルフイルタリングへの応用を伴な
うフエルマ数変換を用いる高速たたみこみ”に述
べられている。しかし、これらの変換は大きなた
たみこみ長Ｎを許容しない。第２の場合、現在用いられる演算はモジユロＭ
整数の原始根として２が用いられることができる
ようにするＭの値に対して興味にあるにすぎず、
そのときＭ＝2^2q2^q＋１またはＭ＝2^2q-1−2^q＋１第１の解決法は、高速アルゴリズムを用いて形
成されることができるより小さな長さの変換へ簡
単に分けることができるため好ましい。これらの解決法は、シフトを簡略化するため、
ｘにＣ（ｘ）＝ｘ−１を代入する“１だけ減少され
る”コーデイングと組合わせても、不十分であ
る。シフトの複雑さの程度は、Ｍ＝2^2q−2^q＋１
の場合の３つの加算と同じである。発明の目的この発明の目的は、形式2^p−2^q＋１のモジユラ
スＭで、Ｐおよびｑは整数であり、典型的にはＭ
はいくつかの演算のたわに有利である特定の形式
2^2q−2^q＋１を有する、NTT変換を用いたリアル
タイム処理装置を提供することである。より特定
的な目的は、必要な演算、特にビツトシフトを簡
略化することである。この目的のため、入力および出力を有する乗算手段と、各々が前記入力のうちの１つに関連する、形式
2^p−2^q＋１のモジユラスＭでNTTを行なうための回路と、前記乗算手段の前記出力に関連するNTT^-1を
行なうための逆変換回路とを備えたたたみこみによるデイジタル信号のリ
アルタイム処理のための装置が提供される。 NTT回路の各々の前には、算術底変化および
エンコーデイングを行なうための手段があり、
NTT^-1を行なうための回路に続いて、デコーデ
イングおよび元の算術底へ戻すための回路があ
る。元の（２のべき）底における数ＸモジユロＭ
に、Ｘ＝_p-q-1 〓ⁱ⁼⁰ f_ix_i＋_q-1 〓^j=0 e_j-q+p（modulo Ｍ） …(2) になるように数x_p-1…x_p-1…x₁x₀が新しい底に
おいて対応するように、それらの回路が構成され
る。新しい算術底において、同じ演算回路が次の条
件を満す限り、同じ演算回路に至る値f_iおよびe_j
の数組のうち１組を用いることができる。（f₀，Ｍ）＝１（すなわち、f₀およびＭは互いに
素であり、f₀は１と、Ｍ−１との間にある整数で
ある）、 2f_p-q-1e₀＋f₀（mod Ｍ）および 2e_q-1＝−f₀（mod Ｍ）インデツクスｉの他の値に対して 2f_i＝f_i+1，2e_i＝e_i+1である。簡単であるため便利な２つのケースでは次のと
おりである。 f₀＝＋１；f_j＝2^j ｊ＝０，……，ｐ−ｑ−
１ e_j＝2^p-q+j−２ｊ＝０，……，ｑ−１または、 f₀＝−１；f_j＝−2ⁱ ｊ＝０，……，ｐ−ｑ
−１ e_j＝2^p-q+j−2^j ｊ＝０，……，ｑ−１理論的な検討によれば、それはモジユロＭ整数
の全体に対する算術底であり、任意の数０＜ｘ＜
Ｍはまさに２つの表示を有する形式2^q−１の数を
除く、新しい底における１個の２進表示を有し、
それは２つの表示がデコードされることができる
限りそれらの回路に対しては何の重要性もない。
この場合、実務上重要なのはｐ＝2q，f₀＝１であ
り、これらの数の全体は2^qの倍数によつて形成さ
れる。（デコーデイングのみならず）エンコーデイン
グが、底の変化の後または底の変化前に行なわれ
てもよい。しかし、第２の場合、エンコーデイン
グによつて、Ｃ（Ｘ）＝Ｘ−f₀はＸに対応する。こ
の後、f₀＝１で、エンコーデイングおよび底の変
更が同じ回路で行なわれてもよいことがわかるで
あろう。例によつて与えられた特定の実施例の以下の詳
細な説明からこの発明はよりよく理解されよう。実施例の説明全体としての装置のブロツク図、そして、個々
のブロツクにより満されるべき機能を、この発明
を実現するための特定の回路を説明する前に定義
する。第２図を参照して、乗算器１０の組に至るチヤ
ネルの各々には、入力データXnまたはHn（バイ
トモジユロＭで表わされる）が底変更およびエン
コード回路１２へ与えられ、かつコード化された
値Ｃ（nx）またはＣ（hn）へ変換される。２つの
動作は任意の順序で行なわれてもよい。たとえば
Xnに対しては、底変更をまず行ないかつ値Ｘをｘに変換し、次
いででｘをＣ（ｘ）＝ｘ−f₀へ変換するためエンコ
ードすることができるか、またはＸをＣ（Ｘ）＝Xt₀へエンコードしかつＣ
（ｘ）を与える底変更を行なうことができる。デコードしかつ最初の底へ戻すための回路１４
は、f₀＝１の場合の２つの動作を組合わせること
からなる既に説明した可能性を用いる。 NTTおよびNTT^-1変換を計算するための回路
１６および１８は一般にＮ＝３または４に対応す
る。短い長さの変換を行なう複数個の回路を、必
要な長さを与えるようにそのような変換を組立て
るための回路に関連させる。短い長さの変換を供
給する回路は、好ましくは、回路の設計および製
造を容易にするように少数の形式のオペレータの
中から選ぶことによつて形成される。引続き、その回路に用いられる基本的コンポー
ネントを説明する。基本エレメントを組合わせる加算器−減算器ブ
ロツクの複数個の適当な構成：長さ３および長さ４の変換を発生するための回
路；より大きな長さの変換を得るようにそのような
変換を組立てるための回路：および、最後に、NTTに対して“外部”とし
て考えられることができる回路、すなわち、底変
更、エンコード、デコードおよび一般の乗算のた
めの回路であり、たたみこみ積を計算するために
用いられる。Ｐ＝2qの場合の変換に適用できるものとして、
オペレータが説明される。しかし、それらの結果
は、また、一般に、この条件に合わないＰおよび
ｑの他の対の値にもあてはまる。基本的コンポーネントモジユロＭ算術加算器−減算器（第４図、第５
図および第５ａ図）を形成するために用いられる
基本コンポーネントの形式は、可能な限りその数
が小さい。それらは各々ｑビツトで作動する（ま
たは、ｑのサブ倍数であるビツト数を各々処理す
るエレメントの関連によつて形成される）。基本的なコンポーネントは、従来のAND，OR
およびEXCLUSIVE OR（XOR）回路のみなら
ず、論理インバータを含む。これらは、さらに、
基礎的なまたは基本加算器−減算器コンポーネン
ト２０を含む。第４図に示す回路では、それらは
加算器−減算器であり、第５図および第５ａ図の
回路では、それらは“２に対する補数”の数で作
動する加算器−減算器である。用いられる記法が
第３図に現われており、そこでは、ｘおよびｙは
回路の入力へ与えられる数を示し、ｚは出力に現
われる数を示し、 riは入つてくるキヤリーオーバ（持越）であ
り、 roは出ていくキヤリーオーバ（持越）であり、Ｆはワーキングモードを選択するための“フラ
グ”入力であり、たとえばＦ＝０に対して、ｚ＝ｘ＋ｙ＋ri＋2^q．r0 Ｆ＝１に対して、ｚ＝ｘ＋ｙ＋ri＋2^q．r0 ここに用いられる記号ｘおよびｙは加算器およ
び減算器のみの動作を説明するためのものであ
る。それらは、全体のたたみこみ処理の定義に用
いられるものと区別できる。記号g0およびg1は、次の表に従つて、必要
な動作の異なる形式を得るためのコマンドを示す
ために用いられる。

【表】各々の演算の結果、Ｃ（ｘ）およびＣ（ｙ）とし
て既にコード化された２つの数ｘおよびｙが入力
に与えられるとき和のコードＣ（ｘ＋ｙ）（または
他の組合わせ）を与えることがわかる。コード内の加算および減算は唯一の必須のもの
であり、他の演算はシフトに対してのみ有益なも
のであり、この場合モジユロ加算のみが簡略化を
行なう。第４図を参照して、簡単な加算器−減算器のみ
を実施しながら、表の４つの演算を行なう第１
の回路を説明する。第５図に示す第２の回路は
“２に対する補数”加算器−減算器でこれらの演
算を行なう。コード内で加算および減算を行なう
だけの簡略化されたものを第５図に示す。加算器−減算器第４図は４個の簡単な基本加算器−減算器２０
−１１，２０−１２，２０−１３および２０−１
４からなる“アウト・オブ・コード”加算器−減
算器の１つの可能な構成を示す。加算器−減算器
は、各々が2qビツトを有しかつまた2qビツトを
有するＺを発生する数ＸおよびＹを処理するよう
に構成される。各々の基本加算器−減算器は２個
の入力Ｅ１およびＥ２ならびにキヤリーオーバ入
力riを有する。それは結果出力Ｓおよびキヤリー
オーバ出力r0を有する。第４図の回路では、コード加算（コード内での
加算）、モジユロ加算、コード減算、モジユロ減
算のような演算のどれかがデータＸおよびＹにつ
いて行なわれることができる。行なわれるべき演算は、適当なレベルｇをフラ
グ入力Ｆへ与えることによつてかつ適当な２進
（論理）レベルＰを、基本加算器−減算器２０−
１２のキヤリーオーバ入力riへ与えることによつ
て選択される。ＸのおよびＹのｑ個のLSBは、それぞれ、基
本加算器−減算器２０−１２の入力Ｅ１およびＥ
２へ与えられ、ＸのかつＹのMSBは、それぞれ、
基本加算器−減算器２０−１２の入力Ｅ１および
Ｅ２へ与えられる。加算器−減算器２０−１２の
出力roは、加算器−減算器２０−１１の入力riお
よび加算器−減算器２０−１４の入力riへ与えら
れる。加算器−減算器２０−１１のキヤリーオー
バ出力r0は加算器−減算器２０−１３および２０
−１４のフラグ入力Ｆへ与えられる。加算器−減
算器２０−１３の出力ＳはＺのｑ個のMSBを供
給し、加算器−減算器２０−１４の出力ＳはＺの
LSBのｑ−１を与える。最後に、ＺのLSBは
EXCLUSIVE NORゲート５４によつて供給さ
れ、このゲート５４の入力は加算器−減算器２０
−１３および２０−１４のr0出力を受ける。これ
らの２つの加算器−減算器はキヤリーオーバの伝
搬である演算を行なうことに注目すべきである。
同一の基本ブロツクの使用が本質的に望まれない
程度で、エレメントの２０−１３および２０−１
４をかなり簡略化してもよい。このように、出力Ｚは次の表によつて得られ
る。

【表】第５図の回路によれば、表で規定される関数
の全体は、たとえば、ｑ＝12で、ｑビツトの数に
よつて構成される入力信号について行なわれるこ
とができ、かつまた汎用の加算器−減算器が形成
されるが、今回は、“２に対する補数”記数で作
動する基本加算器−減算器を用いている。必要で
あれば、“２に対する補数”の基本加算−減算コ
ンポーネント２０が、“２に対する補数”の各々
４ビツトで作動する直列の３個のエレメントを配
置することによつて形成されてもよい。第５図の回路は４個の基本加算−減算コンポー
ネント２０−１，２０−２，２０−３および２０
−４を含み、これらのフラグ入力はそれぞれＦ
１，Ｆ２，Ｆ３およびＦ４で示される。これらの
加算器は、機能AND（Λで示される）、OR（Ｖで
示される）およびEXCLUSIVE OR（で示され
る）を行なう回路に関連する。回路を調べた結
果、F1＝F2＝g1であり、フラグF3およびF4の値
は F3＝F4＝g1（ｑ−１ Λ r2q−１ Λ
gO）である。このとき、出力U1およびU0は次の値をとる。 U1＝Ｏ Λ rq−１ Λ 2q−１ U0＝rq−１Ｏr2q−１このように、回路を出力として、ｚの値は、
2qビツトとしてgOおよびg1の各対の値ごとに、
すなわち、qLSBおよびqMSBごとに表１によつ
て与えられて得られる。式(2)によつて規定される底を用いることによつ
て、唯一の回路図は表によつて規定される変換
を計算するために必要なモジユロＭ加算および減
算の４つの形式を計算するために用いられる必要
がある。４個の加算器−減算器４０は２個の層に分布さ
れる。第２の層は第１の層よりも、モノリシツク
集積化によつて形成するのがより簡単であり、第
２の層の基本加算−減算コンポーネント２３およ
び２４の各々に与えられる信号の１つはせいぜい
２ビツトのワードである。第５図に示す図面に代わつて、第５ａ図の図面
が用いられてもよいが、変換コードで実行される
加算−減算を行なうためだけであり、これは表
の第２および第４行によつて規定される演算を含
んでいない。すべてのフラグに対して、第５ａ図の回路は１
個の値ｇを使用しているだけであり、これは表
のg1の２つの値をとるかもしれない。この１個
の値はその表におけるｇ＝０に対応するすべての
機能を満すのに十分なものである。この簡略化した回路はその制限にもかかわらず
多くの場合に十分であるということがわかるであ
ろう。 ANDおよびEXCLUSIVE ORのカスケード接
続された構成はｚのLSBを形成するのに全く本
質的なものではないということを説明しなければ
ならず、２０−４のrO出力にEXCLUSIVE OR
機能、２０−３のrO出力の補数および２０−４
の結果出力のLSBを与える任意の他の構成は用
いられることができる。これから説明しかつ第５図および第５ａ図に示
される種類のブロツクから長さ３および４の変換
を発生するための回路を示す図面では、入力g0
およびg1は簡略の目的のために示されてなく、
g0およびg1に与えられる値だが示される。コード化されたワードについてかつ他の底にお
ける変換の後長さ３および４のNTTを詳細に説
明するための回路第６図を参照して、回路は、前もつてエンコー
ドされかつ新しい底Ｃ（x0），Ｃ（x1）およびＣ
（x2）に変換された３つの数から長さ３のNTT
を与える。この回路はｑ個のMSBおよびｑ個の
LSBを別々に処理する。それは入力信号Ｃ（x0），
Ｃ（x1）およびＣ（x2）の反転を含まないので、
特に簡単である。異るオペレータによつて行なわ
れる演算を適当に選択することによつてこの結果
に達した。後者は、第４図におけるまたは第５図
または第５ａ図のいずれかに示される形式の回路
であつてもよい。長さ３の変換はこのように、２個の層に分布さ
れた７個のモジユロＭ加算器のみを用いることに
よつて得られ、その結果基本コンポーネント２０
の４個の層ができる。同じ長さのFFTを計算す
れば、複素数について各々演算する３個の加算器
の２つの層および乗算器の１つの層を必要とする
であろうし、より遅くなりはるかに複雑となつた
であろう。第７図は、第６図と同様に、長さ４の数理論変
換を行なうための回路を示す。この回路もまた、
入力信号反転のための必要性を除去するように構
成されている。再び、すべての基本加算器−減算
器コンポーネントは、第４図および第５図の汎用
の加算器−減算器か、または第５ａ図の簡略化さ
れたもののどちらでもよい。さらに簡略化するた
めに、2qビツト接続およびｑビツト接続は第７
図では異なつて示されていない。第７図を参照し
て、加算器−減算器２２−１の2qビツト出力は
各々ｑ／２ビツトの４個の部分に分けられる。２
つの最下位出力s0およびs1は加算器−減算器２２
−５の加算入力へ、異なる構成で与えられる。最
上位出力s2およびs3は同様にして、加算器−減算
器２２−５の加算入力および加算器−減算器２２
−５の減算入力へ与えられる。ｑ／２ビツトの第
４の組は１からなる。長さ３および４の変換をより大きな長さの変換
に組立てるための回路数の理論変換を組立てるための手順が知られて
いる。このような手順はFFTを組立てるための
回路に用いられる。変換を組立てるために必要な
演算は、本質的には、２および√２による乗算で
ある。しかし、この手順は、これから説明する回
路からも明らかになるように、本願発明の場合で
はかなり簡略化される。１の根として２を用いる或るモジユールＭおよ
び長さＭの対が特に興味ある。ISCASSP，1983
のエイチ・ホルマンほかの論文“１”の根として
２を持つより長いNTT”に与えらるものが例と
して引用できる。第８図を参照して、回路２３はＣ（ｘ）から始
まるＣ（2^k．ｘ）を与える。物理的には、この演
算は各々が２による乗算に対応する基本的なシフ
トによつて行なわれる。対応の回路は、第５ａ図
に示される簡略化された構成を有しなくてもよい
加算器−減算器２４を含む。加算器２４の２つの
入力はＣ（ｘ）の最下位ビツトおよび最上位ビツ
トの組合せを受け、これはインバータ２８への再
循環ループを持つレジスタ２６へ導入される。2^k
により乗算されるべき2qビツトのバイトが並列
に、入力（図示せず）に与えられる２つの端部部
分へロードされ、ｋ個の連続するシフトがレジス
タで行なわれる。加算器−減算器２４はモジユロ
Ｍ加算の結果を与える。加算器−減算器２４の入力へ与えられる４個の
半ワードのは第８図のものとは異なる方法で組合
わせられる。第９図は、他の実施例を構成しかつ
第８図におけると同じコンポーネント２４，２６
および２８を含む回路２３を示す。第１０図を参照して、他の実施例が、第５図に
示される形式の簡略化された加算器−減算器で実
現される。しかしながら、それはさらに２つのイ
ンバータ３０を必要とする。第８図、第９図および第１０図のシフトレジス
タ２６はｋ（シフト数）の値に応答して制御され
る、マルチプレクサによつて物理的に形成され、
したがつてｋ位置のシフトは１個のクロツクパル
スに応答して行なわれその結果時間の節約とな
る。Ｎのの或る値に対し√２回路による乗算を行な
う必要があるだけであり、これは１のＮ乗根とし
て√２を用いることになる。たとえば、Ｐ＝2q，
Ｎ＝6qに対して、 ^N√１＝√２＝2^N/8（2^N-4−１）モジユロＭこの場合、底の変化のため、√２による乗算の
通常の方法と比較して、１回の加算ステツプが節
約される。乗算は第１１図の回路３２によつて行
なわれてもよく、かつ上述した簡略化された形式
のものでもよい２つの加算器−減算器２４を用い
る。コードワードＣ（ｘ）はすべて同じ長さを有す
る８個の部分x0，…，x8に分割される。これら
の部分は“イン・コード”減算器２４の入力へ再
分布される。第１１図のブロツク図を容易に読む
ために、接続は示されてなく、入力へ与えられる
ワードは次のとおりである。第１減算器＋入力：x2 x1 x0 １１ x7 x6 x5 −入力：x6 x5 x4 x7 x6 x5 x4 x3 第２減算器＋入力：第１加算器の出力 −入力：x4 x3 x2 x1 x0 x3 x2 x1 NTTおよびNTT^-1に対する外部回路処理装置は、変換計算回路に加えて、回路１２
および１４（底変更、エンコーデイングおよびデ
コーデイング）ならびに一般の乗算回路１０を含
む。例によれば、式(2)によつて定義されるような底
変更がf0＝−１で行なわれるときに適当な回路を
説明する。底変更およびエンコード回路は、非常
に簡単なものでもよい、なぜならば２つの演算の
みが、２の連続するべきの通常の底の２進数の
“２に対する補数”から、新しい底において表わ
されるコード化された数への変換からなる、ただ
１回の演算を形成するからである。第１２図および第１３図は、処理されたすべて
の信号が正である場合における底変更およびエン
コーデイングのための２つの回路を示す。この条
件は、一定値を入力信号に加えることによつて容
易に満される。第１２図を参照して、この回路は、コマンド
g0＝１が与えられる加算器−減算器２４を含む。
この回路は結果的には第５ａ図に示される形式の
ものではあり得ない。入力のうちの１つは、Ｃ
（ｘ）としてコード化されるべき値Ｘを受ける。
他の入力はMSBとしてｑ個の０を受け、かつ
LSBとしてｘのｑ個の最上位の数字を受ける。
Ｃ（ｘ）の反転が加算器−減算器２４の出力に現
われ、かつＣ（ｘ）はインバータ３４で回復され
ることができる。それゆえに、この回路は１個の
加算器−減算器、2q個のインバータおよびＸの
ビツトを再分布させるための手段のみを必要とす
るだけである。その結果は、ワードの“アウト・
オブ・コード”加算によつてかつその結果の補数
を計算することによつて得られる。第１３図に示される変形実施例は、第５ａ図に
示される簡略化された形式のものでもよい加算器
−減算器２４を含む。この実施例の入力エレメン
トは、それらの出力で、Ｘの補数を与える１組の
インバータ３６からなる。この補数は加算器−減
算器２４の入力のうちの１つへ与えられる。他の
入力は、最上位ビツトとして、ｑ個の“１”を受
け、かつ最下位ビツトとして、前記補数のｑ個の
最上位ビツトを受ける。結果Ｃ（ｘ）は、次いで、
加算器２４の出力で直接得られる。エンコーデイングおよび底変更はＸがｑ個以下
のビツトについてコード化された場合のみ補数で
あろう。しかし、Ｘを正または０にするため定数
を入力信号に加えるので、この条件は一般に満さ
れないであろう。ｑビツトまたはそれ以下のビツトについて２に
対する補数としてＸが与えられているものと想定
する場合、エンコーデイングおよび底変更は非常
に簡単な１回の演算を形成し、レジスタにおける
符号ビツトの伝搬によつて、2q個のビツトにわ
たりＸを拡大し、次いで、そのようにして得られ
たレジスタの内容の補数をとるのに十分である。新しい底においてコード化された数から、スタ
ートした底（２のべきの底）における２の補数と
してコピー化された数へ移すための回路もまた簡
単な方法で達成される。この演算は、第２図の反
転数理論変換NTT^-1の結果Ｃ（ｙ）について回路
１４によつて行なわれる。Ｙは正の２進数または０である場合、回路は第
１４図に示されるものでもよい。これは入力信号
Ｃ（ｙ）の補数をとるための１組のインバータ３
８と、従来の減算器４０とを含む。減算器の＋入
力はＣ（ｙ）の補数を受ける。−入力は最上位ビツ
トとしてｑ個の０を受け、かつ最下位ビツトとし
て、Ｃ（ｙ）の補数の４個の最上位ビツトを受け
る。２に対する補数の形式のＹを持つのが望まれる
程度で、回路は第１５図のものでもよい。これ
は、この入力が０か１であるかどうかに依存し
て、２個の異なる動作モードを許容するフラグ入
力Ｆを有する加算器−減算器４２を含む。加算器
−減算器４２の＋入力はインバータ４４によつて
詳細にされた信号Ｃ（ｙ）の２に対する補数を受
ける。他の入力は最上位ビツトとしてｑ個の０を
受け、最下位ビツトとして、２対１（two to
one）のマルチプレクサ４６の出力を受ける。マ
ルチプレクサの入力のうちの１つはＣ（ｙ）の最
上位ビツトを受け、他方はインバータ４８によつ
て詳細に示されたｑビツトのこの数の補数を受け
る。符号を表わす、Ｃ（ｙ）の最上位ビツトは入
力Ｆおよびマルチプレクサ４６の制御入力へ与え
られる。この符号ビツトが０にあるとき、それは、加算
器−減算器４２の第２の入力へ印加されるＣ（ｙ）
の最上位ビツトであり、かつ行なわれる演算はＣ
（ｙ）の加算にありかつＣ（ｙ）のｑ個の最上位ビ
ツトからなり、それに対して最下位の重み付けが
割当てられる。加算器−減算器は、次いで、加算
モードになる。それに対して、Ｃ（ｙ）の最上位ビツトが１に
等しい場合、マルチプレクサの出力はＣ（ｙ）の
最上位ビツトの補数によつて形成され、かつ加算
器−減算器４２は減算モードで機能する。出力Ｙ
は、Ｃ（ｙ）と、Ｃ（ｙ）のｑ個の最上位ビツトと
の間の差によつて形成され、最下位の重みに対し
て割当てられる。底変更およびデコーデイング回路のさらなる変
更は、コードにおけるモジユロＭ加算−減算を用
いて可能である。第１６図および第１７図は第１５図に示される
もののバリアントを形成する２個の他の回路を示
し、Ｃ（ｙ）から２の補数としてＹを得かつおそ
らく、第３図に示される種類の基本加算器−減算
器を用い、かつそれはフラグＦの状態によつて、
その出力に次のものを供給する。Ｆ＝０に対して、ｘ＋ｙ＋ri Ｆ＝１に対して、ｘ＋＋ri 2q個のビツトの数について演算が行なわれる。第１６図の場合、Ｃ（ｙ）はＦ＝１に対して減
算入力へ与えられ、かつフラグが１セツトされ
る。Ｃ（ｙ）（最上位ビツト）の符号ビツトがキヤ
リーオーバ入力riとして与えられる。この同じ符
号ビツトは、４個の最上位ビツトの値として、基
本加算器−減算器の加算入力へ与えられる。第１７図の場合、それはフラグ入力Ｆへ与えら
れるＣ（ｙ）の符号ビツトである。加算器−減算器２０によつて行なわれる演算は
フラグＦが０のときは加算であり、フラグが１の
ときは減算である。Ｃ（ｙ）のビツト符号が０に
等しければその出力に、Ｙ＝Ｃ（ｙ）が得られＣ
（ｙ）のｑ個の最上位ビツトはＹの最下位の重み
へもたらされる。マルチプレクサ５０の出力は、
事実、Ｃ（ｙ）のｑ個の最上位ビツトによつて形
成される入力である。逆に、Ｃ（ｙ）の符号ビツトが１に等しければ、
ＹはＣ（ｙ）によつて形成され、このＣ（ｙ）か
ら、最下位の重みへもたらされるＣ（ｙ）のｑ個
の最上位ビツトが減算される。マルチプレクサの
出力は、次に、事実、この場合、インバータ５２
を介してｑ個の最上位ビツトを受けるものであ
る。最後に、一般の乗算を行なうに必要な第２図の
回路１０は、項ごとに、Ｎ個の入来ワードXnのＮ個の変換されたワー
ドによつて形成される乗算と、Ｎ個の入来するワードHnから変換されたＮ個
のワードによつて形成されるＮ個の乗算器との間でＮ個の乗算を行なうようになされなけれ
ばならない。これらの乗算は連続する加算およびシフトの周
知な技術を用いることによつて行なわれてもよ
い。しかし、２の任意のモジユロＭべきによる乗
算のために既に規定された簡単なオペレータ（第
８図、第９図および第１０図）およびモジユロＭ
√２による乗算のための演算（第１１図）を用い
るとより有利である。“一般化された加算−シフ
トの方法”として権限を与えられる処理手順によ
つてこの結果に達することができ、これについて
は今ここで説明する。２つの数ＸおよびＨが互い
に乗算されるべきときかつＨが固定されるとき、
Ｈはいくつかの項に分けられる。Ｈ＝_k 〓ⁱ⁼¹ （√２）ⁱモジユロＭＨの項は次のような形式に構成されてもよい。Ｈ＝_j 〓ⁱ⁼¹ 2^kｉ√２＋_k 〓^i=j+1 2^kｉ回路は、概略的に第１８図に示されるものでも
よく、ここでは、頂部部分は、上述の方程式の第
１項に対応する。Ｋは、この場合、符号が通常の計算のために割
当てられる２進数の形式の表示における場合より
もはるかに小さいかもしれないということに注目
すべきであり、上記２進数に対して符号が通常の
計算のために割当てられる。この発明は、コンポーネントの構成に関するの
みならず、その関連に関する種々の数多くのバリ
アントをも受けやすい。あらゆる場合において、基本回路は非常に大き
な汎用性を呈示しており、前述したモジユロＭ加
算器−減算器はf₀の選ばれたどのような値でも用
いられ得る。このように、現行のエレメントに加
えて用いられるだけのブロツクが得られる。コー
デイング−底変更および開始底へのデコーデイン
グ−復帰回路のみがf₀のために選ばれた値に依存
する。加算器−減算器もシフトエレメントもいず
れも全体の変換長さには依存しない。それらは単
に選ばれたモジユロＭに依存するにすぎない。全
体の変換長さには依存しない。それらは単に選ば
れたモジユロＭに依存するにすぎない。全体の変
換長さに依存して変形されるべき唯一のエレメン
トは、小さな長さの変換を再結合するための回路
であり、この回路はこの場合２および√２による
乗算を行なうための回路から形成され、それは最
も頻繁であり２または√２がモジユロＭ１のＮ乗
根としてとられる。

【図面の簡単な説明】

第１図はNTT回路を用いてたたみこみ積を計
算するための装置の既に説明された一般的な図で
ある。第２図は、第１図に類似するものであり、
通常の２進底（２の連続するべき）で表現され
た、モジユロＭ数に対応する、２個の入力信号Ｘ
およびＨと、出力信号Ｙで作動しかつＸおよびＨ
の循環たたみこみを与えるための信号処理装置を
示す。第３図はこの装置の異なる回路に用いられ
る基本加算器−減算器の入力および出力を示すた
めに用いられる記法を示す図である。第４図およ
び第５図は汎用の加算器−減算器のブロツク図で
あり、第５図のそれは“２の補数”について作動
するいくつかの基本加算器−減算器を関係付け
る。第５ａ図は、第５図に類似して、簡略化され
た構成を示す。第６図および第７図は、それぞれ
長さ３および４のNTT回路のブロツク図であ
る。第８図は小さな長さの変換を再結合するため
の回路に使用するため“インザコード”で２によ
る乗算のための回路のブロツク図である。第９図
および第１０図は第８図の変形を示す。第１１図
は短い変換を再結合するための回路に用いるため
“コードにおける”√２による乗算を行なうため
の回路のブロツク図である。第１２図および第１
３図はＣ（ｘ）をＸに対応させる２個の可能なエ
ンコーデイングおよび底変更回路を示すブロツク
図である。第１４図は、第１２図および第１３図
に類似するものであり、デコーデイングおよびも
との底へ戻すための回路の一般図であり、ＹをＣ
（ｙ）に対応させている。第１５図は、第１４図
に類似するものであり、“２の補数”としてＹを
与える、デコーデイングおよび最初の底へ戻すた
めの回路を示す。第１６図および第１７図は第１
５図の変形のブロツク図である。第１８図は第３
図の装置に用いるために適した一般的な乗算回路
の全体的ブロツク図である。第１２図ないし第１
７図はすべてf₀＝１の場合に対応するものであ
り、エンコーデイング（それぞれデコーデイン
グ）演算および底変更（それぞれ最初の底へ戻
す）演算が同じ回路で行なわれている。図において、１０は乗算器、１２は底変更およ
びエンコーデイング回路、１４はデコーデイング
および最初の底へ戻すための回路、１６および１
８はそれぞれNTTおよびNTT^-1変換を計算する
ための回路、２６はシフトレジスタ、３０はイン
バータ、２４は加算器−減算器を示す。

Claims

【特許請求の範囲】１たたみこみによるデイジタル信号のリアルタ
イム処理のための装置であつて、 (a) 入力および出力を有する乗算器手段と、 (b) 2^p−2^q＋１の形式のモジユラスＭでNTTを
行ない、各々が前記入力のうちの１つに関連し
て前記入力の関連するものへ前記NTTを分け
与えるための回路と、 (c) 前記乗算手段の前記出力に関連するNTT^-1
を行なつて前記出力のNTT^-1変換を与えるた
めの逆変換回路と、 (d) 前記NTT回路の各々に関連して算術底変更
およびエンコーデイングを行ない、入力デイジ
タル信号を受けかつ対応するエンコードされた
信号を前記NTT回路の関連のものへ分配する
ように接続される手段と、 (e) 前記回路の出力の元の算術底へ戻しかつデコ
ードするための手段とを備え、前記手段は、も
との（２のべき）底における前記入力信号のう
ちの１つを示す数ＸモジユロＭに対して、新し
い底において、Ｘ＝_p-q-1 〓ⁱ⁼⁰ fix_i＋_q-1 〓^j=0 ej.x_j-q+p（モジユロＭ） …(2) になるように数X_p-1…X_p-2X₁X₀が対応しここ
で、f₀は１からＮ−１の整数でありかつ、fiおよ
びｅは次の条件、すなわち、 2f_p-q−１＝e₀＋f₀（mod Ｍ）および 2e_q-1＝−f₀（mod Ｍ）インデツクｉの他の値に対しては2fi＝f_i+1，2e_i
＝e_i+1を満す、リアルタイム処理のための装置。２前記NTT回路の各々は複数個のブロツクか
らなり、その各々は長さ３または４のNTTおよ
び再結合ブロツクを与える、特許請求の範囲第１
項記載の装置。３ NTT回路の各々は式2^2q−2^p＋１を有するモ
ジユロＭを用いかつ単位モジユロＭのＮ乗原始根
として２または√２を用いるように構成される、
特許請求の範囲第１項記載の装置。４前記底変更およびエンコーデイング手段は同
じ回路で実施されかつコード変更においてf₀＝１
である、特許請求の範囲第１項記載の装置。５前記NTTおよびNTT^-1回路の各々およびデ
コーデイングおよび底変更のための前記手段は
各々少なくとも、コード内で、簡単な加算／減算
および加算、次いで加算／減算を行なうための同
一のモジユロＭの基本加算器−減算器の関連から
なる、特許請求の範囲第１項記載の装置。６コード内で２個のモジユロＭ加算を行なうた
め構成された√２による乗算のための回路をさら
に含む、特許請求の範囲第３項記載の装置。７モジユロＭコードにおける１個の加算器の入
力へ、または簡単なモジユロＭの入力へまたは簡
単なモジユロＭ加算器の入力へ接続された出力を
有するシフトレジスタからなる2^kによる乗算のた
めの回路を含む、特許請求の範囲第３項記載の装
置。８各々のNTT回路は長い長さＮ＝３を有し、
かつ第１および第２の層へ分布された７個のモジ
ユロＭ加算器からなり、前記第１の層はエンコー
ドされかつ新しい底に変更された３個の数の
LSBおよびMSBの異なる組合わせを受ける４個
の加算器を有し、前記第２の層は第１の層の加算
器の出力の異なる組合わせを受ける２個の加算器
を有する、特許請求の範囲第１項記載の装置。９Ｎ個の入力ワードXnの変換から生じるＮ個
のワードＣ（−Ｘ）と、Ｎ個の入力ワードHnから生じるＮ個のワード
からなるＮ個の乗算フアクタとの間でＮ個の乗算を行なうための乗算回路を有
し、前記乗算回路の各々はＣ（Ｘ）で、√２の連続
するべきの算術底のHnの分解の項を乗算するた
めの手段と、乗算手段の出力を受けるための加算
手段と、√２で加算器手段の出力を乗算するため
の回路とを含む、特許請求の範囲第１項記載の装
置。１０デコーデイングおよび最初の底へ戻す回路
は負の入力に2q個のビツトを有する変換Ｃ（ｙ）
を受けるように接続された加算器−減算器回路か
らなり、 MSBはキヤリーオーバ入力についての変換Ｃ
（ｙ）の符号ビツトを構成し、前記符号ビツトは正の入力のMSBにあり、変換Ｃ（ｙ）のLSBはその正の入力のLSBにあ
り、それによつて前記加算器−減算器は、２つ補数
としてその最初の底へデコードされかつ戻された
後、その出力にその数を分配する、特許請求の範
囲第１項記載の装置。１１コードの外のまたはコード内の各加算器−
減算器は、単独で、加算およびキヤリーアウトを
行なうための手段を含む、特許請求の範囲第５項
記載の装置。１２ 2q個のビツトを有する数を処理するため
の、かつ2q個のビツトからなる数を分配するた
めの装置であり、２個のビツトについて作動しか
つMSBおよびLSBの異なる組合わせを受けるよ
うに接続された４個の簡単な加算器−減算器と、
XNOR出力回路とを備えた、特許請求の範囲第
１１項記載の装置。