SU1756887A1 - Устройство дл делени чисел в модул рной системе счислени - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и предназначено дл  использо- вани вбыстродействующих непозиционных арифметических устройствах конвейерного типа дл  выполнени  операции делени  чисел, представленных в минимально избыточной модул рной системе счислени . Цель изобретени  - повышение быстродействи  за счет увеличени  пропускной способности устройства. Поставленна  цель достигаетс  за счет применени  конвейерного принципа обработки модул рных кодов делимого и делител  и обеспечени  возможности совмещени  во времени процессов выполнени  Т + 6 операций делени  (Т log2K. К - число оснований модул рной системы счислени ; через х обозначаетс  наименьшее целое число, не меньшее х). Дл  формировани  приближени  делител  и вычислени  знака делител  используетс  не блок масштабировани , а отдельный блок параллельно-конвейерного типа дл  формировани  интегральных характеристик модул рного кода, обращение к которому можно производить ежетактно, т.е. с частотой f 1/tM.T. (tMT. длительность модульного такта). Устройство содержит коммутаторы 5, б , блок управлени  7, узлы 8, 9 задержки, формирователь 10 интегральных характеристик модул рного кода , блок модульного вычитани  11. блок модульного умножени  12, мультиплексор 13, узлы задержки, регистр, блок присвоени  знака, коммутатор, блок модульного сложени , блок масштабировани  и узлы задержки , 3 ил. сл с xj СЛ О со со

Description

Изобретение относитс  к вычислительной технике и предназначено дл  использовани  в быстродействующих непозиционных арифметических устройствах конвейерного типа дл  выполнени  операции делени  чисел , представленных в модул рной системе счислени .

Известно устройство дл  делени , содержащее регистр делител , регистр делимого , сумматор, блок выбора элементарного делител , блок умножени , блок вычитани , блок анализа произведени , блок конца итерации, блок конца делени , блок режима работы сумматора, блок вычислени  итерации, причем выход регистра делимого подключен к первому входу блока вычислени  итерации, второй вход которого подключен к шине позиционого признака делимого, выход регистра делител  подключен к входу блока выбора элементарного делител , третьему входу блока вычислени  итерации и первому входу блока умножени , выход блока выбора элементарного делител  подключен к четвертому входу блока вычислени  итерации, п тый вход которого подключен к шине позиционного признака делител  и второму входу блока умножени , третий вход которого подключен к первому входу сумматора, первому входу блока вычитани , первому входу блока конца делени , выходу блока вычислени  итерации и входу блока конца итерации, выход которого подключен к второму входу блока конца делени  и шестому входу блока вычислени  итерации, выход блока конца делени  подключен к четвертому входу блока умножени , первому входу блока анализа произведени , второму входу блока вычитани  и второму входу сумматора, выход блока умножени  подключен к второму входу блока анализа произведени , выход которого подключен через блок режима работы сумматора к третьему входу сумматора и третьему входу блока вычитани , выход которого подключен к седьмому входу блока вычислени  итерации, выход сумматора соединен с выходом устройства.

Недостатками данного устройства  вл ютс  невысокое быстродействие, обусловленное низкой эффективностью примен емого способа выполнени  базовой операции -делени  делител  и нев зок на степени числа 2 или первого модул  системы , а также больша  погрешность приближени  делител .

Наиболее близким по технической сущности к предлагаемому  вл етс  устройство дл  делени  чисел в системе остаточных классов, содержащее регистры делимого, делител  и частного, блок вычитани , блок

сложени , четыре регистра, два преобразовател  пр мого кода в дополнительный, счетчик, узел задержки, блок масштабировани , два коммутатора и блок управлени ,

в состав которого вход т счетчик, два триггера , дешифратор, три элемента ИЛИ, элемент задержки, элемент НЕ и элемент И, причем первые информационные входы регистров делимого и делител   вл ютс  вхо0 дами делимого и делител  устройства соответственно, выход регистра частного  вл етс  выходом частного устройства и соединен с первым информационным входом блока сложени , выход которого соединен с

5 информационным входом регистра частного , вход запуска устройства. вл етс  входом элемента задержки блока управлени  и соединен с входом элемента НЕ, первыми входами первого и второго элементов ИЛИ,

0 входом разрешени  сброса счетчика и входом установки в единицу триггера блока управлени , входом разрешени  записи регистра делител , тактовым входом узла задержки и входом сброса счетчика устрой5 ства, выход регистра делимого соединен с входом уменьшаемого блока вычитани , выход которого соединен с информационным входом первого регистра, выход которого соединен с входом первого преобразоватеQ л  пр мого кода в дополнительный, первой группой информационных входов первого коммутатора и вторым информационным входом регистра делимого, выход регистра делител  соединен с первым информзцион5 ным входом блока умножени , выход которого соединен с информационным входом второго регистра, выход которого соединен с входом вычитаемого блка вычитани , вход делител  устройства соединен с первыми

л информационными входами третьего и четвертого регистров, выход третьего регистра  вл етс  выходом остатка устройства и соединен с входом остаточного кода блока масштабировани , первый и второй входы

t- номера масштаба которого соединены с первым выходом узла задержки и информационным выходом счетчика, второй выход узла задержки соединен с входом младших информационных разр дов счетчика, выход которого соединен с входом узла задержки, выход первого преобразовател  пр мого кода в дополнительный соединен с вторым информационным входом второго регистра, выход блока масштабировани  соединен с

- вторым информационным входом четвертого регистра, выход которого соединен с вторыми информационными входами блоков умножени  и сложени , с первой группой информационных входов второго коммута- . тора, входом второго преобразовател  пр 0

мого кода в дополнительный и входом дешифратора блока управлени , выход второго преобразовател  пр мого кода в дополнительный соединен с вторым информационным входом второго коммутатора, выход которого соединен с входом старших информационных разр дов счетчика, выход элемента НЕ блока управлени  соединен с входом разрешени  записи первого регистра и входом синхронизации блока масштабировани , выход второго элемента ИЛИ блока управлени  соединен с входом разрешени  записи регистра делимого и третьего регистра, выход (Т+ 4)-го разр да счетчика блока управлени , где Т 1од2«, где К - число оснований системы счислени ; - цела  часть, соединен с входом разрешени  записи регистра частного, выход первого элемента ИЛИ блока управлени  соединен с входом разрешени  записи четвертого регистра , пр мой выход первого триггера блока управлени  соединен с первым входом элемента И блока управлени  и счетным входом счетчика устройства, вход разрешени  записи которого соединен с входами сброса второго и четвертого регистров и выходом элемента И блока управлени , выход второго триггера которого соединен с входом управлени  первого коммутатора, выход элемента задержки блока управлени  соединен с информационным входом счетчика блока управлени , счетный вход которого соединен с выходом третьего элемента ИЛИ блока управлени , первый и второй входы которого соединены соответственно с первым выходом дешифратора и инверсным выходом первого триггера блока управлени , выходы нулевого и (Т+3)-го разр дов счетчика блока управлени  соединены с вторыми входами соответственно второго и первого элементов ИЛИ блока управлени , второй выход дешифратора блока управлени  соединен с входом разрешени  сброса первого триггера и вторым входом элемента И блока управлени , второй выход дешифратора блока управлени  соединен с информационным входом второго триггера блока управлени  и входом управлени  второго коммутатора, третий выход дешифратора блока управлени   вл етс  выходом окончани  делени  устройства .

Известное устройство реализует итеративную процедуру делени  по методу спуска Ферма с применением параллельноЧсонвейерного блока масштабировани  чисел, ориентированного на некоторый набор масштабов. Однако пропускна  способность устройства недостаточно высока, что обусловлено рекуррентной структурой алгоритма делени . Применение общего блЪка масштабировани  на этапах аппроксимации делител  и реализации схемы Ферма не позвол ет организовать в известном устройстве совмещение во времени процесса выполенни  нескольких операций делени . Это не дает возможности использовани  данного устройства в сверхбыстрых вычислительных устройст0 вах.

Цель изобретени  - повышение быстродействи  устройства.

Поставленна  цель достигаетс  путем применени  конвейерного принципа обра5 ботки модул рных кодов делимого и делител  и обеспечени  возможности совмещени  во времени процессов выполнени  Т+б операций делени  (Т JlogaKf, где К - число оснований модул рной ситемы счислени ;

0 М наименьшее целое число, не меньше х), в соответствии с чем в устройство дл  делени  чисел в модул рной системе счислени , содержащее блок модульного вычитани , блок модульного умножени , регистр, блок

5 модульного сложени , блок масштабировани , первый узел задержки, первый и второй коммутаторы и блок управлени , в состав которого вход т дешифратор, элемент ИЛИ, первый элемент И, первый вход

0 которого соединен с выходом дешифратора, вход которого соединен с входом первого слагаемого блока модульного сложени , выходом блока масштабировани , с входом первого сомножител  блока модульного ум5 ножени , выход которого соединен с входом регистра, выход которого соединен с входом вычитаемого блока модульного вычитани , введены третий коммутатор, мультиплексор, с второго по шестой узлы

п задержки, блок формировани  интеграль- ных характеристик модул рного кода, блок присвоени  знака, в блок управлени  дополнительно введены первый и второй регистры сдвига, первый и второй кольцевые

с сдвиговые регистры, второй и третий элементы И, причем входы делимого и делител  устройства соединены с первыми информационными входами соответственно первого и второго коммутаторов, выходы которых

соединены с входами первого и второго узлов задержки соответственно, вторые информационные входы первого и второго коммутаторов соединены с первыми выходами второго и третьего узлов задержки соответственно , выход первого узла задержки соединен с входом уменьшаемого блока модульного вычитани , выход которого соединен с входом третьего узла задержки, второй выход которого соединен с первым входом блока присвоени  знака, второй

вход которого соединен с первым выходом четвертого узла задержки, второй выход которого соединен с первым информационным входом мультиплексора, выход которого соединен с входом четвертого узла задержки, второй информационный вход мультиплексора соединен с первым пыхо- дом блока формировани  интегральных характеристик модул рного кода, второй выход которого соединен с первым информационным входом третьего коммутатора, второй информационный вход которого соединен с выходом п того узла задержки, вход которого соединен с выходом третьего коммутатора и первым входом блока масштабировани , второй вход которого соединен с выходом блока присвоени  знака, выход блока модульного сложени  соединен с входом шестого узла задержки, выход которого соединен с выходом частного устройства и входом второго слагаемого блока модульного сложени , второй выход второго узла задержки соединен с входом второго сомножител  блока модульного умножени , вход делител  устройства соединен с входом блока формировани  интегральных характеристик модул рного кода, вход запуска устройства соединен с входом сброса шестого узла задержки и с установочными входами первого и второго регистров сдвига и входами сброса первого и второго кольцевых сдвиговых регистров, входы управлени  сдвигом которых соединены с одноименными входами первого и второго регистров сдвига и с тактовым входом устройства , выход старшего разр да первого регистра сдвига соединен с входом младшего разр да первого кольцевого сдвигового регистра, выход которого соединен с первым входом второго элемента И, второй вход которого соединен с выходом третьего элемента И, входы которого соединены с выходами разр дов второго кольцевого сдвигового регистра, вход младшего разр да которого соединен с выходом первого элемента И, первый выход второго регистра сдвига соединен с управл ющими входами первого и второго коммутаторов, второй выход второго регистра сдвига соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом старшего разр да второго кольцевого сдвигового регистра , выход элемента ИЛИ соединен с входом блокировки блока масштабировани , третий выход второго регистра сдвига соединен с вторым входом первого элемента И, четвертый и плтый выходы второго регистра сдвига соединены с управл ющими входами третьего кЬммутатора и мультиплексора соответственно, выход второго элемента И

соединен с выходом признака окончани  делени  устройства.

Таким образом, существенное отличие предлагаемого устройства дл  делени  чисел в модул рной системе счислени  заключаетс  в том, что дл  формировани  приближени  делител  и вычислени  знака делител  используетс  не блок масштабировани , а отдельный блок параллелыю0 конвейерного типа дл  формировани  интегральных характеристик модул рного кода, обращение к которому можно производить ежетактно, т.е. с частотой f 1 Дм т, где т.м т. длительность модульного тахта.

5 Это позвол ет организовать совмещение во времени выполнени  в устройстве до Т+б операций делени , базирующихс  на итеративной процедуре по методу спуска Ферма. На фиг 1 и 2 представлена структурна 

0 схема устройства дл  делени  чисел в модул рной системе счислени ; на фиг.З - структурна  схема блока управлени .

Устройство содержит вход 1 делимого, вход 2 делител , вход 3 запуска и тактовый

5 вход 4 устройства, первый 5 и второй fi коммутаторы , блок 7 управлени , первый 8 и второй 9 узлы задержки, формирователь 10 интегральных характеристик модул рного кода, блок 11 модульного вычитани , блок

Q 12 модульного умножени , мультиплексор 13, третий узел 14 задержки, регистр 15, четверытй узел 16 задержки, блок 17 присвоени  знака, третий коммутатор 18, блок 19 модульного сложени , блок 20 масштабне ровани , п тый 21 и шестой 22 узлы задержки , выход 23 частного и выход 24 признака окончани  делени  устройства.

Входы делимого 1 и делител  2 устройства подключены к первым информационQ ным входам соответственно первого 5 и второго 6 коммутаторов, которые содержат по Л 5) Ь| мультиплексоров, где

1 Л

1 I

bi одгт, (I , 2к), где гги, m2,...,mk 5 основани  модул рной системы счислени ,  вл кщиес  попарно простыми целыми

числами, т.е. (mi, mj) 1; I, j 1, 2k; I & j.

В состав блока 7 управлен и вход т первый 25 и второй 26 регистры сдвига, 0 дешифратор 27, первый 28 и второй 29 кольцевые сдвиговые регистры, первый 30, второй 31 и третий 32 элементы И и элемент ИЛИ 33.

Разр дность первого 25 и второго 26 5 регистров сдвига составл ет соответственно Т + 1 и 2Т + 8 бит.

Инверсный выход (Т-:4)-го разр да, пр мой и иноерсный выходы (2Т+5)-го разр да, пр мой выход (2Т-4б)-го и инверсный выход

(2Т+7)-го разр дов второго регистра 26 сдвига (разр ды номеруютс  начина  с 0)  вл ютс  его выходами с первого по п тый. Дешифратор 27 предназначен дл  формировани  сигнала е (X), задаваемого соот- ношением

Г 1,еслиХе{-1.0, 1},

е(Х)О)

0 в остальных случа х

где X - входна  переменна , заданна  своим МОДУЛЯРНЫМ КОДОМ (XI, Х2Xk) И

принадлежаща  диапазону D {-m0 Mk-1, -m0 x хМы + 1,...,т0Мы- 1} модул рной системы счислени ;

xi- IX |m-(i 1,2k);

rn0 - вспомогательный модуль, выбира- емый из условий mo k-1;

mk 2m0 + k-2;

Mk-1 П

mi;

. f

IYI m обозначаетс  наименьший неотрицательный вычет, сравнимый с величиной Y по модулю т. Дешифратор 27 реализуетс , как в известном устройстве.

Разр дность первого 28 и второго 29 кольцевых сдвиговых регистров составл ет Т + 6 бит.

Установочные входы первого 25 и второго 26 регистров сдвига и входы сброса первого 28 и второго 29 кольцевых сдвиговых регистров объединены и подключены к входу 3 запуска устройства, входы управлени  сдвигом первого 25 и второго 26 регистров сдвига, первого 28 и второго 29 кольцевых сдвиговых регистров объединены и подключены к тактовому входу 4 устройства , выход старшего разр да первого регистра 25 сдвига соединен с входом младшего разр да первого кольцевого сдвигово- го регистра 28, выход дешифратора 27 и третий выход второго регистра 26 сдвига подключены соответственно к первому и второму входам первого элемента И 30, выход которого соединен с входом младшего разр да второго кольцевого сдвигового регистра 29. Второй выход второго регистра 26 сдвига и выход старшего разр да второго кольцевого сдвигового регистра 29 соединены соответственно с первым и вторым вхо- дами элемента ИЛИ 33. Выходы всех разр дов (с нулевого по (Т+ 5)-й) второго кольцевого сдвигового регистра 29 подключены к входам третьего элемента И 32, вы5

10

5

0

5

0

5 }Q 5 Q е

ход старшего разр да первого кольцевого сдвигового регистра 28 и выход третьего элемента И 32 соединены с первым и вторым входами второго элемента И 31.

Выходы первого 5 и второго 6 коммутаторов соединены соответственно с входами первого 8 и второго 9 узлов задержки, вторые информационные входы первого 5 и второго 6 коммутаторов подключены к первым выходам соответственно третьего 14 и второго 9 узлов задержки.

Первый узел 8 задержки представл ет собой цепочку из Т+2 последовательно соединенных регистров разр дностью Л бит, вход первого и выход последнего из которых  вл ютс  соответственно входом и выходом узла задержки.

Второй узел 9 задержки представл ет собой цепочку из Т+6 последовательно соединенных регистров разр дностью Лбит; вход первого регистра  вл етс  входом узла задержки, выходы (Т+6)-го и Т+1)-го регистров  вл ютс  соответственно первым и вторым выходами узла задержки.

Управл ющие входы первого 5 и второго 6 коммутаторов объединены и подключены к первому выходу второго регистра 26 сдвига блока 7 управлени . Выход первого узла 8 задержки подключен к входу уменьшаемого блока 11 модульного вычитани , вход вычитаемого которого соединен с выходом регистра 15. Второй выход второго узла 9 задержки соединен с входом второго сомножител  блока 12 модульного умножени , выход которого подключен к входу регистра 15.

Формирователь 10 интегральных характеристик модул рного кода  вл етс  известным устройством, представл ющим собой усеченный вариант параллельно-конвейер- ного устройства дл  формировани  интегральных характеристик модул рного кода, быстродействие которого составл ет Т+ 3 такта при пропускной способности одна операци  в один такт. Формирователь 10 по входному модул рному оду (XL X2Xk) числа X из диапазона D модул рной системы счислени  осуществ лет формирование лишь двух характеристик: знака S(X)€Ј{0,1} числа X и номера I масштаба Si, аппроксимирующего абсолютную величину/Х/числа X: f 0, если X О,

S(X)-M(2)

11,еслиХ 0.

Номер I масштаба Si определ етс  по правилу

Xy+vx 2 ,

v - Г v 1

где Ху - -ycf5j

О, если Ху А-/, ду 1зе.- А + 1 в остальных случа х;

v - номер старшей ненулевой цифры симметрического полиадического представлени  + Х2 Мн ... H#k Mk-1 числа XeD;

.- -ЗЧ+1....

1 -у- Г- 1} 0 1. 2k); у - цела  часть

действительного числа у;

(.

М П mj;

номер старшего ненулевого разр да в двоичном представлении числа

Ху Ix + х mv-il- Mjr2;

А-количество старших двоичных разр дов числа Х-), используемых дл  определени  масштаба Si, который имеет вид

Si Xv 2

В примен емой модификации формировател  10 в отличие от известного устройства дл  формировани  интегральных характеристик модул рного кода в пам ть

соответствующего ( v -1)-го ( v 2, 3k)

формировател  номера нрмирующего множител  по адресу 2 величина

х„записываетс 

Величины S(X) и I снимаютс  с первого и второго выходов формировател  10 интегральных характеристик модул рного кода соответственно на (Т+ 2)-м и (Т+ 3)-м тактах .

fexofl 10 формировател  интеральных характеристик модул рного кода подключен к входу делител  2 устройства, первый и второй выходы формировател  10 соединены с первыми информационными входами мультиплексора 13 и третьего коммутатора 18 соответственно.

Блоки модульного вычитани  11, модульного умножени  12 и модульного сложени  19 состо т соответственно из

наборов вычитателей, умножителей и сумматоров по модул м mi, ГП2mk и слухсат

дл  выполнени  соответствующих операций над модул рными кодами целых чисел

из диапазона D модул рной системы счислени .

Выход блока 11 модульного вычитани  соединен с входом третьего узла 14 задержки , второй выход которого подключен к первому входу блока 17 присвоени  знака. Первый информационный вход и выход мультиплексора 13 соединены соответственно с вторым выходом и входом четвертого узла 16 задержки. Управл ющие входы

мультиплексора 13 и третьего коммутатора 18 подключены соответственно к четпертому и п тому выходам второго регистра 26 сдвига блока 7 управлени . Первый выход четвертого узла 16 задержки соединен с вторым входом блока 17 присвоени  знака.

Третий узел 14 задержки представл ет собой цепочку из четырех последовательно соединенных регистров разр дностью Л бит; вход первого регистра  вл етс  входом узла задержки, выходы четвертого и первого регистров  вл ютс  соответственно первым и вторым выходами узла задержки .

Четвертый узел 16 задержки представл ет собой цепочку из Т+б последовательно соединенных одноразр дных регистров, вход первого регистра  вл етс  входом узла задерхски, выходы первого и последнего регистров  вл ютс  соответственно первым и

вторым выходами узла задержки.

Блок 17 присвоени  знака осуществл ет преобразование модул рного кода числа X eD в модул рный код числа Х1 X-(-1)s(Y), где S(Y)e {0,1} - знак числа

Ye D. Модул рный код (xi, X2xk) числа X и

величина S(Y) поступают на первый и второй входы блока 17 соответственно. Елок 17 присвоени  знака реализуетс  с помощью k долговременных запоминающих устройств,

- 1-е из которых обладает емкостью 2Ь(1 слов разр дностью bi бит и в пам ть которого по адресу xi + 2bl-SfY) записываетс  вычет

XrlX lm lxK-IJ M1 1-2k)

Третий коммутатор 18 содержит од2Ц мультиплексоров, где I. -- число масштабов, на которые рассчитан блок 20 масштабировани .

Блок 20 масштабировани  представл ет собой известное устройство дл  масштабировани  параллельно-конвейерного гипз, быстродействие которого составл ет Т+3 такта при пропускной способности одна операци  масштабировани  в один такт. Блок 20 масштабировани  осуществл ет деление входного числа X € D на некоторый

положительный масштаб Si g D, причем это число ограничено и равно L. Номер

le {0, 1L-1} масштаба Si и модул рный код

числа X подаютс  соответственно на первый и второй входы блока 20. Результатом операции масштабировани   вл етс  оценка (ближайшее целое число) дроби X/Si. В блоке 20 функци  блокировки выдачи ненулевой информации реализуетс  стандартным образом путем подключени  к выходу выходного регистра блока группы элементов запрета, управл емой посредством входа блокировки.

Выход блока 17 присвоени  знака соединен с вторым входом блока 20 масштабировани , первый вход которого объединен с входом п того узла 21 задержки и подключен к выходу третьего коммутатора 18; вход дешифратора 27 блока 7 управлени , вход первого сомножител  блока 12 модульного умножени  и вход первого слагаемого блока 19 модульного сложени  объединены и подключены к выходу блока 20 масштабировани , вход блокировки которого соединен с выходом элемента ИЛИ 33 блока 7 управлени , второй информационный вход третьего коммутатора 18 соединен с выходом п того узла 21 задержки

П тый 21 и шестой 22 узлы задержки осуществл ют задержку информации на Т+ 6 тактов. Разр дность регистров, вход щих в состав п того 21 и шестого 22 узлов задержки , состал ет соответственно log2L и Л бит. Входы сброса регистров шестого узла 22 задержки в совокупности составл ют вход сброса узла задержки.

Вход сброса шестого узла 22 задержки подключен к входу 3 запуска устройства; вход второго слагаемого и выход блока 19 модульного сложени  соединены соответственно с выходом и входом шестого узла 22 задержки, выходы шестого узла 22 задержки и второго элемента И 31 блока 7 управлени   вл ютс  выходом 23 частного и выходом 24 признака окончани  делени  устройства соответственно.

Рассмотрим, как работает предлагаемое устройство дл  делени  чисел в модул рной системе счислени .

На начальном (нулевом) такте по сигналу Гупр 1, подаваемому на вход 3 запуска устройства, регистры, вход щие в состав шестого узла 22 задержки, а также первый 28 и второй 29 кольцевые сдвиговые регистры блока 7 управлени  обнул ютс ; в первом регистре 25 сдвига блока 7 управлени  устанавливаетс  (Т+ 1)-разр дный двоичный код числа 1, во втором регистре 26 сдвига блока 7 управлени  устанавливаетс  (2Т+ 8)-разр дный дополнительный двоичный код чилса -1, На первом выходе второго регистра 26 сдвига вырабатываетс  сигнал дг, 0 (где о - содержимое J-ro разр да второго регистра 26 сдвига, j О,

5 12Т-7; а - отрицание булевой величины

О), который поступает на управл ющие входы первого 5 и второго 6 коммутаторов. В результатемодул рныйкод

(«1 , (Xi,,.., «k) делимого А, поступающий

0 на вход 1 делимого устройства, через первый коммутатор 5 передаетс  в первй узел 8 задержки, а модул рный код

( , jhД) делител  В, поступающий

на вход делител  2 устройства, через второй

5 коммутатор 6 передаетс  во второй узел 9

задержки (о,- IA mi,/, IB m-L, i 1,2k; A.

Bet), В 0). Одновременно с этим модул рный код делител  В с входа 2 делител  устройства поступает на вход формировател 

0 Ю интегральных характеристик модул рного кода После этого начинаетс  выполнение операции делени  числа А на В.

Ввиду обеспечени  в устройстве конвейерного режима выполнени  не одной, а

5 целой последовательности операций делени , начина  с n-го такта рассматриваемой операции, в устройстве может быть инициировано (п+ 1) операций делени  (п О, 1,. .,Т+5).

0 Отметим, что на каждом такте работы устройства по сигналу Гт 1, подаваемому на тактовый вход 4 устройства, содержимое первого 25 и второго 26 регистров сдвига, первого 28 и второго 29 кольцевых

5 сдвиговых регистров блока 7 управлени  сдвигаетс  на один бит в сторону старших разр дов.

На первом такте реализуемой процедуры делени  формирователь 10 интеграль0 ных характеристик модул рного кода начинает вычисление знака S(B) и номера I масшатбз Si В, аппроксимирующего абсолютную величину IBI делител  В.

На (Т+ 1)-м такте содержимое у - 1 стар5 шего разр да первого регистра 25 сдвига блока 7 управлени  передаетс  в младший разр д первого кольцевого сдвигового регистра 28 блока 7 управлени .

Начина  с (Т+1)-го такта реализуема 

0 процедура делени  носит итеративный характер . Все итерации имеют одинаковую длительность, а именно Т+6 тактов.

На первом такте первой итерации модул рный код делител  В с второго выхода

5 второго узла 9 задержки поступает на вход второго сомножител  блока 12 модульного умножени , на вход первого сомножител  которого с выхода блока 20 масштабировани  подаетс  модул рный код числа Q0 О

ш

Q)/,

(Гбл 1,где о) -содержимое 1-го разр да (I 0, 1Т+5) второго кольцевого сдвигового регистра 29 блока 7 управлени . В результате блок 12 модульного умножени  получает произведение В -0 О, код которого передаетс  в регистр 15. Кроме этого, модул рный код числа Q0 0 с выхода блока 20 масштабировани  подаетс  на вход первого слагаемого блока 19 модульного сложени , на вход второго слагаемого которого с выхода шестого узла 22 задержки поступает модул рный код числа Q-1 0. Блок 19 модульного сложени  формирует модул рный код суммы Qo + Q-1 0, который записываетс  в первый регистр шестого узла 22 задержки. Одновременно с этим модул рный код числа Qo 0 поступает на вход дешифратора 27 блока 7 управлени . В соответствии с соотношением (1) на выходе дешифратора 27 re- нерируетс  сигнал e(Qo) 1, поступающий на первый вход первого элемента ИЛИ 30 блока 7 управлени , на второй вход которого с третьего выхода второго регистра 26 сдвига подаетс  нулевой сигнал а2Т+5 0. В результате в младший разр д второго кольцевого сдвигового регистра 29 блока 7 управлени  с выхода первого элемента И 30 поступает сигнал fi е ( Qo ) 0 и, таким образом, на данной итерации процедуры делени  не происходит изменени  содержимого второго кольцевого сдвигового регистра 29.

На втором такте первой итерации модул рный код делимого А А0 с выхода первого узла 8 задержки и содержимое регистра

15(код числа 0) подаютс  соответственно на входы уменьшаемого и вычитаемого блока 11 модульного вычитани . Блок 11 формирует разность At АО - 0 А, котора  переда- етс  в третий узел 14 задержки. Одновременно с этим формирователь 10 интегральных характеристик модул рного кода завершает вычисление знака S(B) делител  В, Двухзначна  величины S(B) с первого выхода формировател  10 через мультиплексор 13, на управл ющий вход которого подаетс  сигнал 1. поступает в четвертый узел 16 задержки.

На третьем такте первой итерации модул рный код числа AI с второго выхода третьего узла 14 задержки и знак S(B) делител  В с первого выхода четвертого узла

16задержки подаютс  на первый и второй входы блока 17 присвоени  знака. Полученный блоком 17 модул рный код числа Ri Ai (-l)5 поступает в блок 20 масштабировани  через второй его вход. Кроме этого, на данном такте формирователь 10

10

15

20

f- 40 45

т

5

30

35

50

55

интегральных характеристик модул рного кода завершает вычисление номера I масштаба Si В. Величина I с второго выхода формировател  10, проход  через третий коммутатор 18. из управл ющий вход которого подаетс  сигнал 0 0, поступает в блок 20 масштабировани  через первый его вход, а также записываетс  в п тый узел 21 задержки,

На четвертом такте первой итерации блок 20 масштабировани  начинает вычисление модул рного кода оценки QI дроби R.1/B.

На шестом такте первой итерации модул рный код числа Ai с первого выхода третьего узла 14 задержки поступает на второй информационный оход первого коммутагора 5, на управл ющий вход которого подаетс  сигнал 1, в результате код числа AI передаетс  в первый узел 8 задержки. Одновременно с этим модул рный коддели- тел  В с первого выхода второго уз/iaj) задержки через второй коммутатор 6 (ow/, 1} передаетс  во второй узел 9 задержки.

На последнем ()-м такте первой итерации блок 20 масштабировани  завершает вычисление модул рного кода оценки СИ дроби Ri/B.

На первом такте j-й итерации (j - 2, 3,...) модул рный код числа QJ-I с выхода блока 20 масштабировани  (Гбл Л м V 0) подаетс  на вход первого сомножител  блока 12 модул рного умножени  и вход первого слагаемого блока 19 модульного сложени , на входы второго сомножител  и второго слагаемого которых поступают соответственно модул рный код делител  В с второго выхода второго узла 9 задержки и модул рный j -2 j -2

код суммы 2 QI - Е Qi (Q-1 Qo 0) с I -1 1 1

выхода шестого узла 22 задержки. В результате блок 12 модульного умножени  получает произведение Qj-ГВ, модул рный код которого записываетс  в регистр 15, а на выходе блока 19 модульного сложени  форJ-1 мируетс  код суммы 2) QI который переi 1 даетс  в шестой узел 22 задержки.

На втором такте j-й итерации модул рный код числа AJ-I с выхода первого узла 8 задержки и содержимое регистра 15 (код числа Qj-i B) подаютс  соответственно на входы уменьшаемого и вычитаемого блока 11 модульного вычитани , в результате чего на выходе блока 11 формируетс  разность Aj Aj-1 - Qj-rB, модул рный код которой передаетс  в третий узел 14 задержки. Одновременно с этим знак S(B) делител  В с

второго выхода четвертого узла 16 задержки поступает на первый информационный вход мультиплексора 13, на управл ющий вход которого подаетс  сигнал ,б 0, поэтому величина S(B) передаетс  на вход четвертого узла 16 задержки.,

На третьем такте j-й итерации модул рный код числа А с второго выхода третьего элемента 14 задержки и знак S(B) с первого выхода четвертого узла 16 задержки подаютс  на первый и второй входы блока 17 присвоени  знака. Получаемый блоком 17 модул рный код числа Rj Aj(-1) поступает в блок 20 масштабировани  через второй его вход. Кроме этого, номер I масштаба Sr В с выхода п того узла 21 задержки поступает на второй информационный вход третьего коммутатора 18, на управл ющий вход которого подаетс  сигнал 7гг+7 1. В результате величина I поступает в п тый узел 21 задержки, а также в блок 20 масштабировани , который со следующего такта итерации начнет вычисление модул рного кода оценки QJ дроби Rj/B.

На шестом такте j-й итерации модул рные коды числа А с первого выхода третьего узла 14 задержки и делител  В с первого выхода второго узла 9 задержки через первый 5 и второй 6 коммутаторы, на управл ющие входы которых поступает сигнал оу 1, передаютс  на входы первого 8 и второго 9 узлов задержки соответственно.

На заключительном, Л 6-м, такте J-й итерации блок 20 масштабировани  получает модул рный код оценки QJ дроби Rj/B,

Описанна  последовательность действий повтор етс  до тех пор, пока по окончании некоторой r-й итерации () на выходе блока 20 масштабировани  не будет получен модул рный код числа Qre{-1, 0, 1}. В этом случае на первом такте (г+1)-й итерации 6 соответствии с соотношением (1) на выходе дешифратора 27 блока 7 управлени  генерируетс  сигнал е (СЬ) 1, поступающий на первый вход первого элемента ИЛИ 30, на второй вход которого с третьего выхода второго регистоа 26 сдвига подаетс  единичный сигнал ( 1. В результате младший разр д второго кольцевого сдвигового регистра 29 установитс  в единичное состо ние, так как в него с выхода первого элемента И 30 поступает сигнал Гч е ( Qr) ait,5 1. Одновременно с этим блок 19 модульного сложени  получает модул рный код искомого част--

t ного Q 2) Qi который передаетс  в

1 1 шестой узел 22 задержки.

Процесс выполнени  инициированной группы из Т+6 операций делени  продолжаетс  до тех пор, пока все они не завершатс . В момент получени  блоком 19 модульного

5 сложени  соответствующего частного во втором кольцевом сдвиговом регистре 29 блока 7 управлени  все разр ды будут установлены в единичное состо ние. Предположим , что последн   завершенна  операци 

0 делени  инициировалась на n-м такте работы устройства (п 0, 1Т+5). Тогда в цел х

получени  результатов реализованных операций делени  в пор дке их инициации работа устройства продолжаетс  еще Т - п + 5

5 тактов, т.е. до момента по влени  на выходе 23 признака окончани  делени  устройства единичного сигнала. В течение очередных Т+6 тактов полученные частные последовательно снимаютс  с выхода 24 устройства и

0 на этом процесс выполнени  группы операций делени  заканчиваетс , В такте съема последнего частного в устройстве может быть начата инициаци  новой группы операций .

5 Из приведенного описани  видно, что включение в состав предлагаемого устройства отдельного блока дл  аппроксимации делител  (параллельно-конвейерного формировател  интегральных х эрактери0 стик модул рного кода с частотой обращени  f 1 Лм.т) дает возможность совмещать во времени процессы выполнени  Т+б операций делени . Таким образом, предлагаемое решение пйзвол ет увели5 чить быстродействие предлагаемого устройства в сравнении с известным в Т+6 раз. Если, например, используетс  модул рна  система счислени  с числом оснований К 8, то достигаетс  дев тикратное увеличение

0 быстродействи . .

Claims (1)

1. Формула изобретени 

   Устройс во дл  делени  чисел в модуе л рной системе счислени , содержащее блок модульного вычитани , блок модульного умножени , регистр, блок модульного сложени , блок масштабировани , первый узел задержки, первый и второй коммутато0

   5

   ры и блок управлени , в состав которого вход т дешифратор, элемент ИЛИ и первый элемент И, первый вход которого соединен с выходом дешифратора, вход которого соединен с входом первого слагаемого блока модульного сложени , выходом блока масштабировани , входом первого сомножител  блока модульного умножени , выход которого соединен с входом регистра, выход которого соединен с входом вычитаемого блока модульного вычитани , отличающ е е с   тем, что, с целью повышени  быстродействи , устройство содержит третий коммутатор, мультиплексор, с второго по шестой узлы задержки, блок формировани  интегральных характеристик модул рного кода, блок присвоени  знака, в блок управлени  дополнительно введены первый и второй регистры сдвига, первый .и второй кольцевые сдвиговые регистры, второй и третий элементы И, причем входы делимого и делител  устройства соединены с первым информационным входом соответственно первого и второго коммутаторов, выходы которых соединены с входами первого и второго узлов задержки соответственно , вторые информационные входы первого и второго коммутаторов соединены с первыми выходами второго и третьего узлов задержки соответственно, выход первого узла задержки соединен с входом уменьшаемого блока модульного вычитани , выход которого соединен с входом третьего узла задержки, второй выход которого соединен с первым входом блока присвоени  знака, второй вход которого соединен с первым выходом четвертого узла задержки, второй выход которого соединен с первым информационным входом мультиплексора, выход которого соединен с входом четвертого узла задержки, второй информационный вход мультиплексора соединен с первым выходом блока формирова- ни  интегральных характеристик модул рного кода, второй выход которого соединен с первым информационным входом третьего коммутатора, второй информационный вход которого соединен с выходом п того узла задержки, вход которого соединен с выходом третьего коммутатора и первым входом блока масштабировани , второй вход которого соединен с выходом блока присвоени  знака, выход блока модульного сложени  соединен с входом шестого узла задержки, выход которого соединен с выходом частного устройства и входом второго слагаемого блока модульного сложени , второй выход второго узла задержки

   соединен с входом второго сомножител  блока модульного умножени , вход делител  устройства соединен с входом блока формировани  интегральных характеристик модул рного кода, вход запуска устройства

   соединен с входом сброса шестого узла задержки и с установочными входами первого и второго регистров сдвига и входами сброса первого и второго кольцевых сдвиговых регистров, входы управлени  сдвигом которых соединены с одноименными входами первого и второго регистров сдвига и тактовым входом устройства, выход старшего разр да первого регистра сдвига соединен с входом младшего разр да первого кольцевого сдвигового регистра, выход которого соединен с первым входом второго элемента И, второй вход которого соединен с выходом третьего элемента И, входы которого соединены с выходами разр дов второго

   кольцевого сдвигового регистра, вход младшего разр да которого соединен с выходом первого элемента И, первый выход второго регистра сдвига соединен с управл ющими входами первого и второго коммутаторов,

   второй выход второго регистра сдвига соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом старшего разр да второго кольцевого сдвигового регистра, выход элемента ИЛИ соединен с входом блокировки блока масштабировани , третий выход второго регистра сдвига соединен с вторым входом первого элемента И, четвертый и п тый выходы второго регистра сдвига соединены с

   управл ющими входами третьего коммутатора и мультиплексора соответственно, выход второго элемента И соединен с выходом признака окончани  делени  устройства.

   for. г