JPH10260958A - アドレス生成回路 - Google Patents

Abstract

(57)【要約】 【課題】 係数メモリに与える読出アドレスを生成し、
ポイント数の大きなＦＦＴ演算を効率良く処理する。 【解決手段】 基数２，３，４，５の４種類の基本バタ
フライ演算回路を用意し、夫々の基本バタフライ演算回
路に対応したアドレスを累積加算回路１０〜３０及び乗
算回路４０で生成する。このため、基本バタフライ演算
回路の組合わせによって様々な演算処理を行うことがで
きる。特に、８以上１０２４以下のポイント数に対し
て、２以上１０以下の任意の段数のＦＦＴ演算処理を行
うことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はアドレス生成回路に
関し、特に高速フーリエ変換を行うためのバタフライ演
算に用いる係数データが格納された係数メモリに対して
読出用アドレスを生成するアドレス生成回路に関する。

【０００２】

【従来の技術】時間信号の周波数（スペクトラム）解析
やフィルタリング、画像信号の処理等のディジタル信号
処理に用いられる技術として、離散フーリエ変換（Ｄｉ
ｓｃｒｅｔｅ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ；
以下、ＤＦＴと呼ぶ）がある。このＤＦＴを効率良く計
算する方法として、高速フーリエ変換（Ｆａｓｔ Ｆｏ
ｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ；以下、ＦＦＴと呼
ぶ）がある。ＦＦＴを行う場合には、図７に示されてい
るようなバタフライ演算回路を単位として行われるのが
一般的である。

【０００３】同図において、（ａ）は周波数間引き（ｄ
ｅｃｉｍａｔｉｏｎ ｉｎ ｆｒｅｑｕｅｎｃｙ）型バ
タフライ演算回路であり、（ｂ）は時間間引き型バタフ
ライ演算回路である。ここで、２つの入力を夫々ｘ，ｙ
とし２つの出力を夫々Ｘ，Ｙとすると、同図（ａ）にお
いては、 Ｘ＝ｘ＋ｙ Ｙ＝（ｘ−ｙ）・Ｗｎ である。なお、Ｗｎはひねり係数（ｔｗｉｄｄｌｅ ｆ
ａｃｔｏｒ）である。同様に、同図（ｂ）においては、 Ｘ＝ｘ＋Ｗｎ・ｙ Ｙ＝ｘ−Ｗｎ・ｙ である。これら周波数間引き型バタフライ演算回路又は
時間間引き型バタフライ演算回路を用いることによって
ＦＦＴ演算を実現することができるのである。この場
合、読出しアドレスを与えることによって係数メモリか
らひねり係数Ｗｎを読出す。

【０００４】ところで、係数メモリからひねり係数Ｗｎ
を読出すための読出しアドレスの発生方法が特開平４―
１３８５６２号公報に記載されている。同公報に記載さ
れているアドレス発生方法では、１つのカウンタと、そ
のカウンタから出力されたデータを入力とする可変ビッ
ト幅逆順回路とを用いてアドレスを生成している。そし
て、かかる構成で係数アドレスを発生する場合は、以下
の動作となる。すなわち、カウンタは、「０」からカウ
ント動作を始めて１ずつインクリメントする。そしてカ
ウンタは、ＦＦＴのポイント数及びステージ（列）番号
に応じた数だけ繰返しカウント動作を行う。一方、可変
ビット幅逆順回路は、ＦＦＴのポイント数に応じたビッ
ト数だけ逆順操作を行う。こうすることにより、所定の
係数アドレスが得られるのである。

【０００５】次に、同公報に記載されている読出しアド
レスの発生方法を、周波数間引きによるＦＦＴの場合に
ついて、より具体的に説明する。図８はポイント数が
「８」である場合の従来の周波数間引きＦＦＴ演算手順
を示す図である。同図において、「０」〜「７」は、ア
ドレス生成回路によって生成された読出しアドレスを示
す。また、ｘ（０）〜ｘ（７）は入力データ、Ｘ（０）
〜Ｘ（７）は出力データである。さらに、Ｆ０（０）〜
Ｆ０（７），Ｆ１（０）〜Ｆ１（７），Ｆ２（０）〜Ｆ
２（７）は、ＦＦＴ演算における中間結果のデータであ
る。なお、Ｗ０〜Ｗ３はひねり係数である。

【０００６】同図においては、Ｆ０（０）〜Ｆ０（７）
までが第０列段の演算結果のデータ、Ｆ０（０）〜Ｆ０
（７）からＦ１（０）〜Ｆ１（７）までが第１列段の演
算結果のデータ、Ｆ１（０）〜Ｆ１（７）からＦ２
（０）〜Ｆ２（７）までが第２列段の演算結果のデータ
である。

【０００７】まず、第０列段の演算では、「０」，
「１」，「２」，「３」，「４」，「５」，「６」，
「７」とアドレスを順次発生させる。そして、各アドレ
スを夫々２進数で表現し、以下のように全ビット逆順操
作を行う。

【０００８】 ０（０００）→０（０００） １（００１）→４（１００） ２（０１０）→２（０１０） ３（０１１）→６（１１０） ４（１００）→１（００１） ５（１０１）→５（１０１） ６（１１０）→３（０１１） ７（１１１）→７（１１１） なお、矢印の左側がアドレス変換前のアドレスで、矢印
の右側が変換後のアドレスである。この変換によって得
られたアドレスを用いて、図示せぬデータメモリからデ
ータを読出す。このデータメモリから読出されたデータ
が、入力データｘ（０）〜ｘ（７）である。そして、こ
の読出されたデータについて、アドレス「０」とアドレ
ス「４」、アドレス「２」とアドレス「６」、アドレス
「１」とアドレス「５」、アドレス「３」とアドレス
「７」の各対でバタフライ演算が行われる。つまり、入
力データｘ（０）と入力データｘ（４）、入力データｘ
（２）と入力データｘ（６）、入力データｘ（１）と入
力データｘ（５）、入力データｘ（３）と入力データｘ
（７）の各対に対してタフライ演算が行われる。この演
算で得られた結果は、図示せぬデータメモリの「０」，
「４」，「２」，「６」，「１」，「５」，「３」，
「７」のアドレスに夫々書込まれる。

【０００９】また、第０段目で使用する係数Ｗ０〜Ｗ３
を係数メモリから読出すためのアドレスは、「０」，
「０」，「２」，「２」，「１」，「１」，「３」，
「３」となる。同図に示されているバタフライ演算で
は、これら係数Ｗ０〜Ｗ３を乗算した後、加算するので
ある。例えば、入力データｘ（０）と入力データｘ
（４）との対についてのバタフライ演算では、入力デー
タｘ（４）に係数Ｗ０を掛けたものと入力データｘ
（０）とを加算することになる。入力データｘ（２）と
入力データｘ（６）との対についてのバタフライ演算で
は、入力データｘ（６）に係数Ｗ２を掛けたものと入力
データｘ（２）とを加算することになる。

【００１０】同様に、入力データｘ（１）と入力データ
ｘ（５）との対についてのバタフライ演算では、入力デ
ータｘ（５）に係数Ｗ１を掛けたものと入力データｘ
（１）とを加算することになる。入力データｘ（３）と
入力データｘ（７）との対についてのバタフライ演算で
は、入力データｘ（７）に係数Ｗ３を掛けたものと入力
データｘ（３）とを加算することになる。

【００１１】次に、第１段目の演算では、図示せぬデー
タメモリに対して「０」，「２」，「１」，「３」，
「４」，「６」，「５」，「７」と順次アドレスを発生
する。これにより、データＦ０（０）とデータＦ０
（２），データＦ０（１）とデータＦ０（３），データ
Ｆ０（４）とデータＦ０（６），データＦ０（５）とデ
ータＦ０（７）を夫々対にしてバタフライ演算を行う。
この演算結果は、データＦ１（０），データＦ１
（２），データＦ１（１），データＦ１（３），データ
Ｆ１（４），データＦ１（６），データＦ１（５），デ
ータＦ１（７）に夫々書込まれる。なお、係数メモリの
読出しアドレスは「０」，「２」であり、それらアドレ
スにより読出される係数を交互に用いる。具体的には、
データＦ０（０）とデータＦ０（２）との対についての
バタフライ演算では、データＦ０（２）に係数Ｗ０を掛
けたものとデータＦ０（０）とを加算することになる。
データＦ０（１）とデータＦ０（３）との対についての
バタフライ演算では、データＦ０（３）に係数Ｗ１を掛
けたものとデータＦ０（１）とを加算することになる。

【００１２】同様に、データＦ０（４）とデータＦ０
（６）との対についてのバタフライ演算では、データＦ
０（６）に係数Ｗ０を掛けたものとデータＦ０（４）と
を加算することになる。データＦ０（５）とデータＦ０
（７）との対についてのバタフライ演算では、データＦ
０（７）に係数Ｗ１を掛けたものとデータＦ０（５）と
を加算することになる。

【００１３】さらに、第２段目の演算では、図示せぬデ
ータメモリに対して「０」，「１」，「２」，「３」，
「４」，「５」，「６」，「７」と順次アドレスを発生
する。これにより、データＦ１（０）とデータＦ１
（１），データＦ１（２）とデータＦ１（３），データ
Ｆ１（４）とデータＦ１（５），データＦ１（６）とデ
ータＦ１（７）を夫々対にしてバタフライ演算を行う。
この演算結果は、データＦ２（０），データＦ２
（１），データＦ２（２），データＦ２（３），データ
Ｆ２（４），データＦ２（５），データＦ２（６），デ
ータＦ２（７）に夫々書込まれる。なお、係数メモリの
読出しアドレスは「０」であり、このアドレスにより読
出される係数を常に用いる。したがって、データＦ１
（０）とデータＦ１（１）との対についてのバタフライ
演算では、データＦ１（１）に係数Ｗ０を掛けたものと
データＦ１（０）とを加算することになる。データＦ１
（２）とデータＦ１（３）との対についてのバタフライ
演算では、データＦ１（３）に係数Ｗ０を掛けたものと
データＦ１（２）とを加算することになる。

【００１４】データＦ１（４）とデータＦ１（５）との
対についてのバタフライ演算では、データＦ１（５）に
係数Ｗ０を掛けたものとデータＦ１（４）とを加算する
ことになる。，データＦ１（６）とデータＦ１（７）と
の対についてのバタフライ演算では、データＦ１（７）
に係数Ｗ０を掛けたものとデータＦ１（６）とを加算す
ることになる。

【００１５】以上のようにバタフライ演算を繰返し行う
ことにより、ポイント数が大きいＦＦＴ演算をも行うこ
とができるのである。

【００１６】

【発明が解決しようとする課題】上述した特許公報に記
載されているアドレス発生方法においては、決められた
ポイント数に対して、決められた段数でしかＦＦＴ演算
を行うことができないという欠点がある。また、ＦＦＴ
による演算を最適に処理しているものの、簡単なＦＦＴ
演算（基数２のＦＦＴ演算）に対してのみ処理を行うこ
とができないという欠点がある。

【００１７】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的はポイント数の
大きなＦＦＴ演算を効率良く処理するために必要なアド
レスを生成することのできるアドレス生成回路を提供す
ることである。

【００１８】

【課題を解決するための手段】本発明によるアドレス生
成回路は、所定入力データについて高速フーリエ変換を
行うためのバタフライ演算に用いる係数データが格納さ
れた係数メモリに対して該係数データの読出用アドレス
を生成するアドレス生成回路であって、基数Ｎ（Ｎは、
２〜５の全ての整数）のバタフライ演算を行わせるため
の読出用アドレスを夫々生成する第１〜第４のアドレス
生成手段と、前記第１〜第４のアドレス生成手段のうち
のいずれかにより生成されるアドレスを用いた係数デー
タの読出し動作を前記入力データのデータ数に応じて繰
返す手段とを含み、この読出されたデータについて前記
バタフライ演算を行わせるようにしたことを特徴とす
る。

【００１９】要するに本アドレス生成回路は、基数２，
３，４，５の４種類の基本バタフライ演算回路を用意
し、これらを組合わせることで、ポイント数の大きなＦ
ＦＴ演算を効率良く実行するものである。

【００２０】従来のアドレス発生回路では、基数を２と
したバタフライ演算回路の組合わせによって行うＦＦＴ
演算のみを考慮したアドレス生成を行っている。これに
対し本発明では、基数２，３，４，５の４種類の基本バ
タフライ演算回路を用意し、夫々の基本バタフライ演算
回路に対応したアドレスの生成を行う。このため、基本
バタフライ演算回路の組合わせによって様々な演算処理
を行うことができる。特に、８以上１０２４以下のポイ
ント数に対して、２以上１０以下の任意の段数のＦＦＴ
演算処理を行うことができる。そして、各段の演算回路
をパイプライン接続することによって、演算処理が効率
良く行えるように、係数メモリに対するアドレスを生成
しているのである。

【００２１】ここで本アドレス生成回路において用いる
係数メモリの読出アドレスの算出式は以下の通りであ
る。すなわち、１段目の読出アドレスの算出式は、「ｎ
0 （ｋ0 ＋ｋ1 ｒ10＋ｋ2 ｒ9 ｒ10＋ｋ3 ｒ8 ｒ9 ｒ10
＋ｋ4 ｒ7 ｒ8 ｒ9 ｒ10＋ｋ5 ｒ6 ｒ7 ｒ8 ｒ9 ｒ10＋
ｋ6 ｒ5ｒ6 ｒ7 ｒ8 ｒ9 ｒ10＋ｋ7 ｒ4 ｒ5 ｒ6 ｒ7
ｒ8 ｒ9 ｒ10＋ｋ8 ｒ3 ｒ4 ｒ5ｒ6 ｒ7 ｒ8 ｒ9 ｒ1
0）」である。２段目の読出アドレスの算出式は、「ｎ1
ｒ1 （ｋ0 ＋ｋ1 ｒ10＋ｋ2 ｒ9 ｒ10＋ｋ3 ｒ8 ｒ9
ｒ10＋ｋ4 ｒ7 ｒ8 ｒ9 ｒ10＋ｋ5 ｒ6 ｒ7 ｒ8 ｒ9 ｒ
10＋ｋ6ｒ5 ｒ6 ｒ7 ｒ8 ｒ9 ｒ10＋ｋ7 ｒ4 ｒ5 ｒ6
ｒ7 ｒ8 ｒ9 ｒ10）」である。３段目の読出アドレスの
算出式は、「ｎ2 ｒ1 ｒ2 （ｋ0 ＋ｋ1 ｒ10＋ｋ2 ｒ9
ｒ10＋ｋ3 ｒ8 ｒ9 ｒ10＋ｋ4 ｒ7 ｒ8 ｒ9 ｒ10＋ｋ5
ｒ6 ｒ7 ｒ8 ｒ9 ｒ10＋ｋ6 ｒ5 ｒ6 ｒ7 ｒ8 ｒ9 ｒ1
0）」である。４段目の読出アドレスの算出式は、「ｎ3
ｒ1 ｒ2 ｒ3 （ｋ0 ＋ｋ1 ｒ10＋ｋ2ｒ9 ｒ10＋ｋ3 ｒ
8 ｒ9 ｒ10＋ｋ4 ｒ7 ｒ8 ｒ9 ｒ10＋ｋ5 ｒ6 ｒ7 ｒ8
ｒ9 ｒ10）」である。５段目の読出アドレスの算出式
は、「ｎ4 ｒ1 ｒ2 ｒ3 ｒ4 （ｋ0 ＋ｋ1 ｒ10＋ｋ2 ｒ
9 ｒ10＋ｋ3 ｒ8 ｒ9 ｒ10＋ｋ4 ｒ7 ｒ8 ｒ9 ｒ10）」
である。６段目の読出アドレスの算出式は、「ｎ5 ｒ1
ｒ2 ｒ3 ｒ4 ｒ5 （ｋ0 ＋ｋ1 ｒ10＋ｋ2 ｒ9 ｒ10＋ｋ
3 ｒ8 ｒ9 ｒ10）」である。７段目の読出アドレスの算
出式は、「ｎ6 ｒ1 ｒ2 ｒ3 ｒ4 ｒ5 ｒ6 （ｋ0 ＋ｋ1
ｒ10＋ｋ2 ｒ9 ｒ10）」である。８段目の読出アドレス
の算出式は、「ｎ7 ｒ1 ｒ2 ｒ3 ｒ4 ｒ5 ｒ6 ｒ7 （ｋ
0＋ｋ1 ｒ10）」である。９段目の読出アドレスの算出
式は、「ｎ8 ｒ1 ｒ2 ｒ3 ｒ4 ｒ5 ｒ6 ｒ7 ｒ8 ｋ0 」
である。１０段目の読出アドレスは、「１」である。な
お、以上のアドレス算出式は、１０列のサンデーチュー
キひねり係数アルゴリズムを実現したものである。

【００２２】

【発明の実施の形態】次に、本発明の実施の一形態につ
いて図面を参照して説明する。

【００２３】図１は本発明によるアドレス生成回路の実
施の一形態を示すブロック図である。このアドレス生成
回路は、上述したアドレス生成式を用いて構成した回路
である。同図のアドレス生成回路では、生成すべき係数
アドレスの値があるパターンの繰返しに従っていること
を利用している。

【００２４】同図においてアドレス生成回路は、信号Ｋ
L をデータ（ＤＡＴＡ）入力としクロックＲＤＲＣＬＫ
をリセット（ＲＥＳＥＴ）入力とする累積加算回路１０
と、信号ＫL ×ＤL をデータ入力としクロックＲＤＲＣ
ＬＫをリセット入力とする累積加算回路３０と、累積加
算回路１０の出力を入力としＤＲＣＬＫをリセット入力
とする累積加算回路２０とを含んで構成されている。

【００２５】累積加算回路１０及び３０はクロックＤＲ
ＣＬＫを入力クロックとし、累積加算回路２０はクロッ
クＲＬＣＬＫを入力クロックとしている。これら累積加
算回路は、与えられた初期値の１倍、２倍、３倍…の値
を順次出力する回路であり、周知のカウンタ回路で構成
することができる。例えば、初期値が「１」のとき
「１」，「２」，「３」，…を順次出力し、初期値が
「２」のとき「２」，「４」，「６」，…を順次出力
し、初期値が「３」のとき「３」，「６」，「９」，…
を順次出力する。

【００２６】ここでＫL は、ＫL ＝Ｎ／（ＲL-1 ×ＤL-
1 ）である。なお、ＲL-1 は、第（Ｌ−１）段目の基数
である。ＤL-1 は第（Ｌ−１）段目において係数メモリ
から係数データを読出すアドレスの間隔（ＤＩＳＴＡＮ
ＣＥ）を示す値である。例えば、Ｄ1 ＝Ｎ／ｒ１，Ｄ2
＝Ｎ／（ｒ１×ｒ２），Ｄ3 ＝Ｎ／（ｒ１×ｒ２×ｒ
３），…，ＤL ＝Ｎ／（ｒ１×…×ｒＬ）である。

【００２７】また、同図においてアドレス生成回路は、
累積加算回路３０の出力をクロック（ＣＬ）入力としそ
の１倍，２倍，３倍及び４倍のクロックを出力する乗算
回路４０と、この乗算回路４０から出力される各クロッ
クと累積加算回路２０の出力とを夫々加算する加算器５
０−１，５０−２，５０−３，５０−４と、累積加算回
路２０の出力及び加算器５０−１〜５０−４の出力を個
別に保持するレジスタ（ＲＥＧ）６０と、このレジスタ
６０に保持されている累積加算回路２０の出力に応じて
加算器５０−１〜５０−４の出力を択一的に出力するセ
レクタ（ＳＥＬ）７０とを含んで構成されている。セレ
クタ７０の出力は、読出アドレス（ＡＤＤＲＥＳＳ）と
して図示せぬ係数メモリに与えられる。

【００２８】ここで、上述した各クロックＲＬＣＬＫ，
ＤＲＣＬＫ及びＲＤＲＣＬＫは、図２に示されているよ
うにカウンタ１，カウンタ２及びカウンタ３によって生
成される。カウンタ１，カウンタ２及びカウンタ３は、
同図に示されているように、夫々Ｄ型フリップフロップ
によって構成される。

【００２９】カウンタ１は、ＲL をＤ入力とするＤ型フ
リップフロップで構成される。そして、そのＱ出力がク
ロックＲＬＣＬＫとなる。またカウンタ２は、クロック
ＲＬＣＬＫをイネーブル（ＥＮ）入力とし、ＤL をＤ入
力とするＤ型フリップフロップで構成される。そして、
そのＱ出力がクロックＤＲＣＬＫとなる。さらにまたカ
ウンタ３は、クロックＤＲＣＬＫをイネーブル（ＥＮ）
入力とし、ＲL-1 をＤ入力とするＤ型フリップフロップ
で構成される。そして、そのＱ出力がクロックＲＤＲＣ
ＬＫとなる。なお各カウンタ１〜３を構成する各Ｄ型フ
リップフロップは、システムクロックＳＹＳＣＬＫをク
ロック（Ｃ）入力としている。

【００３０】これらカウンタ１，カウンタ２及びカウン
タ３によって生成される各クロックＲＬＣＬＫ，ＤＲＣ
ＬＫ，ＲＤＲＣＬＫは、図３に示されている出力タイミ
ングとなる。すなわち、同図に示されているように、ク
ロックＲＬＣＬＫを２分周したものがクロックＤＲＣＬ
Ｋである。また、このクロックＤＲＣＬＫをさらに２分
周したものがクロックＲＤＲＣＬＫである。各クロック
の立上りタイミングは一致する。

【００３１】図４〜図６は、図１のアドレス生成回路に
実際に値を与えた場合の出力値を示すタイムチャートで
ある。これらの各図においては、ポイント数を「１２
０」としている。また、１段目の基数を「５」，２段目
の基数を「４」，３段目の基数を「３」，４段目の基数
を「２」に夫々設定し、図示せぬ係数メモリへの読出ア
ドレスを生成する場合が示されている。そして、ある段
の基数によるアドレス生成が終了すると、そのタイミン
グで次段の基数によるアドレス生成が開始されるものと
する。これにより、各段をパイプライン接続しつつアド
レスを生成する。

【００３２】ただし、１段目の演算に必要な読出アドレ
スは、データメモリのリードアドレスと同一であるの
で、実際にアドレスを生成するのは２段目以降である。

【００３３】まず、２段目の動作が示されている図４を
参照すると、同図には、システムクロックＳＹＳＣＬＫ
と、各カウンタ１〜３によって生成されるクロックＲＬ
ＣＬＫ，クロックＤＲＣＬＫ及びクロックＲＤＲＣＬＫ
と、累積加算回路１０の出力と、累積加算回路２０の出
力と、乗算回路４０の各出力１×ＣL ，２×ＣL ，３×
ＣL 及び４×ＣL と、セレクタ７０から出力されるアド
レスＡＤＤＲＥＳＳとが示されている。

【００３４】同図に示されているように、システムクロ
ックＳＹＳＣＬＫと、各カウンタ１〜３によって生成さ
れるクロックＲＬＣＬＫ，クロックＤＲＣＬＫ及びクロ
ックＲＤＲＣＬＫとが入力されると、累積加算回路１０
及び２０は初期値から累積加算動作を行う。すなわち、
累積加算回路１０は、「０」，「１」，「２」…と出力
値を「１」ずつインクリメントする。累積加算回路２０
は、「０」，「１」，「２」，「３」，「４」，「５」
と出力値を「１」ずつインクリメントした後、「０」，
「２」，「４」，「６」と出力値を「２」ずつインクリ
メントする。

【００３５】また、乗算回路４０の出力１×ＣL は、
「０」，「６」，「１２」，「１８」…となる。このた
め、出力２×ＣL は「０」，「１２」，「２４」，「３
６」…、出力３×ＣL は「０」，「１８」，「３６」，
「５４」…、出力４×ＣL は「０」，「２４」，「４
８」，「６０」，「８４」…となる。

【００３６】このときセレクタ７０は、累積加算回路２
０の出力内容に応じて乗算回路４０の各出力を択一的に
出力する。このため、アドレスＡＤＤＲＥＳＳは、
「６」，「１２」，「１８」，「１」，「７」，「１
３」，「１９」，「２」，「８」，「１４」，「２
０」，「３」，「９」，「１５」，「２１」，「４」，
「１０」，「１６」，「２２」，「５」，「１１」，
「１７」，「２３」，「０」，「１２」，「２４」，
「３６」，「２」，「１４」，「２６」…となる。

【００３７】次に、３段目の動作について図５を参照し
て説明する。図５において、図４と同等部分は同一符号
により示されている。

【００３８】同図に示されているように、システムクロ
ックＳＹＳＣＬＫと、各カウンタ１〜３によって生成さ
れるクロックＲＬＣＬＫ，クロックＤＲＣＬＫ及びクロ
ックＲＤＲＣＬＫとが入力されると、累積加算回路１０
及び２０は初期値から累積加算動作を行う。すなわち、
累積加算回路１０は、「０」，「５」，「１０」…と出
力値を「５」ずつインクリメントする。累積加算回路２
０の出力は、「０」，「５」，「０」，「１０」，
「０」，「１５」となる。

【００３９】また、乗算回路４０の出力１×ＣL は、
「０」，「５」，「１０」，「１５」…となる。このた
め、出力２×ＣL は「０」，「１０」，「２０」，「３
０」…、出力３×ＣL は「０」，「１５」，「３０」，
「４５」…、出力４×ＣL は「０」，「２０」，「４
０」，「６０」…となる。

【００４０】このときセレクタ７０は、累積加算回路２
０の出力内容に応じて乗算回路４０の各出力を択一的に
出力する。このため、アドレスＡＤＤＲＥＳＳは、
「０」，「１０」，「２０」，「０」，「５」，「１
５」，「２５」，「０」，「０」，「２０」，「４
０」，「０」，「１０」，「３０」，「５０」，
「０」，「０」，「３０」，「６０」，「０」，「１
５」，「４５」，「７５」，「０」，「０」，「０」…
となる。

【００４１】次に、４段目の動作について図６を参照し
て説明する。図６において、図４及び図５と同等部分は
同一符号により示されている。

【００４２】同図に示されているように、システムクロ
ックＳＹＳＣＬＫと、各カウンタ１〜３によって生成さ
れるクロックＲＬＣＬＫ，クロックＤＲＣＬＫ及びクロ
ックＲＤＲＣＬＫとが入力されると、累積加算回路１０
及び２０は初期値から累積加算動作を行う。すなわち、
累積加算回路１０は、「０」，「２０」，「４０」…と
出力値を「２０」ずつインクリメントする。累積加算回
路２０の出力は「０」のままである。

【００４３】また、乗算回路４０の出力１×ＣL は、
「０」，「２０」，「４０」…となる。このときセレク
タ７０は、累積加算回路２０の出力内容に応じて乗算回
路４０の各出力を択一的に出力する。このため、アドレ
スＡＤＤＲＥＳＳは、「０」，「０」，「０」，「２
０」，「０」，「４０」，「０」，「０」，「０」，
「２０」，「０」，「４０」…となる。

【００４４】ここで、ポイント数が１２０で、１段目の
基数が５、２段目の基数が４、３段目の基数が３、４段
目の基数が２の場合、アドレス生成式は以下のようにな
る。すなわち、１段目のアドレス生成式はｎ０（ｋ０＋
ｋ１ｒ４＋ｋ２ｒ３ｒ４）、２段目のアドレス生成式は
ｎ１ｒ１（ｋ０＋ｋ１ｒ４）、３段目のアドレス生成式
はｎ２ｒ１ｒ２ｋ０であり、４段目のアドレスは１であ
る。

【００４５】また、各変数は、ｎ０＝０，１，２，３，
４、ｎ１＝０，１，２，３、ｎ２＝０，１，２、ｋ０＝
０，１，２、ｋ１＝０，１，２，３、ｋ２＝０，１，
２，３，４、ｒ１＝５、ｒ２＝４、ｒ３＝３、ｒ４＝２
である。これらをアドレス生成式に代入する。

【００４６】すると、３段目の生成式はｎ１ｒ１（ｋ０
＋ｋ１ｒ４）であるから、（０，１，２，３）×５
｛（０，１，２）＋（０，１，２，３）×２｝＝（０，
５，１０，１５）（０，１，２）＋（０，５，１０，１
５）（０，２，４，６）となり、第１項は（０，０，
０，０，５，１０，０，１０，２０，０，１５，３
０）、第２項は（０，０，０，０，０，１０，２０，３
０，０，２０，４０，６０，０，３０，６０，９０）と
なる。以上の２つの項から（０，０，０，０，０，０，
０，０，０，１０，２０，３０，５，１５，２５，３
５，０，２０，４０，６０，１０，３０，５０，７０，
０，３０，６０，９０，１５，４５，７５，１０５）が
得られる。ただし、基数３のアドレスを生成する場合で
あるので、４番目のデータ（上記の下線が付されている
アドレス）は使用しない。このため、（０，０，０，
０，０，０，０，１０，２０，５，１５，２５，０，２
０，４０，１０，３０，５０，０，３０，６０，１５，
４５，７５）となり、図５に示されているアドレスと同
一のアドレスが得られる。

【００４７】また、４段目の生成式はｎ２ｒ１ｒ２ｋ０
であるから、（０，１，２）×５×４×（０，１，２）
＝（０，２０，４０）（０，１，２）＝（０，０，０，
０，２０，４０，０，４０，８０）が得られる。ただ
し、基数２のアドレスを生成する場合であるので、３番
目のデータ（上記の下線が付されているアドレス）は使
用しない。このため、（０，０，０，２０，０，４
０，）となり、図６に示されているアドレスと同一のア
ドレスが得られる。

【００４８】なお、１段目及び２段目のアドレス生成に
ついては、省略する。

【００４９】以上のように本発明では、所定入力データ
について高速フーリエ変換を行うためのバタフライ演算
に用いる係数データが格納された係数メモリに対して読
出用アドレスを生成する場合、２〜５の基数のバタフラ
イ演算を行わせるための読出用アドレスを夫々生成する
回路を設け、これら回路のうちのいずれかにより生成さ
れるアドレスを用いた係数データの読出し動作を入力デ
ータのデータ数に応じて繰返しているのである。そし
て、その回路は複数の累積加算回路で構成されているの
である。

【００５０】また、各累積加算回路は、入力された初期
データをＭ倍（Ｍは全ての自然数）したデータを順次生
成しているのである。そして、入力データに応じて信号
ＫLや信号ＤL 等の初期データは、図示せぬ初期値設定
回路から供給しているのである。

【００５１】なお、本回路を用いたＦＦＴ演算回路はゲ
ートアレイで実現でき、人工衛星に搭載する機器のディ
ジタル化及び高機能化を実現する一括分波回路の一部に
使用される。

【００５２】以上のように本回路では、基数２〜５のア
ドレス生成回路を組合わせて用いることにより、ポイン
ト数の大きなＦＦＴ演算を効率良く処理するために必要
なアドレスを生成することができる。例えば、ポイント
数が「８」のＦＦＴ演算を行う場合、従来技術によると
基数２の演算を３段に分けて演算を行うことになる。こ
れに対し、本アドレス生成回路を用いれば、基数４の演
算を２段に分けて行うことができるので、演算効率が１
段分向上するのである。他のポイント数についても同様
に、演算効率が向上する。特に、上述した図１の回路に
おいては、基数２〜５のアドレス生成回路に対して共通
に累積加算回路を設けているので、ハードウェア量を最
小に抑えつつ演算効率が向上することができる。

【００５３】請求項の記載に関連して本発明は更に次の
態様をとりうる。

【００５４】（４）前記バタフライ演算は、周波数間引
き型バタフライ演算であることを特徴とする請求項１〜
３記載のアドレス生成回路。

【００５５】（５）前記バタフライ演算は、時間間引き
型バタフライ演算であることを特徴とする請求項１〜３
記載のアドレス生成回路。

【００５６】

【発明の効果】以上説明したように本発明は、基数２〜
５のアドレス生成回路を組合わせて用いることにより、
ポイント数の大きなＦＦＴ演算を効率良く処理するため
に必要なアドレスを生成することができるという効果が
ある。

【図面の簡単な説明】

【図１】本発明の実施の一形態によるアドレス生成回路
の構成を示すブロック図である。

【図２】図１中の各クロックを生成する回路の構成例を
示すブロック図である。

【図３】図２の回路によって生成されるクロックのタイ
ミングを示すタイムチャートである。

【図４】ポイント数１２０のＦＦＴ演算を行う場合にお
ける図１のアドレス生成回路の２段目の動作を示すタイ
ムチャートである。

【図５】ポイント数１２０のＦＦＴ演算を行う場合にお
ける図１のアドレス生成回路の３段目の動作を示すタイ
ムチャートである。

【図６】ポイント数１２０のＦＦＴ演算を行う場合にお
ける図１のアドレス生成回路の４段目の動作を示すタイ
ムチャートである。

【図７】（ａ）は周波数間引き型のバタフライ演算回路
の構成を示す図、（ｂ）は時間間引き型のバタフライ演
算回路の構成を示す図である。

【図８】従来のＦＦＴ演算手順の例を示す図である。

【符号の説明】

１〜３ カウンタ １０〜３０ 累積加算回路 ４０ 乗算回路 ５０−１〜５０−４ 加算器 ６０ レジスタ ７０ セレクタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 所定入力データについて高速フーリエ変
   換を行うためのバタフライ演算に用いる係数データが格
   納された係数メモリに対して該係数データの読出用アド
   レスを生成するアドレス生成回路であって、基数Ｎ（Ｎ
   は、２〜５の全ての整数）のバタフライ演算を行わせる
   ための読出用アドレスを夫々生成する第１〜第４のアド
   レス生成手段と、前記第１〜第４のアドレス生成手段の
   うちのいずれかにより生成されるアドレスを用いた係数
   データの読出し動作を前記入力データのデータ数に応じ
   て繰返す手段とを含み、この読出されたデータについて
   前記バタフライ演算を行わせるようにしたことを特徴と
   するアドレス生成回路。
2. 【請求項２】 前記第１〜第４のアドレス生成手段は、
   入力された初期データをＭ倍（Ｍは全ての自然数）した
   データを順次生成する累積加算回路と、前記入力データ
   に応じて前記初期データを与える手段とを含むことを特
   徴とする請求項１記載のアドレス生成回路。
3. 【請求項３】 前記累積加算回路は、前記第１〜第４の
   アドレス生成手段に共通に設けられていることを特徴と
   する請求項２記載のアドレス生成回路。