KR940007569B1

KR940007569B1 - 행렬 곱셈 회로

Info

Publication number: KR940007569B1
Application number: KR1019920006395A
Authority: KR
Inventors: 서철교
Original assignee: 금성일렉트론 주식회사; 문정환
Priority date: 1992-04-16
Filing date: 1992-04-16
Publication date: 1994-08-20
Also published as: KR930022723A

Abstract

내용 없음.

Description

행렬 곱셈 회로

제1도는 본 발명 행렬 곱셈 회로의 블럭도.

제2도는 제1도에서 있어서, 신호처리부의 블럭도.

제3도는 제1도에 있어서, 각 어드레스에 따른 각 롬(ROM)의 데이타의 설명도.

제4도는 제1도에 따른 8×8 행렬 곱셈 회로도.

* 도면의 주요부분에 대한 부호의 설명

1~4, 11~18 : 신호처리부 5, 10 : 어드레스 발생부

1-1, 11-1~18-1 : 롬 1-2, 11-2~18-2 : 레지스터

1-3, 11-3~18-3 : 곱셈기 1-4, 11-4~18-4 : 덧셈기

IN₁ : 인버터

본 발명은 두개의 행렬간 곱셈을 수행하는 회로에 관한 것으로 특히, 영상등의 디지탈 신호처리 분야에서 데이타의 입축 및 신장시에 적용되는 여러 변환을 수행할때 신호처리 과정에 응용되는 행렬 곱셈 회로에 관한 것이다.

일반적으로, 디지탈 신호처리 분야에 적용되는 여러가지 변환 즉, 이산 푸리에 변환(Discrete Fourier Transform ; DFT), 디씨티(DCT : Disrete Cosine Transform) 및 디에스티(DST : Discrete Sine Transform)등은 디지탈 신호처리의 유용한 방법으로 제안되어 널리 이용된다.

이때, 여러변환의 계산과정에는 행렬연산이 포함되며, 이러한 행렬연산의 특징은 두개의 행렬(A),(B)을 곱할때 상기 행렬(A)은 변환을 수행하기 위해 제공되는 입력데이타이고, 상기 행렬(B)은 변환에 포함되는 변환계수의 데이타로서 변환 이론에 의한 하드웨어에 포함되는 곱셈기에서 계산된다.

또한, 제안된 여러변환을 하드웨어로 구현하기 위해 각 변환에 대한 고속의 알고리즘(Fast Alogrithm)이 제안되어 널리 사용되고 있으며, 이 고속의 알고리즘(Fast Algorithm)의 가장 큰 목적은 각 변환 이론내에 포함되는 곱셈의 횟수를 가능한 각기 그 변환의 특성에 맞추어 줄임으로써 하드웨어 구성이 곱셈기의 갯수를 줄이는데 있다.

그러나, 디지탈 신호처리에 적용된 변환들을 실제 수행하는 하드웨어를 구현할 때 변환 이론에 적용되는 곱셈기가 실행속도나 집적시 면적의 측면에서 가장 구성하기 힘들고, 신호처리 수행시 곱셈의 횟수를 줄이기 위한 고속의 알고리즘(Fast Algorithm)의 특성에 의해 근본적으로 오차가 발생하여 그 오차의 누적으로 인해 잘못된 결과를 얻을 가능성이 매우 큰 문제점이 있었다.

본 발명은 이러한 문제점을 감안하여 고속의 알고리즘(Fast Algorithm)을 사용하지 않고 적온수의 곱셈기로 하드웨어를 구성하여 행렬 연산을 수행하고 오차의 누적으로 인한 잘못된 결과의 발생 가능성을 최소화시키는 행렬 곱셈회로를 창안한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

제 1 도는 본 발명 행렬 곱셈 회로의 블럭도로서 이에 도시한 바와같이, 클럭(CLK)에 따라 순차적으로 어드레스(Addr)를 생성하는 어드레스 발생부(5)와, 이 어드레스 발생부(5)의 어드레스(Addr)에 따른 변환계수(b(x,y))와, 클럭(CLK)에 따라 입력된 병렬데이타(Din)를 순차적으로 곱하여 누적합산한후 출력가능신호(OE₁)가 입력하면 합산한 값(Dout)을 출력하는 신호처리부(1~4)로 구성한 것으로, 상기 신호처리부(1~4)는 병렬데이타(Din)가 순차적으로 입력되게 N개를 직렬접속하고, 클럭(CLK)을 공통 접속하며, 리세트신호(RST₁)와 출력가능신호(OE₁)는 각기 접속하여 합산신호(O₀~O_N-1)가 각기 출력단자(Dout)로 출력하게 구성한다.

상기 리세트신호(RST₁)는 각각의 합산신호(O₀~D_N-1) 이후에 출력하는 N개(i=0~N-1)의 신호이다.

제 2 도는 신호처리부의 블럭도로서 이에 도시한 바와같이, 순차적으로 클럭(CLK)이 인가되면 어드레스(Addr)에 따른 K비트의 변환계수(b(x,y))를 출력하는 롬(1-1)과, 클럭(CLK)에 따라 M비트의 병렬데이타(Din)를 순차적으로 입력시켜 출력하는 레지스터(1-2)와, 클럭(CLK)에 따라 상기 롬(1-1)의 변환계수(b(x,y))와 레지스터(1-2)의 출력을 인가받아 곱셈을 수행하는 곱셈기(1-3)와, 클럭(CLK)에 따라 상기 곱셈기(1-3)의 출력을 순차적으로 합산하고 출력가능신호(OE₁)가 인가되면 {M+K+log₂(N-1)}비트의 합산한 값(Dout)을 출력하는 덧셈기(Accumulator)(1-4)로 구성한 것으로, 상기 롬(1-1)은 (log₂N)비트의 어드레스(Addr)(r=0~n-1)가 입력된다.

상기 병렬데이타(Din)는 행렬(A)의 각 행의 순차적인 데이타(a(x,y))이다.

이와같이 구성한 본 발명 행렬 곱셈 회로의 작용 및 효과를 제3도 각 어드레스에 따른 각 롬의 데이타의 설명도, 제4도 8×8 행렬 곱셈 회로도를 참조하여 상세히 설명하면 다음과 같다.

먼저, 디지탈신호 처리에서 N×N 행렬(A)(B)의 곱셈을 수행할때 행렬(A)의 각 데이타(a(x,y))는 M비트이고, 형렬(B)의 데이타(b(x,y))는 K비트라고 하면 레지스터(1-2)는 상기 행렬(A)의 각 데이타(a(x,y))를 저장할 수 있도록 M비트의 크기이고, 롬(ROM)(1-1)은 K비트인 데이타가 N개 저장되는데 N²개인 행렬(B)의 데이타(b(x,y))는 신호처리부(1~4)의 갯수가 N개이므로 N개씩의 데이타(b(x,y))를 각각 N개의 롬(ROM)에 저장하며, 상기 행렬(B)의 데이타(b(x,y))는 신호처리에 따라 정해지는 값이다.

이때, 각 행렬(A)(B)의 데이타(a(x,y),b(x,y))에서 x,y는 0~N-1까지 변화하므로 상기 행렬(A)(B)을 표시하면 다음과 같다.

a(0,0), a(0,1)……………………………, a(0, n-1)

A = a(1,0), a(1,1)……………………………, a(1, n-1)

ㆍ

(n-1,0),…………………………………, a(n-1, n-1)

b(0,0), b(0,1),…………………………, b(0, n-1)

B = b(1,0),…………………………………, b(1,n-1)

ㆍ

b(n-1,0),………………………………, b(n-1, n-1)

따라서, N×N 행렬(A),(B)의 곱셈을 수행하기 위해 리세트신호(RESET,RST₁)를 동시에 인에이블시켜 N개의 신호처리부(1~4)와 어드레스 발생부(5)를 초기화시킨후 상기 리세트신호(RESET,RST₁)를 디스에이블시키고 클럭(CLK)을 입력하면 상기 신호처리부(1~4)에 행렬(A)의 각 데이타가 a(0,0), (0,1), a(0,n-1), a(1,0), …a(n-1,0), …a(n-1,n-1)의 순서로 병렬데이타(Din)로서 순차적으로 입력하고 어드레스 발생부 (5)의 출력어드레스(Addr)가 인가되면 상기 신호처리부(1~4)의 각 롬(ROM)은 제3도에 도시한 바와같이, 해당 어드레스(Addr)의 변환계수(b(x,y))를 클럭(CLK)에 따라 출력한다.

즉, 신호처리부(1)의 동작을 설명하면 첫번째 클럭(CLK₀)에서 어드레스 발생부(5)가 어드레스(Add₀)를 생성할때 레지스터(1-2)는 병렬데이타(Din)인 행렬(A)의 데이타(a(0,0))를 받아들이고 두번째 클럭(CLK₁)이 인가하면 상기 레지스터(1-2)는 데이타(a(0,0))를 곱셈기(1-3)와 다음단 신호처리부(2)에 출력하고 어드레스 발생부(5)의 어드레스(Add₀)를 인가받은 롬(1-1)은 변환계수(b(0,0))를 상기 곱셈기(1-3)에 출력함에 따라 상기 곱셈기(1-3)는 상기 레지스터(1-2)와 톰(1-1)의 데이타를 곱하여 세번째 클럭(CLK₂)에서 합산기 (1-4)에 출력한다.

이때, 두번째 클럭(CLK₁)에서 어드레스 발생부(5)는 어드레스(Add₁)을 생성하고 레지스터(1-2)는 다음데이타(a(0,1))을 입력하며 세번째 클럭(CLK₂)이 인가하면 상기 레지스터(1-2)의 데이타(a(0,1))와 상기어드레스 발생부(5)의 어드레스(Add₁)에 해당하는 롬(1-1)의 데이타(b(1,0))가 곱셈기(1-3)에 출력되어 곱셈이 수행되고 네번째 클럭(CLK₃)에서 덧셈기(1-4)는 상기 곱셈기(1-3)의 출력을 그 전의 합산값에 합산한다.

이와같이, 계속적인 클럭(CLK)에 따라 어드레스 발생부(5)가 순차적으로 어드레스(Addr)를 발생시키고, 레지스터(1-2)가 병렬데이타(Din)를 순차적으로 입력받아 출력하며, 상기 어드레스 발생부(5)의 어드레스(Addr)에 해당하는 변환계수(b(x,y))를 롬(1-1)이 출력하여, 곱셈기(1-3)에서 상기 병렬데이타(Din)와 변환계수(b(x,y))를 곱한후 덧셈기(1-4)에서 그 전의 합산값과 순차적으로 합산함에 따라 N+2번째 클럭에서 병렬데이타(Din)인 행렬(A)의 데이타(a(0,n-1))과 롬(1-1)의 변환계수(b(n-1,0))의 곱셈이 끝나 이 곱셈값과 그 전의 누적 합산값이 덧셈기(1-4)에서 합산된후 출력가능신호(OE₀)가 신호처리부(1)에 입력하면 합산값을 출력단자(Out₀)를 출력하고 리세트신호(RST₀)가 인에이블되어 상기 신호처리부(1)를 초기화시킨다.

이때, 행렬(A)(B)의 곱셈이 행렬(C)라면 신호처리부(1)의 출력값(Dout)은 상기 행렬(A)의 한 행과 행렬(B)의 한 열의 곱셈 결과에 따른 상기 행렬(C)의 한 열의 첫번째 데이타(c(0,0))로서, 임의의 신호처리부(2~4)의 출력(Out₁~Out_D-1)은 하이임피던스(high impedans) 상태이다.

한편, 클럭(CLK)에 따라 신호처리부(1)가 병렬데이타(Din)을 입력받아 출력하고 어드레스 발생부(5)가 어드레스(Addr)를 생성함에 따라 상기 신호처리부(1)가 데이타(a(0,n-1))를 변환계수(b(n-1,0))와 곱셈 처리할때 신호처리부(2)는 데이타(a(0,n-2))와 변환계수(b(n-2,1))와 곱셈처리하고 신호처리부(3)는 데이타(a(0,n-3)와 변환계수(b(n-3,1))와 곱셈처리하여 신호처리부(4)는 데이타(a(0,6))와 변환계수(b(0,n-1))(와 곱셈처리하므로 상기 신호처리부(1)에서 행렬(A)의 첫번째 행고 행렬(B)의 첫번째 열의 곱셈이 완료되어 누적합산값이 출력한후 다음 클럭(CLK)부터는 N-1개의 신호처리부(2-4)에서 클럭(CLK) 및 상기 어드레스 발생부(5)의 어드레스(Addr)에 따라 곱셈 및 합산을 수행하여 행렬(A)의 첫번째 행과 행렬(B)의 각 열의 곱셈 결과를 순차적으로 출력한다.

따라서, 일정기간의 잠복기(latency) 즉 신호처리부(1)의 첫번째 합산결과 출력후에는 매 클럭마다 행렬(A)의 임의의 한 행과 행렬(B)의 임의의 열의 곱셈 및 합산결과 값이 N개의 신호처리부(1~4)에서 순차적으로 출력한다.

이와같이 동작하는 본 발명을 제4도 8×8 행렬 곱셈 회로를 예로 들어 설명하면 다음과 같다.

먼저, 행렬(A)의 각 데이타가 9비트이고 행렬(B)의 각 데이타가 14비트인 8×8 행렬 곱셈이므로 어드레스 발생부(10)의 어드레스(Addr)(r=0~7)는 log₂N비트이므로 신호처리부(11~18)가 8개이므로 log₂8=3비트이고 클럭(CLK)은 어드레스 발생부(10)에 인가함과 아울러 인버터(IN₁)를 통해 상기 신호처리부(11~18)에 인가한다.

이때, 동기신호(sync)와 리세트신호(RST₁)(i=0~7)를 인에이블시켜 어드레스 발생부(10)와 신호처리부(11~18)를 크리어시킨후 상기 신호(sync),(RST₁)를 디스에이블시키고 클럭(CLK)을 인가하면 첫번째 클럭(CLK₀)의 고전위에서 어드레스 발생부 (10)는 어드레스(Add₀)를 생성하고 상기 클럭(CLK₀)이 인버터(IN₁)를 통해 저전위로 인가된 신호처리부(11~18)는 디스에이블 상태를 유지한다.

한편, 클럭(CLK₀)이 저전위가 되면 어드레스 발생부(10)가 디스에이블되고 저전위인 클럭(CLK₀)가 인버터(IN₁)를 통해 고전위로 인가된 레지스터(11-2)에 행렬(A)의 데이타(a(0,0))가 입력하고, 두번째 클럭(CLK₁)이 고전위가 되면 상기 어드레스 발생부(10)가 어드레스(Add₀)를 롬(11-1)에 출력함과 아울러 다음번 어드레스(Add₁)를 생성한다.

이때, 두번째 클럭(CLK₁)이 저전위가 되어 인버터(IN₁)를 통해 고전위가 되면 레지스터(11-2)는 입력받은 데이타(a(0,0))를 곱셈기(11-3)와 다음단 신호처리부(12)에 출력하고 어드레스 발생부(10)의 어드레스(Add₀)가 인가된 롬(11-1)은 행렬(B)의 데이타인 변환계수(b(0,0))를 상기 곱셈기(11-3)에 출력하여 상기 데이타(a(0,0),b(0,0))의 곱셈을 세번째 클럭(CLK₂)이 인버터(IN₁)를 통해 고전위로 인가될때까지 수행하고 곱셈결과를 덧셈기(11-4)에 출력한다.

또한, 두번째 클럭(CLK₁)이 저전위가 되었을때 레지스터(11-2)는 두번째 병렬데이타(Din)인 a(1,0)를 입력하고 신호처리부(12)의 레지스터(12-2)의 출력인 (a(0,0))를 입력한다.

이때, 세번째 클럭(CLK₂)의 고전위에서 신호처리부(11),(12)의 롬(11-1),(12-1)은 어드레스 발생부(10)의 출력어드레스(Add₁)를 인가받고 상기 클럭(CLK₂)이 저전위가 되어 상기 롬(11-1),(12-1)이 인에이블되면 데이타(b(1,0), b(0,1))를 각기 곱셈기 (11-3),(12-3)에 출력한다.

따라서, 곱셈기(11-3)은 입력데이타(a(1,0))와 변환계수(b(1,0))를 곱하여 이 곱셈값을 덧셈기(11-4)와 그 전 합산값과 합산하고 곱셈기(12-3)은 입력데이타(a(0,0))와 변환계수(b(0,1))를 곱하여 이 곱한값을 덧셈기(12-4)에서 저장값과 합산한후 저장한다.

이와같이 클럭(CLK)이 순차적으로 입력함에 따라 행렬(A)의 데이타가 a(0,0),a(0,1)…,a(7,7)의 순서로 신호처리부(11)에 입력되어 순차적으로 직렬접속된 신호처리부(12~18)에 출력하고, 어드레스 발생부(10)의 어드레스(Add₀~Add₇)가 반복 생성함에 따라 롬(11-1~18-1)이 각기 행령(B)의 데이타인 변환계수를 출력하여 곱셈과 합산동작을 수행하므로 신호처리부(11)가 데이타 a(0,7), b(7,0)를 처리할때 신호처리부(18)는 데이타(a(0,0),b(0,7))를 처리한다.

이에따라, 신호처리부(11)는 누적합산값이 출력가능신호(OE₀)에 의해 출력한 후 리세트신호(RST₀)에 의해 초기화되고 다음 클럭(CLK₃)부터 행렬(A)의 두번째 행의 데이타(a(1,0),…,a(1,7))가 순차적으로 입력하고 신호처리부(12~18)는 상기 행렬(A)의 첫번째 행과 행렬(B)의 각행을 곱하여 합산한 값을 순차적인 출력가능신호(OE₁~OE₇)에 따라 출력함과 아울러 리세트신호(RST₁~RST₇)에 의해 초기화되어 행렬(A)의 두번째 행과 행렬(B)의 각 열의 곱셈을 수행할 준비를 한다.

따라서, 상기 동작을 반복수행함에 있어 행렬(A)의 첫번째 행과 행렬(B)의 첫번째 열의 곱셈이 완료된 이후 매 클럭마다 순차적으로 신호처리부(11~18)는 행렬(A)(B)의 곱셈 결과값을 출력한다.

이상에서 상세히 설명한 바와같이 본 발명 행렬 곱셈 회로는 디지탈 신호처리를 위한 하드웨어 구성시 다른 구성요소에 비해 차지하는 면적이 큰 곱셈기의 숫자를 줄이고 N개의 입력신호 처리부를 파이프라인(Pipeline)으로 연결하여 변환 알고리즘에서 N×N행렬을 곱할때 N³의 곱셈을 빠른 시간내에 실시간 처리하고 오차의 누적현상을 최소화하는 효과가 있다.

Claims

클럭단자(CLK)에 클럭(CLK)을 접속하고 출력가능신호단자(OE)와 리세트단자(RST)에 출력가능신호(OE₀~OE_N-1)와 리세트신호(RST₀~RST_N-1)를 각기 접속하며 병렬데이타(Din)가 순차적으로 입력하게 N개 직렬 접속한 신호처리부(1~4)에 리세트신호(RESET)와 상기 클럭(CLK)이 각기 접속된 어드레스 발생부(5)의 출력(Addr)을 공통접속하여 출력단자(Out₀~Out_N-1)로 합산값(Dout)이 출력되게 구성한 것을 특징으로 하는 행렬 곱셈 회로.
제1항에 있어서, 신호처리부(1)는 어드레스 발생부(5)의 출력(Addr)이 인가된후 클럭(CLK)이 인가되면 해당 변환계수(b(x,y))를 출력하는 롬(1-1)과, 클럭(CLK)에 따라 병렬데이타(Din)를 순차적으로 입력받아 출력하는 레지스터(1-2)와, 상기 롬(1-1) 및 레지스터(1-2)이 출력을 곱하여 출력하는 곱셈기(1-3)와, 이 곱셈기(1-3)의 출력을 누적합산한후 출력가능신호(OE₀)가 입력하면 합산값(Dout)을 출력하고 리세트신호(RST₀)에 의해 초기화되는 덧셈기(1~4)를 포함하여 구성하고, 신호처리부(2~4)는 상기 신호처리부(1)와 동일하게 구성한 것을 특징으로 하는 행렬 곱셈 회로.