JPH09259115A - ビット−シリアルマトリックス転置のための超大規模集積回路 - Google Patents

ビット−シリアルマトリックス転置のための超大規模集積回路

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JPH09259115A
JPH09259115A JP29170596A JP29170596A JPH09259115A JP H09259115 A JPH09259115 A JP H09259115A JP 29170596 A JP29170596 A JP 29170596A JP 29170596 A JP29170596 A JP 29170596A JP H09259115 A JPH09259115 A JP H09259115A
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bit
module means
serial
data
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JP29170596A
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Kyeoun Soo Kim
堅洙 金
Junka Cho
淳華 張
Junko Ken
純弘 權
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KANKOKU DENKI TSUSHIN KOUSHIYA
KOREA TELECOMMUN
Electronics and Telecommunications Research Institute ETRI
Original Assignee
KANKOKU DENKI TSUSHIN KOUSHIYA
KOREA TELECOMMUN
Electronics and Telecommunications Research Institute ETRI
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
    • G06F7/78—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data for changing the order of data flow, e.g. matrix transposition or LIFO buffers; Overflow or underflow handling therefor
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
    • G06F17/10—Complex mathematical operations
    • G06F17/16—Matrix or vector computation, e.g. matrix-matrix or matrix-vector multiplication, matrix factorization

Abstract

(57)【要約】 【課題】 入力されたデータをビット−シリアルデータ
に変換して、ビット−シリアルマトリックス転置動作を
高速化するための超大規模集積回路を提供する。 【解決手段】 ２個のＮ×Ｎマトリックス掛算の結果を
Ｋビットに入力しローディング信号によりＫ／Ｎビット
ずつシフトさせて出力する入力シフトレジスタモジュー
ル(11)と、前記シフトされたＫ／Ｎビットデータを、ス
イッチング制御信号により選択し出力するビット−シリ
アル転置モジュール(12)と、前記Ｋ／Ｎビットのデータ
を、それぞれのマルチプレクサにより選択し出力するた
めの出力マルチプレクサモジュール(13)と、前記Ｋ／Ｎ
ビットデータをそれぞれのレジスタに貯蔵した後、Ｎ個
のＫ／Ｎビットデータを１つのデータに総合してＫビッ
トに出力する出力レジスタモジュール(14)とを備えるビ
ット−シリアルマトリックス転置のための超大規模集積
回路。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は信号処理や映像処理
分野でビット−シリアルマトリックス転置を行うための
超大規模集積回路（ＶＬＳＩ）に関し、特に種々の変換
アルゴリズムを採用するシステムが多次元のマトリック
ス演算をする時、入力されるそれぞれのデータをビット
−シリアルデータに変換し、マトリックスの転置動作を
高速に行わせるようにした超大規模集積回路に関する。
【０００２】
【従来の技術】通常、信号処理や映像処理分野では高速
フーリェ変換（ＦＦＴ）、離散コサイン変換（ＤＣＴ）
のような種々の変換アルゴリズムを利用するためそれを
ＶＬＳＩで構成する研究が活発に進められている。ＨＤ
ＴＶ、或はディジタルＴＶのような多次元信号処理分野
では特に高速処理を必要とする。高速処理のためには並
列処理、或はパイプライン構造が適している。
【０００３】大部分の応用分野では変換アルゴリズムは
多次元のデータを演算しなければならないが、この際有
用に利用される演算がマトリックス演算である。大部分
の変換アルゴリズムでは２個のＮ×Ｎマトリックス掛算
を先に行い、次いでＮ×Ｎマトリックスの行と列を互い
に入替えるマトリックスの転置演算を行い、その結果と
異なるＮ×Ｎマトリックスとを掛算する一連の過程を連
続して行い、所望の変換領域の演算結果を得る。
【０００４】
【発明が解決しようとする課題】今まで発表されたマト
リックス転置方法は、次のように４つの部類に区分され
る。１番目に、メモリのような貯蔵媒体を利用して行／
列に貯蔵し、これを再び列／行に読み出して転置を行う
方法である。ここでは、アドレスを発生する技法および
使用メモリを最小化する技法が要求されるが、アドレス
を計算するロジックが必要であり、貯蔵媒体を必要とす
ると共にデータをアクセスするのに時間が多く費やされ
る欠点があって、大規模、或は高速演算のためのＶＬＳ
Ｉに具体化するのに適さない。
【０００５】２番目に、２つのラム（ＲＡＭ）を用いラ
イト(write) ／リード(read)を相互変換しながら行う方
法があるが、これはメモリリード／ライト動作のための
入出力の時間が多く費やされ、処理速度もＲＡＭの速度
に制限を受ける。
【０００６】３番目に、レジスタを適宜に連結してネッ
トワークを構成することにより転置結果を得る方法があ
るが、レジスタの個数は一般にＮ×Ｎマトリックスに対
しＮ個以下に低減することが難しく、ルーティング(rou
ting) および制御が複雑である。
【０００７】４番目に、このような方法を改良した新し
い構造として、レジスタの個数はＮ2 個が必要であるが
比較的簡単な制御、連結および規則的な構造を有するも
のがある。この構造はアドレスの計算やメモリアクセス
時間のような欠点を無くし、簡単な連結を図ってルーテ
ィング遅延を最小化することにより処理速度を非常に早
くすることができる。しかし、この構造は内部レジスタ
の連結を制御するセルと、入出力端にそれぞれ連結され
たディマルチプレクサおよびマルチプレクサとで遅延が
生ずる恐れがあり、特に、入力されるデータのビット幅
が大きい場合に一層深刻な遅延が生ずるという問題点が
あった。
【０００８】従って、本発明の目的は、入力されるそれ
ぞれのデータをビット−シリアルデータに変換し、マト
リックスの転置動作を高速に行わせることができるビッ
ト−シリアルマトリックス転置のための超大規模集積回
路を提供することにある。
【０００９】
【課題を解決するための手段】本発明の目的とする所
は、本発明によるビット−シリアルマトリックス転置の
ための超大規模集積回路は、２個のＮ×Ｎマトリックス
（Ｎ＝１，２，--- ）掛算の結果をＫビット（Ｋ＝ｎ
Ｎ，ｎ＝１，２，--- ）に入力しローディング信号によ
りＫ／Ｎビットずつシフトさせて出力する入力シフトレ
ジスタモジュール手段と、前記入力シフトレジスタモジ
ュール手段から出力されるシフトされたＫ／Ｎビットデ
ータを、スイッチング制御信号により選択し出力するビ
ット−シリアル転置モジュール手段と、前記ビット−シ
リアル転置モジュール手段から出力されるＫ／Ｎビット
のデータを、それぞれのマルチプレクサにより選択し出
力するための出力マルチプレクサモジュール手段と、前
記出力マルチプレクサモジュール手段により選択された
Ｋ／Ｎビットデータをそれぞれのレジスタに貯蔵した
後、Ｎ個のＫ／Ｎビットデータを１つのデータに総合し
てＫビットに出力する出力レジスタモジュール手段とを
備えることを特徴とするビット−シリアルマトリックス
転置のための超大規模集積回路を提供することにある。
【００１０】本発明の他の目的とする所は、前記入力シ
フトレジスタモジュール手段は、Ｎ個のシフトレジスタ
で構成されることを特徴とするビット−シリアルマトリ
ックス転置のための超大規模集積回路を提供することに
ある。
【００１１】本発明の更に他の目的とする所は、前記入
力シフトレジスタモジュール手段は、log2Ｎビットカウ
ンタのキャリー信号によりローディングされることを特
徴とするビット−シリアルマトリックス転置のための超
大規模集積回路を提供することにある。
【００１２】本発明の更に他の目的とする所は、前記ビ
ット−シリアル転置モジュール手段は、Ｎ2 個の転置セ
ル（ＴＣ１１〜ＴＣＮＮ）で構成されることを特徴とす
るビット−シリアルマトリックス転置のための超大規模
集積回路を提供することにある。
【００１３】本発明の更に他の目的とする所は、前記転
置セルは、Ｎ個のＫ／Ｎビットレジスタと、その前後に
それぞれ接続されるスイッチングのためのＫ／Ｎビット
２入力マルチプレクサ及びＫ／Ｎビットビット２入力デ
ィマルチプレクサで構成されることを特徴とするビット
−シリアルマトリックス転置のための超大規模集積回路
を提供することにある。
【００１４】本発明の更に他の目的とする所は、前記出
力マルチプレクサモジュール手段は、それぞれスイッチ
ングのためのＮ個のＫ／Ｎビット２入力マルチプレクサ
で構成されることを特徴とするビット−シリアルマトリ
ックス転置のための超大規模集積回路提供することにあ
る。
【００１５】本発明の更に他の目的とする所は、前記出
力レジスタモジュール手段は、log2Ｎビットカウンタか
らのキャリー信号によりローディングされるＮ個のレジ
スタで構成されることを特徴とするビット−シリアルマ
トリックス転置のための超大規模集積回路提供すること
にある。
【００１６】
【発明の実施の形態】以下、添付の図面を参照して本発
明の実施の形態を詳しく説明する。先ず、２次元変換の
ようなマトリックス演算では普通先ずＮ×Ｎマトリック
ス２個を掛け、その結果を転置した後、残りのマトリッ
クスと再び掛ける。２個のＮ×Ｎマトリックスを掛ける
時、先ず図１（Ａ）のように最初のマトリックスの行Ｒ
１の各要素と２番目のマトリックスの列Ｃ１の各要素と
を掛け、それぞれの掛算結果を足して計算結果を得る。
そして、このような計算をＲ２，Ｒ３，----、ＲＮおよ
びＣ１に対しても同様に行えば、１つの列に対するＮ個
の計算結果が得られる。このような手続をＮ回行えば計
算結果をＮ×Ｎマトリックス形態で得ることができる。
このような計算結果は、図１（Ｂ）にＲＣ１，ＲＣ２，
--- 、ＲＣＮで示すようにそれぞれＮクロックを周期に
出力される。
【００１７】特に、この構造は、Ｎ個単位で順次データ
を入力され、ビット−シリアルで３個のＮ×Ｎマトリッ
クスに対し掛算、転置、掛算を連続的に行う構造とした
場合、特に２番目のマトリックス掛算のための入力デー
タの変換部分がマトリックス転置構造内で自動的に行わ
れるため不要となる。従って、前記の３番目の方法で用
いたＮ個のレジスタを節約する効果もある。
【００１８】本発明では各計算結果を転置モジュールに
入力するデータのビット幅がｋビットであれば、ｋ／Ｎ
（ｋ＝ｎＮ，ｎ＝１，２，--- ）ビットに分けて入力す
るため、結局ｋ／Ｎビット−シリアルに入力されるデー
タを転置するものである。
【００１９】今からはｋ＝８ビット、Ｎ＝４の場合に対
し本発明で提示する構造を説明することにする。即ち、
Ｎ×Ｎマトリックスの転置を数式で表示すれば、 Ｘij＝Ｘji，ｉ，ｊ＝１，２，--- ，Ｎ のように表わすことができ、Ｎ＝４の場合に対して図解
すれば次の通りである。
【数１】
【００２０】従って、２ビット−シリアルマトリックス
転置構造は図１（Ｂ）のようなマトリックス計算結果の
出力形態を利用した新しい構造であり、全体的な構成は
図２の通りである。
【００２１】図２は、本発明によるビット−シリアルマ
トリックス転置のための超大規模集積回路の構成図であ
り、入力シフトレジスタモジュール(11)、ビット−シリ
アル転置モジュール(12)、出力マルチプレクサモジュー
ル(13)および出力レジスタモジュール(14)で構成され
る。
【００２２】先ず、１番目の２個のＮ×Ｎマトリックス
の掛算の結果が８ビットで入力シフトレジスタモジュー
ル(11)に入力され、２ビットずつシフトしながら出力さ
れる。この出力は実線および点線で示すように分割され
てビット−シリアル転置モジュール(12)に同時に入力さ
れ、ビット−シリアル転置モジュール(12)の内部転置セ
ル（図４に示す）で最初の16個のクロックの間は実線の
データを選択し、次の16個のクロックの間は点線のデー
タを選択する。ビット−シリアル転置モジュール(12)の
出力の選択のための出力マルチプレクサモジュール(13)
も同様な形態に選択され、結局16クロックの初期クロッ
ク遅延が過ぎた後に転置結果が出力され始める。出力さ
れる結果を次のマトリックス掛算のビット−シリアル入
力に用いる場合には出力レジスタモジュール(14)を省略
することができるが、８ビット単位のデータを生成しな
ければならない場合には２ビット−シリアル出力を再び
８ビットのデータに総合する必要があるため出力レジス
タモジュール(14)を設ける。これは入力シフトレジスタ
モジュール(11)とは逆過程である。
【００２３】図３は、図２に示す入力シフトレジスタモ
ジュール(11)の構成図であり、log2Ｎビットカウンタで
ある２ビットカウンタ(22)で発生するキャリーによりロ
ーディングされる４個のシフトレジスタ(21)で構成され
る。入力シフトレジスタモジュール(11)では、４個の計
算結果が４個のクロックの間、同一値で引続き出力され
るのを利用して転置モジュール(12)の入力を初めの列の
計算結果が出力される時点でローディングし、次の列の
計算結果が出力される時までの４クロックの間、２ビッ
トずつ分けて出力する。ローディング信号は２ビットカ
ウンタ(22)のキャリー信号を利用する。
【００２４】図４は、図２に示すビット−シリアル転置
モジュール(12)の構成図であり、各転置セル（ＴＣ）(3
1)の連結を示すものである。入力データが転置セルＴＣ
１１に到着しＴＣ１４に到るのには16クロックが費やさ
れ、ＴＣ１４，ＴＣ２４，ＴＣ３４，ＴＣ４４の転置セ
ルに全てのデータが到着すると、その時点でスイッチン
グ制御信号が連結状態を変換し、点線で示すように連結
する。その後、16クロックの間に点線で示すように入力
および出力が同時に行われ、この時実線ではデータの入
力および出力を許容しない。
【００２５】各転置セル（ＴＣ）(31)は、図５に示すよ
うに、４個の２ビットレジスタ(32)と、その前後にそれ
ぞれ接続したスイッチングのための２ビット２入力マル
チプレクサ(33)及び２ビット２入力ディマルチプレクサ
(34)で構成される。各２ビットレジスタ (32)はただデ
ータの伝達のみを担当し、その入力端および出力端にそ
れぞれ連結された２ビット２入力マルチプレクサ(33)お
よび２ビット２入力ディマルチプレクサ(34)はスイッチ
ング制御信号に従いそれぞれin０またはin１及び out０
または out１を選択する。
【００２６】図６は、図２に示す出力マルチプレクサモ
ジュール(13)の構成図であり、転置モジュールで出力さ
れるデータを選択するための４個のマルチプレクサ(41)
を備える。
【００２７】前記マルチプレクサ(41)は、４×４マトリ
ックスの場合に最初の16クロックの間は実線で示すデー
タを選択し、次の16クロックの間は点線で示すデータを
選択する。このマルチプレクサモジュール(41)は２ビッ
ト２：１マルチプレクサとして構成されるため、８ビッ
トディマルチプレクサに比べ高処理速度および低複雑度
であるという点で非常に優秀である。
【００２８】図７は、図２に示す出力レジスタモジュー
ル(14)の構成図であり、８ビットのデータが４個の２ビ
ットデータに分離されたものを再び８ビットに総合する
モジュールを示す。この出力レジスタモジュール(14)は
４クロックの間、２ビットデータをレジスタ(51)に貯蔵
した後、４個のデータを１個のデータに総合して出力す
るため処理速度が一般的なラッチのように早く、構成及
び制御の面で簡単である。
【００２９】
【発明の効果】以上説明したように、本発明によるビッ
ト−シリアルマトリックス転置のための超大規模集積回
路を利用してＮ×Ｎマトリックスの転置を行う場合に
は、Ｎの入力遅延のみが経過した後には、転置セルの動
作占有率が100 ％となる。さらに、ビット−シリアルで
処理するアルゴリズムを用いるためデータの処理単位が
小さくなり、高速で動作することができる。なお、超大
規模集積回路として構成する場合にはゲートの数を低減
することができる。そして、パイプライン構造を有する
ためディジタルＴＶ、高鮮明ＴＶ等高速の信号処理を要
求するシステムをＶＬＳＩに設計及び構成する場合、非
常に有利な効果が得られる。
【図面の簡単な説明】
【図１】図１（Ａ）は、２個のＮ×Ｎマトリックス掛算
の原理を説明するための図であり、図１（Ｂ）は、２個
のＮ×Ｎマトリックス掛算の出力形態を示す図である。
【図２】図２は、本発明によるビット−シリアルマトリ
ックス転置のための超大規模集積回路の構成図である。
【図３】図３は、図２に示す入力シフトレジスタモジュ
ールの構成図である。
【図４】図４は、図２に示すビット−シリアル転置モジ
ュールの構成図である。
【図５】図５は、図４に示す転置セルの構成図である。
【図６】図６は、図２に示す出力マルチプレクサモジュ
ールの構成図である。
【図７】図７は、図２に示す出力レジスタモジュールの
構成図である。
【符号の説明】
１１ 入力シフトレジスタモジュール １２ ビット−シリアル転置モジュール １３ 出力マルチプレクサモジュール １４ 出力レジスタモジュール ２１ シフトレジスタ ２２，５２ ２ビットカウンタ ３１ 転置セル ３２ ２ビットレジスタ ３３，４１ ２ビット２入力マルチプレクサ ３４ ２ビット２入力ディマルチプレクサ ５１ レジスタ

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 ２個のＮ×Ｎマトリックス（Ｎ＝１，
    ２，--- ）掛算の結果をＫビット（Ｋ＝ｎＮ，ｎ＝１，
    ２，--- ）に入力しローディング信号によりＫ／Ｎビッ
    トずつシフトさせて出力する入力シフトレジスタモジュ
    ール手段と、 前記入力シフトレジスタモジュール手段から出力される
    シフトされたＫ／Ｎビットデータを、スイッチング制御
    信号により選択し出力するビット−シリアル転置モジュ
    ール手段と、 前記ビット−シリアル転置モジュール手段から出力され
    るＫ／Ｎビットのデータを、それぞれのマルチプレクサ
    により選択し出力するための出力マルチプレクサモジュ
    ール手段と、 前記出力マルチプレクサモジュール手段により選択され
    たＫ／Ｎビットデータをそれぞれのレジスタに貯蔵した
    後、Ｎ個のＫ／Ｎビットデータを１つのデータに総合し
    てＫビットに出力する出力レジスタモジュール手段とを
    備えることを特徴とするビット−シリアルマトリックス
    転置のための超大規模集積回路。
  2. 【請求項２】 前記入力シフトレジスタモジュール手段
    は、Ｎ個のシフトレジスタで構成されることを特徴とす
    る請求項１記載のビット−シリアルマトリックス転置の
    ための超大規模集積回路。
  3. 【請求項３】 前記入力シフトレジスタモジュール手段
    は、log2Ｎビットカウンタのキャリー信号によりローデ
    ィングされることを特徴とする請求項１記載のビット−
    シリアルマトリックス転置のための超大規模集積回路。
  4. 【請求項４】 前記ビット−シリアル転置モジュール手
    段は、Ｎ2 個の転置セル（ＴＣ１１〜ＴＣＮＮ）で構成
    されることを特徴とする請求項１記載のビット−シリア
    ルマトリックス転置のための超大規模集積回路。
  5. 【請求項５】 前記転置セルは、Ｎ個のＫ／Ｎビットレ
    ジスタと、その前後にそれぞれ接続される、スイッチン
    グのためのＫ／Ｎビット２入力マルチプレクサ及びＫ／
    Ｎビット２入力ディマルチプレクサで構成されることを
    特徴とする請求項４記載のビット−シリアルマトリック
    ス転置のための超大規模集積回路。
  6. 【請求項６】 前記出力マルチプレクサモジュール手段
    は、それぞれスイッチングのためのＮ個のＫ／Ｎビット
    ２入力マルチプレクサで構成されることを特徴とする請
    求項１記載のビット−シリアルマトリックス転置のため
    の超大規模集積回路。
  7. 【請求項７】 前記出力レジスタモジュール手段は、lo
    g2Ｎビットカウンタからのキャリー信号によりローディ
    ングされるＮ個のレジスタで構成されることを特徴とす
    る請求項１記載のビット−シリアルマトリックス転置の
    ための超大規模集積回路。
JP29170596A 1995-11-01 1996-11-01 ビット−シリアルマトリックス転置のための超大規模集積回路 Pending JPH09259115A (ja)

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KR1019950039153A KR0175733B1 (ko) 1995-11-01 1995-11-01 비트-시리얼 메트릭스 전치를 위한 초대규모 집적회로

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