JPS6267585A - 一括縦横変換方式 - Google Patents
一括縦横変換方式Info
- Publication number
- JPS6267585A JPS6267585A JP60208301A JP20830185A JPS6267585A JP S6267585 A JPS6267585 A JP S6267585A JP 60208301 A JP60208301 A JP 60208301A JP 20830185 A JP20830185 A JP 20830185A JP S6267585 A JPS6267585 A JP S6267585A
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- JP
- Japan
- Prior art keywords
- character data
- data
- character
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- Granted
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- Controls And Circuits For Display Device (AREA)
- Dot-Matrix Printers And Others (AREA)
- Digital Computer Display Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発ＩＪＩの技術分野］
本発明は例えばキャラクタデータをＣＲＴ表示状態から
プリンタ印字状態に変換するための一括縦横変換方式に
関する。
プリンタ印字状態に変換するための一括縦横変換方式に
関する。
［従来技術］
文字や記憶等のキャラクタデータをＣＲＴに表示したり
する場合のように計算機内で処理する際には、通常当該
キャラクタデータの各行を横方向にアクセスしてデータ
転送処理を行っており、これに対し、キャラクタデータ
を印字する際には、印字ヘッドが！［であるため、これ
にあわせてキャラクタデータの各列を縦方向に順次読み
出してデータ転送処理を行わなくてはならず、データア
クセス方向を縦横変換しなくてはならない、このため、
キャラクタデータ印字にあたっては、キャラクタデータ
をいったんメモリに、りき込んでおき、これを各列につ
き縦方向に読み出して印字を行うようにしていた。
する場合のように計算機内で処理する際には、通常当該
キャラクタデータの各行を横方向にアクセスしてデータ
転送処理を行っており、これに対し、キャラクタデータ
を印字する際には、印字ヘッドが！［であるため、これ
にあわせてキャラクタデータの各列を縦方向に順次読み
出してデータ転送処理を行わなくてはならず、データア
クセス方向を縦横変換しなくてはならない、このため、
キャラクタデータ印字にあたっては、キャラクタデータ
をいったんメモリに、りき込んでおき、これを各列につ
き縦方向に読み出して印字を行うようにしていた。
［従来技術の問題点］
しかしながら、このアクセス方向の縦横方向変換にあた
ってのメモリへの、Ｂき込みとその後の読み出しは、キ
ャラクタデータの１つごとに行われており、古き込み処
理と読み出し処理とのｖｊり換え、アドレスのリセット
等をその都度行わなくてはならず、ＣＰＵの処理内容が
多くなるという問題があった。また、アクセス方向の縦
横方向の変換に用いられるメモリは、１つのキャラクタ
データ（つまり１文字）がきつちり記憶できるＩＫビッ
トのものがよく用いられてきたが、近年ＲＡＭが大官埴
化されるに従って、小容驕のＬＫヒビ−トのものがあま
り生産されなくなってきているため、４にビットや１６
にビットのＲＡＭを用いざるを得なくなっており、そう
すると、キャラクタデータ記憶にはＩＫビットで十分で
あるため、他の残りのメモリ部分は無駄になってしまう
という問題点もあった。
ってのメモリへの、Ｂき込みとその後の読み出しは、キ
ャラクタデータの１つごとに行われており、古き込み処
理と読み出し処理とのｖｊり換え、アドレスのリセット
等をその都度行わなくてはならず、ＣＰＵの処理内容が
多くなるという問題があった。また、アクセス方向の縦
横方向の変換に用いられるメモリは、１つのキャラクタ
データ（つまり１文字）がきつちり記憶できるＩＫビッ
トのものがよく用いられてきたが、近年ＲＡＭが大官埴
化されるに従って、小容驕のＬＫヒビ−トのものがあま
り生産されなくなってきているため、４にビットや１６
にビットのＲＡＭを用いざるを得なくなっており、そう
すると、キャラクタデータ記憶にはＩＫビットで十分で
あるため、他の残りのメモリ部分は無駄になってしまう
という問題点もあった。
［発明の目的］
そこで、本発明はＣＰＵの処理内容が少なくて、ＣＰＵ
の処理効率が良く、アクセス方向の縦横力向の変換に用
いられるメモリに無駄のない一括縦横変換力式を提供す
ることにある。
の処理効率が良く、アクセス方向の縦横力向の変換に用
いられるメモリに無駄のない一括縦横変換力式を提供す
ることにある。
［発明の゛〃点］
この（目的を達成するため、本発明は大官ｒｉｌのメモ
リ内に、キャラクタデータが１つずつ記憶される記憶エ
リアを複数形成して、この複数のキャラクタデータのア
クセス方向を一括して縦横方向変換するようにしたこと
を要点とするものである。
リ内に、キャラクタデータが１つずつ記憶される記憶エ
リアを複数形成して、この複数のキャラクタデータのア
クセス方向を一括して縦横方向変換するようにしたこと
を要点とするものである。
［実施例の構成］
以ド本発明の一実施例につき詳述する。
第１図はキャラクタデータのアクセス方向を縦横変換す
るための回路であり、図中１はＰ−５（パラレル−シリ
アル）シフトレジスタであり、ＣＰＵ（図示せず）から
のパラレルなキャラクタデータはこのＰ−Ｓシフトレジ
スタ１ではシリアル変換される。この場合、キャラクタ
データは３２ビー、トス３２ビツト＝ｌＫビツトのデー
タ古漬を有し、この３２Ｘ３２ビツトデータの横方向の
各行の３２ビツトデータがパラレルな形となっている。
るための回路であり、図中１はＰ−５（パラレル−シリ
アル）シフトレジスタであり、ＣＰＵ（図示せず）から
のパラレルなキャラクタデータはこのＰ−Ｓシフトレジ
スタ１ではシリアル変換される。この場合、キャラクタ
データは３２ビー、トス３２ビツト＝ｌＫビツトのデー
タ古漬を有し、この３２Ｘ３２ビツトデータの横方向の
各行の３２ビツトデータがパラレルな形となっている。
このＰ−Ｓシフトレジスタ１でシリアル変換されたキャ
ラクタデータは、１６にビットのＲＡＭ２内に縦横夫々
４つに分割形成された１６個の記憶エリア３の１つ１つ
に順次占き込まれている。ＲＡＭ２に１６個のキャラク
タデータがプリセットされると、このキャラクタデータ
は順次読み出されＳ−Ｐ Ｃシリアル−パラレル）シフ
トレジスタ４でパラレル変換され、各キャラクタデータ
間にスペースデータが挿入されて、プリンタ（図示せず
）にかえられ印字出力されていく、この場合、キャラク
タデータは３２Ｘ３２ビツトデータの縦方向の各列のデ
ータが上から順にシリアルに読み出され、Ｓ−Ｐシフト
レジスタ４で各列の３２ビツトデータがパラレルな形に
変換され。
ラクタデータは、１６にビットのＲＡＭ２内に縦横夫々
４つに分割形成された１６個の記憶エリア３の１つ１つ
に順次占き込まれている。ＲＡＭ２に１６個のキャラク
タデータがプリセットされると、このキャラクタデータ
は順次読み出されＳ−Ｐ Ｃシリアル−パラレル）シフ
トレジスタ４でパラレル変換され、各キャラクタデータ
間にスペースデータが挿入されて、プリンタ（図示せず
）にかえられ印字出力されていく、この場合、キャラク
タデータは３２Ｘ３２ビツトデータの縦方向の各列のデ
ータが上から順にシリアルに読み出され、Ｓ−Ｐシフト
レジスタ４で各列の３２ビツトデータがパラレルな形に
変換され。
キャラクタデータの縦横変換が行われる。
このＲＡＭ２へのキャラクタデータの、１１き込み及び
読み出しは、シーケンスコントロール部５によってカウ
ントコントロールされるｘアドレス発生部６、Ｙアドレ
ス発生部７からのＸ（列）アドレスデータ、Ｙ（行）ア
ドレスデータに基づいて行われ、Ｘアドレス発生部６．
Ｙアドレス発生部７は太々Ｘチェーンポインタ８及びＸ
アドレスデータｔｏ、Ｘチェーンポインタ９及びＹアド
レスカウンタ１１よりなっている。Ｘチェーンポインタ
８は４Ｘ４の記憶エリア３のうち、Ｘ（列）の記憶エリ
ア３を指定し、Ｙチェーンポインタ９は同じく４×４の
記憶エリア３のうちＹ（行）の記憶エリア３を指定する
ものである。Ｘアドレスカウンタ１０は上記Ｘチェーン
ポインタ８、Ｙチェーンポインタ９で指定された記憶エ
リア３の３２Ｘ３２のドツトポイントのうちＸ（列）の
アドレスを指定し、Ｙアドレスカウンタ１１は同じくＸ
チェーンポインタ８、Ｙチェーンポインタ９で指定され
た記憶エリア３の３２Ｘ３２ドツトポイントのうちＹ（
行）のアドレスを指定するものでＸアドレスカウンタ１
０．Ｙアドレスカウンタ１１ともに２４進のカウンタで
ある。
読み出しは、シーケンスコントロール部５によってカウ
ントコントロールされるｘアドレス発生部６、Ｙアドレ
ス発生部７からのＸ（列）アドレスデータ、Ｙ（行）ア
ドレスデータに基づいて行われ、Ｘアドレス発生部６．
Ｙアドレス発生部７は太々Ｘチェーンポインタ８及びＸ
アドレスデータｔｏ、Ｘチェーンポインタ９及びＹアド
レスカウンタ１１よりなっている。Ｘチェーンポインタ
８は４Ｘ４の記憶エリア３のうち、Ｘ（列）の記憶エリ
ア３を指定し、Ｙチェーンポインタ９は同じく４×４の
記憶エリア３のうちＹ（行）の記憶エリア３を指定する
ものである。Ｘアドレスカウンタ１０は上記Ｘチェーン
ポインタ８、Ｙチェーンポインタ９で指定された記憶エ
リア３の３２Ｘ３２のドツトポイントのうちＸ（列）の
アドレスを指定し、Ｙアドレスカウンタ１１は同じくＸ
チェーンポインタ８、Ｙチェーンポインタ９で指定され
た記憶エリア３の３２Ｘ３２ドツトポイントのうちＹ（
行）のアドレスを指定するものでＸアドレスカウンタ１
０．Ｙアドレスカウンタ１１ともに２４進のカウンタで
ある。
またＣＰＵからスペース７Ｍ５−）チ１２には、その詩
指定された文字と文字の間隔幅を示すスペースデータが
スペース敏テンチ１２にラッチされてカウンタ１３に与
えられ、各記憶エリア３よリキャラクタデータが読み出
されるごとにシーケンスコントロール部５からのカウン
トスタート信号によってカウンタ１３よりＳ−Ｐシフト
レジスタ４のＣＬＲ端子にスペースデータに応じた分だ
けクリア信号が送られ、文字間隔が形成される。
指定された文字と文字の間隔幅を示すスペースデータが
スペース敏テンチ１２にラッチされてカウンタ１３に与
えられ、各記憶エリア３よリキャラクタデータが読み出
されるごとにシーケンスコントロール部５からのカウン
トスタート信号によってカウンタ１３よりＳ−Ｐシフト
レジスタ４のＣＬＲ端子にスペースデータに応じた分だ
けクリア信号が送られ、文字間隔が形成される。
［￥施例の動作］
次に本実施例の動作について述べる。
＜ＲＡＭ２への書き込み処理〉
いま、ＣＲＴ（図示せず）ｇに表示されているキャラク
タデータについて印字の指示がなされたものとすると、
ＣＰＵは０′５１図の全回路をクリアしくステップＡＩ
）、行（横）方向にパラレルなキャラクタデータをＰ−
Ｓシフトレジスタｌでシリアルなデータに変換してＲＡ
Ｍ２にケえ、Ｘ７ドレスカウンタ１０を「０」からｔｒ
ｉ次インクリメントしていく（ステップＡ２〜Ａ４）。
タデータについて印字の指示がなされたものとすると、
ＣＰＵは０′５１図の全回路をクリアしくステップＡＩ
）、行（横）方向にパラレルなキャラクタデータをＰ−
Ｓシフトレジスタｌでシリアルなデータに変換してＲＡ
Ｍ２にケえ、Ｘ７ドレスカウンタ１０を「０」からｔｒ
ｉ次インクリメントしていく（ステップＡ２〜Ａ４）。
この場合、Ｘチエーフア・ｆフタ８．Ｙチェーンポイン
タ９、Ｙアドレスカウンタ１１はクリアされて「０」の
ままだから、キャラクタデータはＲＡＭ２の１行１列１
１の記憶エリア３内の１行目に７１＋き込まれていく。
タ９、Ｙアドレスカウンタ１１はクリアされて「０」の
ままだから、キャラクタデータはＲＡＭ２の１行１列１
１の記憶エリア３内の１行目に７１＋き込まれていく。
モしてＸアドレスカウンタ１０が、「２４」になれば、
ＣＰＵは横１行分のキャラクタデータの１１；き込みが
終ったことを判別しくステップＡ４）、Ｙ７ドレスカウ
ンタ１１を１つインクリメントし、以後、Ｘアドレスカ
ウンタ１０が「２４」になるごとにＹアドレスカウンタ
１１を１つインクリメントしていく （ステップＡ５）
。
ＣＰＵは横１行分のキャラクタデータの１１；き込みが
終ったことを判別しくステップＡ４）、Ｙ７ドレスカウ
ンタ１１を１つインクリメントし、以後、Ｘアドレスカ
ウンタ１０が「２４」になるごとにＹアドレスカウンタ
１１を１つインクリメントしていく （ステップＡ５）
。
ざらにＹアドレスカウンタ１１が「２４」になれば、Ｃ
ＰＵは記憶エリア３一つ分のキャラクタデータの、ＩＦ
き込みが終ったことを判別しくステップＡ５ン、Ｘチェ
ーンポインタ８を１つインクリメントして右隣の記憶エ
リア３に次のキャラクタデータのｌ’？き込みを開始さ
せる（ステップＡ６）。
ＰＵは記憶エリア３一つ分のキャラクタデータの、ＩＦ
き込みが終ったことを判別しくステップＡ５ン、Ｘチェ
ーンポインタ８を１つインクリメントして右隣の記憶エ
リア３に次のキャラクタデータのｌ’？き込みを開始さ
せる（ステップＡ６）。
こうして、１つのキャラクタデータのどき込みが終了し
ても続いて次のキャラクタデータが古き込まれ、１！）
き込み処理が継続され、読み出し処理への切換処理はこ
の時には不安となる。この場合、Ｘアドレスカウンタ１
０．Ｙアドレスカウンタ１１は、記憶エリア３が３２Ｘ
３２ビツトであるにもかかわらず「２４」ビット分しか
カウントしないのは、キャラクタデータは２４Ｘ２４ビ
ツト分のデータしかなく、残りは空白部分として処理す
るためである。
ても続いて次のキャラクタデータが古き込まれ、１！）
き込み処理が継続され、読み出し処理への切換処理はこ
の時には不安となる。この場合、Ｘアドレスカウンタ１
０．Ｙアドレスカウンタ１１は、記憶エリア３が３２Ｘ
３２ビツトであるにもかかわらず「２４」ビット分しか
カウントしないのは、キャラクタデータは２４Ｘ２４ビ
ツト分のデータしかなく、残りは空白部分として処理す
るためである。
次いで、Ｘチェーンポインタ８が「４」になれば、ＣＰ
Ｕは横に記憶エリア３四つ分すなわちＲＡＭ２の１行分
のキャラクタデータの、りき込みが終ったことをｒ１別
しくステップＡ６）、以後、Ｘチェーンポインタ８が「
４」になるごとにＹチェーンポインタ９を１つインクリ
メントしていく（ステップＡ７）、ざらにＹチェーンポ
インタ９が「４」になれば、ＣＰＵはＲＡＭ２全体に１
６個分のキャラクタデータの古き込みが終ったことを判
別しくステップＡ７）、ＲＡＭ２への古き込み処理を終
える。
Ｕは横に記憶エリア３四つ分すなわちＲＡＭ２の１行分
のキャラクタデータの、りき込みが終ったことをｒ１別
しくステップＡ６）、以後、Ｘチェーンポインタ８が「
４」になるごとにＹチェーンポインタ９を１つインクリ
メントしていく（ステップＡ７）、ざらにＹチェーンポ
インタ９が「４」になれば、ＣＰＵはＲＡＭ２全体に１
６個分のキャラクタデータの古き込みが終ったことを判
別しくステップＡ７）、ＲＡＭ２への古き込み処理を終
える。
こうして、ＦｉＡＭ２全体にキャラクタデータが複数プ
リセットされ、メモリが無駄なく使用される。
リセットされ、メモリが無駄なく使用される。
（ＲＡＭ２からの読み出し処理〉
このようにして、ＲＡＭ２へのキャラクタデータの＋’
ｉき込みが終了すると、ＣＰＵはｍ３図に示すキャラク
タデータの読み出し処理を開始する。
ｉき込みが終了すると、ＣＰＵはｍ３図に示すキャラク
タデータの読み出し処理を開始する。
すなわち、ＣＰＵはシーケンスコン）Ｃｆｆ−ル部５、
Ｘアドレス発生部６、Ｙアビレフ発生部７象をクリアし
くステップＢ １）、ＲＡＭ２より読み出したキャラク
タデータをＳ−Ｐシフトレジスタ４にプリセットしてＹ
アドレスカウンタ１１を順次インクリメントしていく
（ステップＢ２〜Ｂ４）、この場合、Ｘチェーンポイン
タ８、Ｙチェーンポインタ９、ＸアドレスカウンタＩＯ
はクリアされてｒＱＪのままだから、読み出されるキャ
ラメタデータはＲＡＭ２の１行１列口の記憶エリア３内
の１列１１のデータとなる。
Ｘアドレス発生部６、Ｙアビレフ発生部７象をクリアし
くステップＢ １）、ＲＡＭ２より読み出したキャラク
タデータをＳ−Ｐシフトレジスタ４にプリセットしてＹ
アドレスカウンタ１１を順次インクリメントしていく
（ステップＢ２〜Ｂ４）、この場合、Ｘチェーンポイン
タ８、Ｙチェーンポインタ９、ＸアドレスカウンタＩＯ
はクリアされてｒＱＪのままだから、読み出されるキャ
ラメタデータはＲＡＭ２の１行１列口の記憶エリア３内
の１列１１のデータとなる。
そして、Ｙアドレスカウンタ１１が「８」、「１６」に
なれば１．ｃｐｕはプリンタに１ステツブ分印字を行わ
せるため、Ｓ−Ｐシフトレジスタ４に蓄えられた８ビッ
ト分のキャラクタデータをプリンタに出力させ（ステッ
プ８５）、「２４」になれば、ＣＰＵは縦１列分のキャ
ラクタデータの読み出しが終ったことを判別しくステッ
プＢ８）、ＸアドレスカウンタｌＯを１つインクリメン
トし、以後Ｙアドレスカウンタ１１が「２４」になるご
とにＸアドレスカウンタｌＯを１つインクリメントして
いく（ステップＢ７）。
なれば１．ｃｐｕはプリンタに１ステツブ分印字を行わ
せるため、Ｓ−Ｐシフトレジスタ４に蓄えられた８ビッ
ト分のキャラクタデータをプリンタに出力させ（ステッ
プ８５）、「２４」になれば、ＣＰＵは縦１列分のキャ
ラクタデータの読み出しが終ったことを判別しくステッ
プＢ８）、ＸアドレスカウンタｌＯを１つインクリメン
トし、以後Ｙアドレスカウンタ１１が「２４」になるご
とにＸアドレスカウンタｌＯを１つインクリメントして
いく（ステップＢ７）。
ざらにｘ７ドレスカウンタｌＯが「２４」になれば、Ｃ
ＰＵは記憶エリア３一つ分の読み出しが終ｒしたことを
判別しくステップＢ７）、カウンタ１３にカウントスタ
ート信号をケえてスペース驕ラッチ１２からのスペース
データに応じたクリア信号をＳ−Ｐシフトレジスタ４に
与えさせ、文字間隔スペースが形成される（ステップＢ
８）。
ＰＵは記憶エリア３一つ分の読み出しが終ｒしたことを
判別しくステップＢ７）、カウンタ１３にカウントスタ
ート信号をケえてスペース驕ラッチ１２からのスペース
データに応じたクリア信号をＳ−Ｐシフトレジスタ４に
与えさせ、文字間隔スペースが形成される（ステップＢ
８）。
こうして、ＲＡＭＺ内にスペースデータを記憶させてお
かなくとも、文字間隔を自動的に作成して１字出力させ
ることができる。
かなくとも、文字間隔を自動的に作成して１字出力させ
ることができる。
次いで、ＣＰＵはＸチェーンポインタ８を１つインクリ
メントして右隣の記憶エリア３からのキャラクタデータ
の１読み出しを開始させる（ステップＢ９）。
メントして右隣の記憶エリア３からのキャラクタデータ
の１読み出しを開始させる（ステップＢ９）。
こうして、キャラクタデータの読み出し時においても、
１つのキャラクタデータの読み出し処理が終ｒしても続
いて次のキャラクタデータが読み出され、読み出し処理
が継続され、古き込み処理への切換処理は不要となる。
１つのキャラクタデータの読み出し処理が終ｒしても続
いて次のキャラクタデータが読み出され、読み出し処理
が継続され、古き込み処理への切換処理は不要となる。
この場合、Ｘアドレスカウンタ１０．Ｙアドレスカウン
タ１１は記憶エリア３が３２Ｘ３２ビツトであるにもか
かわらず「２４」ビット分しかカウントしないのは、上
述の、！りき込み処理の時と同じく、キャラクタデータ
は２４Ｘ２４ビツト分のデータしかなく、残りは空白と
なっているからである。
タ１１は記憶エリア３が３２Ｘ３２ビツトであるにもか
かわらず「２４」ビット分しかカウントしないのは、上
述の、！りき込み処理の時と同じく、キャラクタデータ
は２４Ｘ２４ビツト分のデータしかなく、残りは空白と
なっているからである。
そして、Ｘチェーンポインタ８が「４」になれば、ＣＰ
Ｕは横に記憶エリア３四つ分すなわちＲＡＭ２の１行分
のキャラクタデータの読み出しが終ったことを判別しく
ステップＢ９）、以後Ｘチェーンポインタ８が「４」に
なるごとにＹチェーンポインタ９を１つインクリメント
してい〈（ステップ８１０）、さらにＹチェーンポイン
タ９が「４」になれば、ＣＰＵはＲＡＭ２全体の１６個
分のキャラクタデータの読み出しが終γしたことを判別
しくステップＢ １０）、ＲＡＭ２の読み出し処理を終
える。
Ｕは横に記憶エリア３四つ分すなわちＲＡＭ２の１行分
のキャラクタデータの読み出しが終ったことを判別しく
ステップＢ９）、以後Ｘチェーンポインタ８が「４」に
なるごとにＹチェーンポインタ９を１つインクリメント
してい〈（ステップ８１０）、さらにＹチェーンポイン
タ９が「４」になれば、ＣＰＵはＲＡＭ２全体の１６個
分のキャラクタデータの読み出しが終γしたことを判別
しくステップＢ １０）、ＲＡＭ２の読み出し処理を終
える。
こうして、ＲＡＭ２全体から複数のキャラクタデータが
読み出され、メモリが無駄なく使用される。
読み出され、メモリが無駄なく使用される。
なお上記実施例では、キャラクタデータを記憶するメモ
リを１６にビットとしたが、４Ｋ、６４Ｋ、２５６に、
ＩＭ等のビット６礒のメモリを用いてもよく、スペース
データはＣＰＵによる自動設定でも、操作者の選択設定
でもよい。
リを１６にビットとしたが、４Ｋ、６４Ｋ、２５６に、
ＩＭ等のビット６礒のメモリを用いてもよく、スペース
データはＣＰＵによる自動設定でも、操作者の選択設定
でもよい。
［発明の効果］
この発明は以上詳細に説明したように、メモリ内に、１
つのキャラクタデータ（つまり１文字）が記憶される記
憶エリアを複数形成して、この複数のキャラクタデータ
のアクセス方向を−・括して縦横方向変換するようにし
たから１大官（，１のメモリでもキャラクタデータを１
つしか記憶できないといったことがなくなり、メモリい
っばいに複数のキャラクタデータを記憶させることがで
き、メモリの無駄をなくし、メモリを有効に用いること
がで５るほか、メモリにプリセットできる複成分のキャ
ラクタデータについては続けて読み出し処理又は、４）
き込み処理を行うことができるので、１つのキャラクタ
データを占き込むごとに読み出し処理への切換を行う必
要がなくなり、切換処理が不要となって、ＣＰＵの処理
効率がたいへん良くなる等の効果を奏する。
つのキャラクタデータ（つまり１文字）が記憶される記
憶エリアを複数形成して、この複数のキャラクタデータ
のアクセス方向を−・括して縦横方向変換するようにし
たから１大官（，１のメモリでもキャラクタデータを１
つしか記憶できないといったことがなくなり、メモリい
っばいに複数のキャラクタデータを記憶させることがで
き、メモリの無駄をなくし、メモリを有効に用いること
がで５るほか、メモリにプリセットできる複成分のキャ
ラクタデータについては続けて読み出し処理又は、４）
き込み処理を行うことができるので、１つのキャラクタ
データを占き込むごとに読み出し処理への切換を行う必
要がなくなり、切換処理が不要となって、ＣＰＵの処理
効率がたいへん良くなる等の効果を奏する。
第１図は末完Ｉｌ＋の一括縦横変換力式の一実施例を示
す回路図、第２図及び第３図はＲＡＭ２に対するキャラ
クタデータの古き込み及び読み出しの処理のフローチャ
ートの図である。 ｌ・・・・・・Ｐ−Ｓシフトレジスタ、２・・・・・・
ＲＡＭ。 ３・・・・・・記憶エリア、４・・・・・・Ｓ−Ｐシフ
トレジスタ、６・・・・・・Ｘアドレス発生部、７・・
・・・・Ｙアドレス発生部、１２・・・・・・スペース
漬ラッチ、１３・・・・・・カウンタ。 特許出願人 カシオ計算機株式会社 ＲＡＭ２へのｔき七〇４τデ区 第２図
す回路図、第２図及び第３図はＲＡＭ２に対するキャラ
クタデータの古き込み及び読み出しの処理のフローチャ
ートの図である。 ｌ・・・・・・Ｐ−Ｓシフトレジスタ、２・・・・・・
ＲＡＭ。 ３・・・・・・記憶エリア、４・・・・・・Ｓ−Ｐシフ
トレジスタ、６・・・・・・Ｘアドレス発生部、７・・
・・・・Ｙアドレス発生部、１２・・・・・・スペース
漬ラッチ、１３・・・・・・カウンタ。 特許出願人 カシオ計算機株式会社 ＲＡＭ２へのｔき七〇４τデ区 第２図
Claims (1)
- 【特許請求の範囲】 １つのキャラクタデータが記憶される記憶エリアが複数
形成されている記憶手段と、 上記各記憶エリアの各行を横方向に順次アドレス指定し
て、順番にキャラクタデータを書き込む書き込み手段と
、 上記各記憶エリアの各列を縦方向に順次アドレス指定し
て、順番にキャラクタデータを読み出す読み出し手段と を具備してなることを特徴とする一括縦横変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60208301A JPH0664446B2 (ja) | 1985-09-20 | 1985-09-20 | 一括縦横変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60208301A JPH0664446B2 (ja) | 1985-09-20 | 1985-09-20 | 一括縦横変換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6267585A true JPS6267585A (ja) | 1987-03-27 |
| JPH0664446B2 JPH0664446B2 (ja) | 1994-08-22 |
Family
ID=16553982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60208301A Expired - Lifetime JPH0664446B2 (ja) | 1985-09-20 | 1985-09-20 | 一括縦横変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0664446B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09259115A (ja) * | 1995-11-01 | 1997-10-03 | Korea Telecommun | ビット−シリアルマトリックス転置のための超大規模集積回路 |
-
1985
- 1985-09-20 JP JP60208301A patent/JPH0664446B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09259115A (ja) * | 1995-11-01 | 1997-10-03 | Korea Telecommun | ビット−シリアルマトリックス転置のための超大規模集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0664446B2 (ja) | 1994-08-22 |
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