JPS61272782A

JPS61272782A - キヤラクタジエネレ−タ

Info

Publication number: JPS61272782A
Application number: JP60113144A
Authority: JP
Inventors: 木内　信宏
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1985-05-28
Filing date: 1985-05-28
Publication date: 1986-12-03
Also published as: JPH0587839B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、ドツトプリンタや、キャラクタディスプレイ
等に使用されるキャラクタジェネレータに関し、更に詳
細には、文字、記号および漢字等の図形文字を格納する
キャラクタジェネレータに関する。

（従来の技術）漢字を含む図形文字を表示出力するディスプレイ装置お
よびドツトプリンタ等において用いられる図形文字のド
ツトマトリクスの大きさは、横×縦がそれぞれ１６ｘ１
６，２４Ｘ冴、および３２　Ｘ　３２ドツトが一般的で
あり、特にそれら装置の特性および読みやすさの点から
、２４Ｘ２４ドツトマトリクスが多く使用されている。

図形文字のドツトパターンは、それら装置′個別に装備
されているか、あるいはシステム全体で一個所に具備し
、複数の装置で共用する場合がある。

いずれの場合においても、外部から指定される図形文字
コード（２バイトのＪＩＳコードを使用することが多い
）に対応するドツトパターンの記憶領蛾を読み出し、出
力装置へ送出する。このとき、ドツトパターンの記憶装
置としては読み出し専用のマスクＲＯ−Ｍが多く使用さ
れる。

近年、このマスクＲＯＭの高集積化と、低コスト化によ
ム　ワードプロセッサ、ノく−ソナルコンピュータある
いは小型端末装置のような低価格機であっても、それぞ
れにドツトパターンを内蔵するものが多くなった。また
、特にドツトプリンタでは、見やすさや美観の点から２
４　Ｘ　２４ドツトマトリクスを使用する場合が非常に
多い。これらの情勢から、２４×２４ドツトマトリクス
の図形文字については既にＪＩＳ規格化もなされている
。そこで、２４　Ｘ　２４ドツトマトリクスの図形文字
を例として以下に図面に基づいて従来例を説明する。

第９図は、従来の方法での２４×ｕドツトマトリクスの
キャラクタジェネレータの構成例である。

同図は１Ｍビット（８ピツトｘ１２８ｋＷ）マスクＲＯ
Ｍを使用した例で、ｊ）、９．２４Ｘ２４ドツトマトリ
クスを横８×縦Ｕドツトの部分マトリクスに３分割して
おシ、マスクＲＯＭ３チツプに最大４０９６文字を収容
することができる。

第９図の例は、行方向（横方向）の読み出し用でアシ、
主にＣＲＴディスプレイに用いられる。

また、主としてシリアルプリンタに用いられる列方向（
縦方向）読み出しの場合も、行方向読み出し用と同様の
方法で、横２４×縦８ドツトの部分マトリクスに３分割
し、それぞれをＩＭビットマスクＲＯＭ３チップに最大
４０９６文字を収容することができる。

第１０図は、前記説明の如くドツトパターンを格納した
第９図に示すマスクＲＯＭをキャラクタジェネレータと
して使用したＣＲＴディスプレイにおけるドツトパター
ン発生部のブロック図でおる。

以下に、文字コードの入力から、ドツトパターンを出力
する動作の概要を説明する。

第１０図において、制御部ｌば、外部から指定さ゛　れ
る文字コードを変換し、１文字のドツトパターンが格納
されている先頭アドレスを示すキャラクタアドレスを生
成し、アドレスレジスタ２に転送する。同時に５ビツト
の行アドレスカウンタ３をクリアする。

次に、アドレスレジスタ２、および行アドレス　　　　
　　　１カウンタ３の出力をＲＯＭアドレスとしてマス
クＲＯＭ４〜６をアクセスし、ＲＯＭの出力データ（ド
ツトパターン）をＣＲＴ表示部へ転送する。

さらに行アドレスカウンタ３をインクリメント（＋１）
する。

この動作をＵ回縁シ返して、１文字分のデータ３バイ）
Ｘ２４回＝７２バイトが出力される。新しい文字コード
が指定されると、上記動作を繰り返す。

ドツトパターンをＲＯＭ化する場合、そのドツトパター
ンのアクセスを容易にするためには、ＲＯＭＩチップ中
に占める１文字のパターンハイド数を、２のｎ（ｎは正
の整数）乗、すなわち、２　、４　、８　、１６　、３
２・・・とじ、第１０図に示す如く、ドツトパターンの
先頭アドレス（キャラクタアドレス）と行アドレスを完
全に分離する必要がある。

（発明が解決しようとする問題点）しかしながら、従来のキャラクタジェネレータにあって
は、１６Ｘ１６ドツトあるいは３２　Ｘ　３２ドツトパ
ターンのように、全ドツト数を８ドツト単位に分割した
数が、前記の如く２のｎ乗倍であるパターン構成の場合
には問題ないが、２４×２４ドツトパターンのように８
ドツト単位に分割した数が２のｎ乗倍にならない場合に
は、従来方式ではマスクＲＯＭに空き領域ができてしま
う。第９図に示す例の場合では、ＲＯＭ１チツプに必要
となる１文字画シのバイト数がスバイトであるにもかか
わらず、３２（２″）バイト分の容量を必要としていた
。このため１文字当シ３２バイトー２４バイト＝８バイ
トの未使用領域ができ、マスクＲＯＭ全体として見ると
、ＲＯＭ１個当シ、４０９６文字×８バイト＝３２５８
８バイトとなシ、実にＲＯＭ容量の４分の１が無駄にな
るという問題点があった。

また、前記の無駄を省き、ＲＯＭ容量の利用効率を向上
させるために、未使用領域を作らずにドツトパターンデ
ータを詰めて格納すると、第１０図に示すようなキャラ
クタアドレスと行アドレスの分離が完全にできなくなシ
、ＲＯＭのアクセス方法が複雑になる。このとき、ＲＯ
Ｍアクセスのだめのアドレス変換をハードウェアで実現
する場合には、ハードウェア量が非常に増大し現実的で
ない。また、ソフトウェアでアドレス変換を行った場合
でも、数ステップの命令実行時間を要してしまうため、
特に高速アクセスを必要とするＣＲＴディスプレイには
実用不向きである。

本発明は以上述べたマスクＲＯＭの未使用領域を有効に
使用することにあり、これによって従来と同一数のＲＯ
Ｍチップに収容するドツトパターン数を増加させ、さら
に、簡単かつ少量のハードウェアにてドツトパターンア
クセスを可能とするキャラクタジェネレータを提供する
ことにある。

（問題点を解決するための手段）本発明は、ドツトを単位として文字、記号および漢字を
含むこれらの図形パターンを格納するキャラクタジェネ
レータを対象とする。本発明はこのようなキャラクタジ
ェネレータにおいて、１図形文字のドツトパターンが連
続して格納された第１のブロックと、該第１のブロック
間に設けられたブロックであり、１図形文字のドツトパ
ターンが複数に分割されて格納された第２のブロックと
を有する如く構成される。そして、第２のブロックの中
で連続する複数のブロックを結合して１図形文字のドツ
トパターンが格納される。

（作用）本発明によれば、従来のキャラクタジェネレータでは無
駄にされていた第１ブロック間にある第２ブロツクに、
１図形文字のドツトパターンが複数に分割された形式で
格納される。従って、キャラクタジェネレータに格納さ
れる図形文字のドツトパターン数を増大させることがで
きる。尚、キャラクタジェネレータからのドツトパター
ンの読出しは、第１のブロックに関しては従来と同様に
実施可能であり、また第２のブロックに関してはこのブ
ロック中で連続する複数のブロックを結合して１図形文
字のドツトパターンが読出される。

（実施例）以下、本発明を一実施例に基づき説明する。

第１図は本発明の一実施例を示すキャラクタジェネレー
タの構成図である。

本実施例は、１Ｍビット（８ピットス１２８ｋｗ）マス
クＲＯＭ３個を使用して、２４Ｘ２４ドツト構成ノ文字
ハターンを格納してキャラクタジェネレータを構成する
ものである。

同図において、文字「あ」「い」〜「＜」は従来通シの
方法によシ格納したパターンである。１文字のドツトパ
ターンを横８×縦討ドツト×３ブロツクの部分マトリク
スに分割し、各ブロックを３２バイトおきに格納するた
め、前後して格納されるパターンの間には、全て８バイ
トの未使用領域ができる。

次に文字「漢」および「字」についてはドツトパターン
を８×８ドツト×９ブロツクの部分マトリクスに分割し
、それぞれのブロックを、前記文字「あ」「い」〜「＜
」のドツトパターンの間にできる未使用領域（８×８ド
ツト単位の領域）に格納する。このとき、ドツトパター
ンのアクセスを簡易に行えるようにするため、文字「漢
」と「字」のように前後して格納されるドツトパターン
の間には、前記従来の方法でドツトパターンを格納した
ときにできる１文字分の未使用領域（第１図では文字「
え」と「お」の間の８バイト分）を空けておく。

本実施例によれば、従来マスクＲＯＭ３個で４０９６文
字分のドツトパターンを格納できたものに対し、４文字
に１文字の割シ合いでドツトパターンを追加格納するこ
とができるため、従来と同数のＲＯＭ：Ｆツブ数で４０
９６　＋４０９６／４　＝　５１２０文字分のドツトパ
ターンを格納することが可能となる。

第２図は本実施例におけるマスクＲＯＭのコード表を示
す。同図においてＣＡｌ２〜ＣＡＯビツトは各文字のド
ツトパターンが格納されている先頭アドレス（キャラク
タアドレス）を示している。同図は、当該キャラクタア
ドレスＣＡ、２〜ＣＡ、のうち、下位７ピツト（ＣＡ６
〜ＣＡ、　）をＸ軸座標に、また、上位６ピツト（ＣＡ
ｌ２〜ＣＡ７　）をＸ軸座標に割シ当ててコード表を表
わしたものである。また、下位７ビツト（ＣＡ６〜ＣＡ
ｏ）は１６進ｏｏ〜７Ｆで表示し、上位６ビツト（ＣＡ
ｌ２〜ＣＡｔ　）は２進数ｏｏｏｏｏｏ〜１１１１１１
で表示している。

従来の方法によシドットパターンを格納した文字は、第
２図−に示すＣＡ　１２−７　Ｑの範囲の合計４０９６
文字に該当する。また、ＣＡｌ２　、１１　、１０がそ
れぞれｌ。

０．０の範囲の合計１０２４文字（斜線部分）が本実施
例によって新たに収容可能となるドツトパターンの領域
である。第３図に示す文字「あ」〜「＜」は、第２図の
コード表中のＣＡｌ２”：Ｏの範囲に格納される文字パ
ターンであり、また、文字「漢」および「字」は同図中
のＣＡｌ２　、１１　、１０がそれぞれ１，０．０の範
囲に格納される文字パターンである。

次に本発明によシ構成したキャラクタジェネレータのア
クセス方法を図面に基づいて説明する。

第３図は本発明によるキャラクタジェネレータを使用し
た出力装置における文字パターン発生部の一例を示した
ブロック図である。

制御部１は、キャラクタアドレスＣＡｌ２の出力を除け
ば、第１０図における制御部１と機能、動作ともに同一
である。また、アドレスレジスタ２、および行アドレス
カウンタ３は、それぞれ、第１０図におけるアドレスレ
ジスタ２、および行アドレスカウンタ３と機能、動作と
もに全く同じもので゛ある。

キャラクタアドレスＣＡｌ２およびＣＡＩＩ〜ＣＡｏは
それぞれ、第２図におけるＣＡｌ２およびＣＡ　１１〜
ＣＡＯに対応している。

制御部１は外部よシ指定される文字コードを変換し、対
応するキャラクタアドレスＣＡ　１２〜ＣＡ。

をアドレスレジスタ２に転送する。このときの行アドレ
スカウンタ３の動作は、既に説明した第１０図における
行アドレスカウンタの動作と全く同じである。

選択回路７ではアドレスレジスタ２よシ出力されるキャ
ラクタアドレスＣＡｌ２ビットが０か１かをまず判定す
る。ＣＡ１２＝Ｏであれば、キャラクタアドレスＣＡ　
１１〜ＣＡｏをそれぞれＲＯＭアドレスＡ１６〜５に対
応させて出力する。さらに、行アドレスＲＡ４〜ＲＡ、
を、それぞれＲＯＭアドアドレス−Ａｏに対応させて出
力する。ＲＯＭアドアドレス−ＡＯは、行アドレスカウ
ンタ３の歩進に伴って　　　　　　　　。

０００００（ｚ）〜１１０００（ｚ）までＭ回計数され
、Ｕビット×Ｕ回のＲＯＭ出力データによシ、１文字分
のドツトパターンが得られる。

第４図（ａ）は前記キャラクタアドレスＣＡ１２＝Ｏの
場合の、キャラクタアドレス、行アドレス、およびＲＯ
Ｍアドレスのビット対応を示したものである。また、第
４図（ｂ）は、キャラクタアドレスＣＡ１２＝１の場合
のキャラクタアドレス、行アドレス。

およびＲＯＭアドレスのビット対応を示している。

本実施例においては、第２図に示す■の領域の文字パタ
ーンは、実際のＲＯＭ上では、キャラクタアドレスＣＡ
１．〜１ｏがＯＯ＋２）の領域にある文字パターンの間
に格納されるものである。また、同様に、第２図の＠、
θ、■の領域は、それぞれ、キャラクタアドレスＣＡＩ
Ｉ　−１０が０１（２）　、　１０（２）　、　１１（
２）の領域にある文字パターンの間に格納される。また
、第２図に示す■、［相］、０．＠の領域は全てキャラ
クタアドレスＣＡＩＩ〜１ｏが０吹２）であるので、第
４図（ｂ）におけるＣＡ、、〜１０は必ず０吹２）とな
る。更に１第２図に示す■、＠、θ、Ｏのそれぞれの領
域の区別は、キャラクタアドレスＣＡ６〜５（■は＝２
）　Ｉ　Ｏは０１（２）　、θは１０（２）　、　＠１
ｄ１１（２）　）にて行なわれる。

第５図は、第４図（ａ）及び（ｂ）のビットパターンを
用いた場合の第３図における選択回路７の拳−構成例で
ある。同図かられかるように、選択回路７は簡単なマル
チプレクサ回路で実現することが可能である。マルチプ
レクサ回路の３ｅｌ線が０、つマシキャラクタアドレス
ＣＡ１２＝０のとき、マルチプレクサ回路のＡ個入力が
選択出力される。また、Ｓｅｌ線が１、つまシキャラク
タアドレスＣＡ　１２　””　１のとき、Ｂ個入力が選
択出力される。従って、キャラクタアドレスＣＡｌ２　
＝　Ｏのときは第４図（ａ）に示すビット変換が行われ
、またＣＡ１２＝１のときは第４図（ｂ）に示すビット
変換が行われる。尚、この場合、第３図の行アドレスカ
ウンタ３は歩進すれ、行アドレスＲＡ４〜ＲＡｏは００
０００（２）　〜１１０００（ｚ）まで討回計数される
。

第８図はキャラクタアドレスＣＡ１２＝１の場合にアク
セスされるＲＯＭアドレスの変化を示したものである。

行アドレスＲＡ４〜０が０００００（２）〜１１ｏｏＯ
ｔｓ）までＵ回計数されると、同図に示す■〜Ｏのアド
レスが順次アクセスされる。ここでアクセスされる、連
続した８アドレス×３ブロツクは第１図における文字「
漢」あるいは「字」のドラ１゜パターンが格納されてい
る領域に該当する。当尺８アドレス×３ブロックを組み
立てることにょ１第２図に示すキャラクタアドレスＣＡ
１２　＝　ｌの領土（１０２４文字分）の文字のドツト
パターンを読み１すことができる。

第６図はキャラクタアドレスＣＡ１２＝１の場合６ピツ
ト変換の他の構成例である。この構成例でれキャラクタ
アドレスＣＡ６〜５とＣＡ９〜７のビット刑位が入れ替
っている。すなわち、前述した■、Ｑθ、■のそれぞれ
の領域を区別するためのキャラクタアドレスＣＡ６〜５
を、キャラクタアドレスＣＡｌ１〜ＩＯと対応するＲＯ
Ｍアドレスの上位２ビシトＡ１６〜１５に割シ付けてい
る。

キャラクタアドレスＣＡ１２＝１の場合のビット濱換を
第６図の通り行うと、選択回路７を構成すＺマルチプレ
クサ回路は第７図に示す如く構成される。同図かられか
るように、第４図（ａ）に示すキャラクタアドレスＣＡ
１２＝Ｏの場合のキャラクタアドレスＣＡ９〜７を直接
ＲＯＭチップ１〜３のアドレス入力とすることができる
。従って、例えば４ビ虻　　ット入力のマルチプレクサ
を用いた場合、第５図）、　　の構成ではマルチプレク
サ回路の入力本数が１４本受　　なので、４つのマルチ
プレクサが必要となるのに５　　対し、第７図の構成で
はマルチプレクサ回路の入力本数は１１本なので３つの
マルチプレクサを用い）　　ればよい。従って、第６図
のビット変換を用いれヒ　　ば、マルチプレクサの素子
数を減らすことができＩ　　　る。

〉、（発明の効果）以上、詳細に説明したように本発明によれば、従来未使
用領域上無駄となっていたマスクＲＯＭ゛　のアドレス
領域に、文字ドツトパターンを分割し゛格納することが
可能となる。これによ！Ｄ、ＲＯＭのアドレス領域の利
用率が向上し、同一数のＲＯＭチップを使用した場合で
も、収容文字数を増加させることができる。

冴×スドット構成の文字パターンを前記実施例の如（Ｒ
ＯＭ３チツプに格納した場合についてみると、従来では
最大４０９６文字の収容が可能であつたものが、１０２
４文字多い５１２０文字まで収容可能となシ、装置の小
型化、低価格化にも寄与することができる。

また、アクセス方法も、従来の回路に簡単なマルチプレ
クサ回路を追加するだけで済み、高速アクセスを必要と
するＣＲＴディスプレイ等の装置にも適用することが可
能である。

【図面の簡単な説明】

第１図は本発明によるキャラクタジェネレータの一実施
例を示す図、第２図は第１図に示すキャラクタジェネレ
ータの収容文字を表わすコードを示す図、第３図は第」
図に示すキャラクタジェネレータを使用したドツトパタ
ーン発生部の一構成例を示す図、第４図は第３図に示す
選択回路７の動作を示すアドレス対応の関係を示す図、
第５図は選択回路の一構成例を示す図、第６図は選択回
路７の他の動作を示すアドレス対応の関係を示す図、第
７図は選択回路７の他の構成例を示す図、第８図はＲＯ
Ｍアクセス時のＲＯＭアドレスとデータの対応関係を示
すＲＯＭアドレス図、第９図は従来のキャラクタジェネ
レータの一構成例を示す図、及び第１０図は第９図に示
すキャラクタジェネレータを使用したドツトパターン発
生部のブロック図である。１・・・制御部、２・・・アドレスレジスタ、３・・・
行アドレスカウンタ、４・・・ＲＯＭチップ１．５・・
・ＲＯＭチップ２．６・・・ＲＯＭチップ３．７・・・
選択回路。

Claims

【特許請求の範囲】ドットを単位として文字、記号および漢字を含むこれら
の図形パターンを格納するキャラクタジェネレータにお
いて、１図形文字のドットパターンが連続して格納された第１
のブロックと、該第１のブロック間に設けられたブロッ
クであり、１図形文字のドットパターンが複数に分割さ
れて格納された第２のブロックとを有し、該第２のブロ
ックの中で連続する複数のブロックを結合して１図形文
字のドットパターンを格納することを特徴とするキャラ
クタジェネレータ。