JPS6235679B2 - - Google Patents

Description

【発明の詳細な説明】

産業上の利用分野 本発明は、図形情報記憶及び表示装置に関する
ものである。 従来技術及び問題点 図形データ、例えば線図、曲線、図面などの形
をした情報の表示及び処理は、部分的にはデータ
演算処理システムの取扱いをより簡単にするため
に、又部分的には比較的安価な装置が使用できる
故に、ますます重要になつてきている。しかしな
がら、図形イメージを記憶するのに非常に大きな
記憶容量を必要とするために、可能な用途はまだ
限られている。 図形表示は、それぞれピクチヤー・フイールド
（例えばスクリーン）の一点に対応し、特定のグ
レー値又は特定の色を表わす数値をマトリツクス
形に配列することによつて行なうことができる。
説明を理解しやすくするため、以下では白黒の
「カラー」のみからなり、０と１の２進デイジツ
トで表わされる。いわゆるデジタル画像について
考察する。例えば、データ表示装置のスクリーン
上での典型的な表示は、かかる白黒の画素を1024
×1024個含んでおり、それを記憶するには、１メ
ガビツトの容量をもつデジタル記憶装置が必要で
ある。 この記憶装置は、容量が大きいにもかかわらず
アクセス時間はみじかくなければならない。すな
わち一方では、図形データの操作、例えば像の回
転ないし像のスケールの変更に記憶装置への多数
回のアクセスが必要であり、又他方では、いわゆ
るラスター表示装置を使用する場合、スクリーン
を再生するため個々の記憶セルを定期的に読出さ
ねばならない。 記憶装置へのアクセスに対するもう一つの制限
条件は、異なる特性をもつ諸装置を接続する必要
があることである。一例を挙げると、例えば筆写
原稿などのオリジナルを走査することによつてデ
ジタル・イメージ情報を生成することができる。
その場合、スクリーンを再生する際のようにメモ
リを行毎に順次アドレスする。コンピユータが記
憶装置へのアクセスを要求する場合にも同じこと
があてはまる。しかしながら、走査による代り
に、例えば直線、円などの図形の個別エレメント
を点によつて生成し、これらのパターンを記憶装
置中で当接の点アドレスを与えて１ビツトずつに
組立てる。いわゆるベクトル発生装置でも図形表
示を生成することができる。イメージの生成速度
は非常に大きく、そのため記憶装置中のアクセス
速度に対する要求は高くなる。 経済的な理由から、イメージ記憶用記憶装置を
実現するのに、通常のワード編成ないしビツト編
成によるデジタル記憶装置を用いることが必要と
なつてきた。データブロツク読出しの際の有効ア
クセス時間を減らすには、ヴアン・ヴオーリス及
びモリンの論文「イメージ処理のためのメモリ・
システム」、“IEEEコンピユータ紀要”第Ｃ−27
巻、1979年２月、p.113〜125から、イメージ記憶
装置を数個のモジユールから組立て、その上にデ
ータ・ブロツクをうまく分配して、多数のデジタ
ル・ワードを含む１ブロツク全体を記憶装置への
一回のアクセスによつて読出せるようにすること
が知られる。しかしながら、データ・ブロツクの
個別エレメントを分配し、書込み及び読出しの際
の記憶アドレスを生成する方法は、より複雑な構
造を必要とする。 問題点を解決するための手段 従つて、様々な書式をもつ原稿のデータを入力
し、修正し読出すことができ、又余り複雑でない
記憶装置であるにもかかわらず迅速に記憶及び検
索が可能な、図形情報を記憶し表示するための装
置を提供することが、本発明の目的である。 ここに提供する装置の基本的要素は、ベクトル
発生装置からのブロツクの形のデータを、走査線
方向の行として与えられる他のソース（信号源）
からのデータと同様に受取る記憶ユニツトであ
る。記憶されたデータは、又ラスター表示装置に
行として与えられる。記憶ユニツト中の個々の記
憶モジユールをアドレス指定するため、簡単な構
造をもち、且つプログラム・サポートなしでブロ
ツク及び行の記憶ならびに記憶行の検索が可能な
特別のアドレス変換回路を使用する。 高速動作ベクトル発生装置と記憶ユニツトの間
の高速調節は、記憶ユニツトへのアクセス頻度を
最大限８分の１に減らすことのできる、バツフア
記憶機構によつて実現される。 本発明は、比較的安価で、大量の情報を表示で
き、部分的消去ならびにカラー及び白黒の表示が
可能であり、ベクトル・データと一諸に文字を提
示できる。通常の（テレビジヨン型）ラスター表
示装置で使用できる。 本発明ではラスタ走査型表示装置で表示するイ
メージ・フイールドを行列状の複数個のイメー
ジ・ブロツクに分け、各イメージ・ブロツクを走
査線方向の複数ドツトを含む複数個のエレメント
に分けてイメージ・フイールドを記憶及び表示す
る。 本発明は次の装置を有する。 イメージ・ブロツクを受けとりこのイメージ・
ブロツクの複数個のエレメントを一時記憶する循
環型シフト・レジスタを有しイメージ・ブロツク
の上記イメージ・フイールド内の位置を表わす情
報を解読してこのシフト・レジスタ内のエレメン
トをシフトするデータ準備装置。 エレメント毎のアドレスを有し別個にアクセス
され且つ同じアドレス構成の複数個の順番に配列
された記憶モジユール。 上記位置を表わす情報を解読し、１つのイメー
ジ・ブロツク内の複数個のエレメントの夫々に対
して上記順番に配列された各モジユール内のアド
レスを１つづつ割当て但しこれら各モジユールの
アドレスを互いに異なるアドレスにして割当て、
そしてイメージ・フイールド内で走査線方向に隣
接するイメージ・ブロツクのうちの同一走査線に
属するエレメントに対して隣接するモジユールの
同じアドレスを割当て、上記アドレスを用いてイ
メージ・ブロツクを書込み及び読出す制御装置。 実施例 第１図は図形情報記憶及び表示装置の個々の構
成要素を概略的に示したものである。 これは、（接続されたコンピユータ７から命令
を受取る）ベクトル発生装置１、ブロツク発生装
置４、記憶ユニツト１０、スクリーン制御装置２
２、及びラスター・スクリーンを有する表示装置
２３からなつている。 表示しようとする情報、例えばベクトル矢印２
は、様々なデータ・ソースから、すなわちベクト
ル発生装置１又は例えば走査装置によつてその矢
印が入力されているコンピユータ７のどちらかか
ら出たものとすることができる。伝送用の場合、
コンピユータは、ベクトル発生装置１中の中間レ
ジスタ８を使用する。これらの情報ソースが記憶
ユニツト１０に接談され、そこは情報がデジタル
化された形で記憶される。テレビジヨンの場合の
ようにラスター原理によつて作動する表示装置２
３のスクリーン上に表示するには、デジタル化さ
れた形で記憶された情報が検索されて、スクリー
ン制御装置２２中に読込まれ、そこで当該のスク
リーン制御信号（例えばブラウン管に対する電
圧）に変換される。ベクトル発生装置１は、コン
ピユータからの入力として、例えばベクトル２の
開始アドレス及び終了アドレスを受取る。ベクト
ル２を構成している個々の点のアドレスをそれか
ら非常に急速に連続して生成し、そのため同じく
急速で連続的な記憶装置へのアクセスが必要とな
る。このようなアルゴリズムの一例は、J.Eブレ
ーゼンハムの発表論文「デジタル・プロツタのコ
ンピユータ制御用アルゴリズム」“IBMシステム
ズ・ジヤーナル”第４巻第１号、1965年に記述さ
れている。コンピユータは、記憶ユニツト１０に
連続的に記憶された横列の形で図形情報を与え
る。どちらの場合にもイメージ点のアドレス
（ｘ，ｙ座標）が、ベクトル発生装置のデータ出
力レジスタ８に与えられる。 ベクトル発生装置に対する急速なアクセス・シ
ーケンスを減らすため、本発明では該発生装置と
記憶ユニツト１０の間に、制御装置CTL５の他
に２個のバツフア記憶装置６ａ及び６ｂを含む、
ブロツク発生装置４を用意することを提案する。
このブロツク発生装置は、ベクトル発生装置から
与えられる多数のアドレス（画素）を集め、次に
それらを一回のアクセスで記憶装置に再送出す
る。 ２つのバツフア記憶装置のアクセス時間は、ベ
クトル発生装置１がベクトル点を発生する速度と
一致するように選択される。ベクトル発生装置１
（従つて表示装置２３）のイメージ・フイールド
を、第１図のブロツク１中に概略的に示してある
が、これは例えば1024×1024個の点を含むもので
ある。この全体のフイールドが、イメージ・フイ
ールド中のデカルト座標ｘ，ｙによつて特徴付け
られる８×８ビツトの各矩形イメージ・ブロツク
に分割されている。新しく発生されたベクトル点
が未処理の新しいブロツクに属するものである
と、そのとき空いているバツフア記憶装置６ａ又
は６ｂが選択され、バツフア記憶装置中にこのブ
ロツクのイメージが記憶される。後から発生され
たベクトル点がこのブロツクの外に出た場合、ブ
ロツク発生装置４のもう１つのバツフア記憶装置
へのつめ込みが始まり、既につめ込みの終えたバ
ツフア記憶装置の内容は、一回のアクセスで記憶
ユニツト１０に転送される。バツフア記憶装置の
内容の転送は、ブロツク内でベクトルの最終点に
到達した場合にも、記憶装置に転送される。 第１図は、ベクトル発生装置１が、イメージ・
フイールドの左下隅から始まるブロツク３ａ及び
３ｂに各点を連続的に発生する場合を示したもの
である。この場合、バツフア記憶装置６ａに、ま
ずブロツク３ａ中で発生されたベクトル点がつめ
込まれ、そしてこのつめ込まれた内容は、最初の
点がブロツク３ｂ中に発生される時に、記憶ユニ
ツトに転送される。この最初の点及び後続の各点
は、バツフア記憶装置６ｂが一杯になる迄つめ込
まれ、そしてこの間に空になつたバツフア記憶装
置６ａへのつめ込みが再び行なわれる。 このようにして、ベクトル発生装置１から記憶
ユニツト１０へのアクセスの頻度が減少する。減
少の程度は、１つのブロツク内にどれだけ多くの
ベクトル点があるかに依存しており、ブロツクを
最大充填する場合、1/8にもなることがある。典
型的な場合の減少率は、1/5〜1/6である。 この実施例では、各バツフア記憶装置は、容量
が８×１バイトである。すなわちイメージ点のデ
カルト座標ｘ，ｙは、1024×1024ビツトのイメー
ジ・フイールドでは10ビツトからなる。バツフア
記憶装置について述べると、ｙアドレスの低位３
ビツトがバツフア中のバイト位置を決定し、ｘア
ドレスの低位３ビツトがそのバイト中の当該ビツ
トを決定する。ｘ，ｙの両アドレスの残りの７ビ
ツトは、アドレス・レジスタ中に保持され、後に
バツフア内容全体が記憶されるべき記憶ユニツト
の部分を決定する。 ブロツク発生装置４と記憶ユニツト１０の間の
母線９は、幅が64論理ビツトである（物理的回線
幅がより小さい場合、いくつかの転送プロセスが
順次実施される）。コンピユータは、32論理ビツ
トの幅しか必要としない。ベクトル発生装置１の
中間レジスタ８は、又ブロツク発生装置４を回避
する32ビツト幅の母線９ａを介して記憶ユニツト
１０に選択的に接続することができる。 記憶ユニツト１０は、１つの記憶サイクルでブ
ロツク発生装置４からの64ビツトのブロツク全体
を、又はコンピユータからの32ビツトのブロツク
を記憶することができなければならない。その上
表示装置の各横列をリフレツシユするため、記憶
装置へのアクセス１回当り64ビツトのスクリーン
制御装置２２に供給されなければならない（ラス
ター走査型のイメージ表示装置の横列は、1024ビ
ツトを含み、各々64ビツトずつの16個のブロツク
に分割されている）。 この厳格な要求を充たすため、記憶ユニツト
は、各バツフア記憶装置について一回のアクセス
で済むように、イメージ・ブロツクをバツフア記
憶装置１６ａ，１６ｂに亘つて分配することがで
きる特別のアドレス変換法を実現する。次に、こ
のいわゆる２次元アドレス指定について詳しく説
明する。 記憶ユニツト１０の各構成要素は、データ準備
装置１１、記憶装置用データ入力レジスタDI
REG１２、データ修正装置１３、各々制御装置
１５ａ，１５ｂ及び数個の記憶モジユール１６
ａ，１６ｂを備えた２個の記憶セグメント１４
ａ，１４ｂ、ならびにデータ出力レジスタDO
REG１７である。母線１８が、データ出力レジ
スタの出力部をデータ修正装置１３及びデータ準
備装置１１に接続している。 データ準備装置１１（PPEP）は、並列制御の
下で作動する数個の（例えば８個の）シフト・レ
ジスタからなつている。各シフト・レジスタは、
直列的に（データがシフト・レジスタの一端から
入力され、そこを通過して他端から取出される）
作動することもでき、又データの循環を伴なう環
状シフト・レジスタとして作動することもでき
る。この具体形では、各々の容量が８ビツトのシ
フト・レジスタ８個を示してある。各シフト・レ
ジスタは、並列的にロードできる。 データ準備装置は、以下の３つのモードで作動
する。 １ データ入力：ブロツク発生装置のデータ・ブ
ロツク（８×８ビツト）又は接続可能な他の装
置の32ビツトのセツトが、シフト・レジスタ中
に記憶される。 ２ データ位置合わせ：全てのデータがシフト・
レジスタ中に記憶された後、２次元アドレス指
定のため特別のやり方でそれらを位置合せしな
ければならない。この記憶の際の及び逆の順序
による検索の際の位置合せが実現されるのは、
データ準備装置のシフト・レジスタが循環式に
接続されている場合である。更に詳しいこと
は、後で述べる（第８図）。 ３ データ出力：検索及び位置合せの後、データ
は各ユーザに転送される。例えば、制御装置２
２は、イメージのリフレツシユに必要な64ビツ
トを、１６ビツトずつのデータを４回受け取
る。 データ入力レジスタ１２は、データ出力レジス
タ１７と同じく64ビツトの幅である。 データ入力レジスタに接続されているデータ修
正回路１３（MOD）は、データを記憶装置に記
憶する前にその変更又は補充を行なう。一例を挙
げると、データ入力レジスタ（DI REG）１２か
ら装置１３に到着した新データによつて、そこに
既存のデータを完全に又は部分的に重ね書きし、
回線１８を介して記憶装置から読出すことができ
る。同様に、装置１３中の予め定めたデータを消
去することができる。対応する制御命令は、１９
を介して送られる。 実際の記憶ブロツクは、２つのセグメント１４
ａ及び１４ｂからなつており、各セグメントは本
実施例では各々８個の記憶モジユール１６ａ，１
６ｂを含んでいる。これら２つのセグメントは、
インターリーブ・モードで作動することができ
る。両セグメントの対応するカードの入力及び出
力が相互接続されている。 次に、第２Ａ図を参照しながら、２次元アドレ
ス指定の原理について詳しく考察する。このアド
レス指定方法の目的は、データ・ブロツク、例え
ば発生装置４の８×８ビツトのブロツクの個別の
ブロツク・エレメントを、どのモジユールも複数
のブロツク・エレメントを含むことがないよう
に、そしてあるブロツクの全てのエレメントが全
ての記憶モジユールへの同時アクセスによつて一
サイクルで読出せるように、記憶セグメント１４
ａ，１４ｂの個別にアドレス可能な各モジユール
に亘つて分配することである。 記憶装置の各セグメント１４ａ若しくは１４ｂ
は、Ｍ０…Ｍ７で示す、アクセス幅が各々８ビツ
ト（１バイト）の記憶モジユール（例えば個別ア
ドレスが可能なカード）８個からなつている。 以下の例では、イメージ・フイールド中に互い
に横に並べて配列された、各々８×８ビツトの８
つのブロツクＢ０…Ｂ７の記憶について考察す
る。 ここで選択したアドレス変換用アルゴリズムに
よれば、ブロツクＢ０の最初の８ビツトＢ００が
セグメントのモジユールＭのアドレスＮに記憶さ
れ、第２の８ビツト（ブロツクＢ０の２行目）が
モジユール（Ｍ＋１）モジユーロ８のアドレス
（Ｎ＋８）に記憶され、第３のビツトがモジユー
ル（Ｍ＋２）モジユーロ８のアドレス（Ｎ＋16）
に記憶され、以下同様である。第２Ａ図によれ
ば、最初のブロツクＢ０の各エレメント（バイ
ト）が記憶セグメントの各モジユールに亘つて分
配されて、階段状パターンを形成する。 ブロツクＢ０に隣接する次のブロツクＢ１が、
続いて同様のやり方で処理される。すなわちその
最初のバイトがモジユール（Ｍ＋１）モジユーロ
８のアドレスＮにセツトされ、第２のバイトがモ
ジユール（Ｍ＋２）モジユーロ８のアドレス（Ｎ
＋８）にセツトされ、以下同様である。残りのブ
ロツクＢ２〜Ｂ８も同様のやり方で分割されて、
各種記憶モジユール中に書込まれる。 第２Ａ図及び第２Ｂ図は、２つの異なる時間に
記憶セグメント１４Ａの記憶モジユールＭ０〜Ｍ
７にデータがつめ込まれることを示す。第２Ａ図
ではブロツクＢ０が記憶されそしてこれの個々の
エレメント（バイト）Ｂ００〜Ｂ０７は、記憶セ
グメント中にアドレスＮから階段状に配列されて
いる。かくして、このブロツクを一回の記憶装置
へのアクセスで書込みそして読出すことができ
る。 １つの64ビツト横列に属するイメージ・フイー
ルドの全てのブロツクＢ０〜Ｂ７を記憶した後の
モジユールが第２Ｂ図に示してある。この図は、
この方法で全てのブロツクの最初のバイト、すな
わちＢ００，Ｂ１０…Ｂ７０が、各モジユールの
アドレスＮにあり、従つて１つの連続する記憶行
を形成することを示している。この行は、一回の
記憶装置へのアクセスでデータ出力レジスタ中に
移されることができ、その後リフレツシユのため
に表示装置に転送されることができる。 連続する記憶行は、又同じアドレスＮをもつ全
ての記憶モジユールをアドレス指定することによ
つても記憶されることができる。 この方法は、一回の記憶サイクルでブロツク単
位ならびに行単位で記憶装置に書込み又は読取る
ことができる。ブロツク処理に必要な個々のブロ
ツク・バイトのシフトは、先に指摘したように、
データ準備装置１１の循環的に作動するシフト・
レジスタで行なわれる。上記の説明から、「２次
元アドレス指定」の語の意味も説明される。すな
わちあるブロツクのデータ・エレメントの夫々
が、異なる記憶モジユール上に（第１次元）異な
るアドレスに（第２次元）記憶される。 アドレス変換の詳細について次に説明する。こ
こで考慮するシステムは、総記憶容量が１メガビ
ツトの記憶装置を有し、そしてこれは２つの記憶
セグメント１４ａ及び１４ｂに分けられており、
そして各記憶セグメントは、夫々が8Kバイト
（8K×１バイト）の８つの記憶モジユール１６
ａ，１６ｂからなる。２つの等しいセグメント１
４ａ及び１４ｂに区分されている。 この記憶装置をアドレスするために、15アドレ
ス・ビツトを使用する。従つて記憶装置中のアド
レス指定可能な最小単位は、32バイトのデータ・
エレメントである。アドレス・ビツト１３は、２
つのセグメント１４ａ，１４ｂの一方を選択する
のに用いられる。 アドレスは、記憶ユニツトに接続された以下の
各装置から供給される（第３図）。 １ ブロツク発生装置から。これはイメージ・フ
イールドの各々８×８ビツトの16Kブロツクに
応じた14ビツト・アドレス（スクリーンの２つ
の座標方向についてそれぞれＸ０〜Ｘ６の７ビ
ツト及びＹ０〜Ｙ６の７ビツトの）を供給す
る。アドレス・ビツトを、Ａ０〜Ａ１２，Ａ１
４で示す。 ２ スクリーン制御装置から。これも又、14ビツ
トのアドレスを供給し、このうち４ビツト（Ｘ
ビツト）は、スクリーンの１行（統計1024ビツ
ト）を構成する16個の64ビツト・エレメントを
指す。残りの10ビツトは、スクリーン上の行番
号を示す。 ３ コンピユータから。これは、32ビツトの各ブ
ロツクを記憶ニツトに供給し、そして15ビツト
のアドレスを発生し、そして、この場合も４ビ
ツトがｘ座標に関するものである。 各種アドレス・ソースから供給されたアドレス
ｘ，ｙの記憶アドレスＡ０〜Ａ１２，Ａ１４への
変換が第３図に示してある。ブロツク３１は、ス
クリーン制御装置から供給されたアドレス・フオ
ーマツトを表わし、ブロツク３２はコンピユータ
のアドレス・フオーマツトを表わし、ブロツク３
３はブロツク発生装置のアドレス・フオーマツト
を表わしている。どの場合にも、ビツトＸ３が記
憶セグメントを選択するのに使用される。ビツト
DUは無意味である。ブロツク３４は、記憶ユニ
ツト１０で使用されるアドレスのフオーマツトを
表わす。 アドレスAiが、各記憶セグメント１４ａ，１
４ｂの記憶アドレス・レジスタ中に記憶される。
ただし、もう一度アドレス変換せずにこの形のま
までは、記憶モジユールをアドレス指定するのに
使用できない。このアドレス変換のため、各記憶
モジユールの選択信号及び各モジユール内のアド
レスが、記憶アドレス・レジスタのアドレス・ビ
ツトから発生される。各モジユール内のこれらの
アドレスのビツトは（各モジユール毎の8Kバイ
トに対応して）SAR１〜SAR１３とマークされ
る。これらは、次のようにして発生される。すな
わち、アドレスのビツトＡ０〜Ａ６及びＡ１０，
Ａ１１，Ａ１２からモジユール・アドレスSAR
１〜SAR４及びSAR８〜SAR１３が作られる。
欠けているモジユール・アドレスSAR５，SAR
６，SAR７は、アドレスを供給したソースの種
類に応じてアドレスのビツトＡ７，Ａ８，Ａ９及
びＡ１４から算出される。異なる３つのケースが
ある。 ケース１：スクリーン制御装置からアクセス要求
が出た場合、選択されたセグメントの８つの
モジユール全てが、「モジユール選択」信号
CSによつて附勢され、各記憶モジユールは
全て同じアドレスを指定される。このとき、
アドレスのビツト値Ａ７，Ａ８及びＡ９は、
モジユール・アドレスSAR５，SAR６，
SAR７に直接対応する。ビツトＡ１４は無
視される。 ケース２：コンピユータからアクセス要求があつ
た場合、すなわち32ビツトのデータ・セツト
を記憶すべき場合、あるセグメントの４個の
記憶モジユールのみが選択される。この４個
のモジユールのうちどれが選択されるかは、
ビツトＡ７，Ａ８，Ａ９及びＡ１４によつて
決まる。アドレスのビツトＡ１４及びＡ７が
「非他的論理和」され、ビツトＡ８及びＡ９
と共に、以下の相互関係を表わす。

【表】 ケース３：ブロツク発生装置からアクセス要求が
出た場合、先に説明した２次元アドレス指定
方式に従つてアドレスが変換される。あるブ
ロツクを記憶するのに、セグメントの８個の
モジユール全てが選択されるが、各モジユー
ルは、異なるアドレス・ビツトSAR５〜
SAR７をアドレス指定される。 要求される組合せを、第５Ａ図に示す。この図
表については、後で詳しく説明する。これは組合
せて以下のアルゴリズムにすることができる。 あるセグメントの８個のモジユールの各々が、
連関する２進アドレスＫ０，Ｋ１，Ｋ２をもつ場
合、次の３つの２進数の２進加法によつて、モジ
ユール・アドレスSAR５，SAR６，SAR７が得
られる。

【表】 例えばモジユール５（Ｋ０＝１，Ｋ１＝０，Ｋ
２＝１）に対するモジユール・アドレスが必要な
場合かつ、アドレス・ビツトがＡ７，Ａ８，Ａ９
が０，１，１であれば、計算は次のようになる。 従つて、モジユール５に対するバイト・アドレ
スは、SAR５＝０，SAR６＝１，SAR７＝０と
なる。 10デイジツトのSARアドレスにおけるSAR７
の値は2³であるので、ブロツクのバイトが８アド
レスの距離を置いて隣接カード上に記憶される。 ブロツクのバイト１０を、そのモジユール上に
記憶するとする。それに対しては、次の関係が適
用される。すなわち、Ｋ０，Ｋ１，Ｋ２＝Ａ７，
Ａ８，Ａ９。このためには、データをまずデータ
準備装置中で位置合せしなければならない。 先に説明した全てのアドレス変換は単一の回路
中で実施されるが、そのブロツク回路図を第４図
に示してある。変換回路４０全体は、レジスタ４
１及び２個の論理回路４２，４３からなつてい
る。レジスタ４１は、記憶アドレスのビツトＡ０
〜Ａ６及びＡ１０〜Ａ１２を記憶し、全記憶サイ
クルに渉つてそれらを使用可能な状態に保つ、こ
れらのビツトは、8Kモジユール内のバイト・ア
ドレスのビツトSAR１〜SAR４及びSAR８〜
SAR１３に対応している（第４図を参照のこ
と）。論理回路４２は、アドレス・ビツトＡ７〜
Ａ９及び２つの制御信号Ｓ１，Ｓ２を使用するア
ドレス・ソースの函数として種々なモジユールの
ためのバイト・アドレスの残りのビツトSAR
５，SAR６，SAR７を発生する。入力Ｓ１，Ｓ
２の内容は、アドレス・ソースをコード化された
形で示す。 アクセス要求の出所 S1 S2 制御装置 １ （意味なし） コンピユータ ０ １ ブロツク発生装置 ０ ０ 論理回路４３は、入力信号Ａ７〜Ａ９，Ｓ１，
Ｓ２並びにアドレス・ビツトＡ１４及び適当なク
ロツク信号から各モジユールに対する選択信号を
発生する。８個のモジユールに対応して、８種の
選択信号CS０〜CS７が発生される。 アドレスSARのバイト部分の実際の変換は、
回路４２で行なわれる。他のアドレス・ビツトの
場合とは異なり、ビツトSAR５，SAR６及び
SAR７はセグメントの全てのモジユールに並列
的に印加されない。その代り、それらは作動中の
アドレス・ソースの種類に応じて以下のように発
生され分配される。 アドレス・ビツトSAR７，２０は、ビツト
SAR７０及びSAR７１として２回発生される。
前者のSAR７０は、モジユール０，２，４，６
に印加され、ビツト７１はモジユール１，３，
５，７に印加される。 アドレス・ビツトSAR６は４回発生され、以
下のように各モジユール上に分配される。 SAR６０、モジユール0.4に対して SAR６１、モジユール1.5に対して SAR６２、モジユール2.6に対して SAR６３、モジユール3.7に対して アドレス・ビツトSAR５，２０は、８回発生
され、それぞれ以下のモジユールに対して分配さ
れる。 SAR５０、モジユール０に対して SAR５１、モジユール１に対して SAR５２、モジユール２に対して SAR５３、モジユール３に対して SAR５４、モジユール４に対して SAR５５、モジユール５に対して SAR５６、モジユール６に対して SAR５７、モジユール７に対して 出力線SAR５，６，７は、以下のアルゴリズ
ムに従つて付勢される。 ケース１：スクリーン制御装置からのアクセス要
求（Ｓ１＝１） この場合、セグメントの８個のモジユールが全
て動作され、これらの各モジユールが同じアドレ
スを受取る。回路４３の８個の出力信号CSが全
て能動状態となり、回路４２は、アドレス・ビツ
トＡ７，Ａ８，Ａ９を変更を加えず出力線SAR
５，SAR６，SAR７に送る。 次のことが適用される。 Ａ９＝SAR７０，７１ Ａ８＝SAR６０，６１，６２，６３ Ａ７＝SAR５０，５１，５２，５３，５４、 ５５，５６，５７ 従つて入力ビツトＡ１４は考慮されないままで
ある。 ケース２：コンピユータからのアクセス要求（Ｓ
１＝０，Ｓ２＝１） この場合は、32ビツト・セツトが転送される。
回路４３が第１表のアルゴリズムに従つてセグメ
ントの８個のモジユールのうち４個からなるグル
ープを選択する。回路４２は、ケース１と同様の
やり方でアドレス・ビツトＡ７，Ａ８，Ａ９を生
じる。 ケース３：ブロツク発生装置からのアクセス要求
（Ｓ１＝０，Ｓ２＝０） この場合、選択されたセグメントの全てのモジ
ユールが能動化される。回路４３の全ての出力信
号が印加される。ただし、この場合、回路４２は
各モジユールに対し異なるアドレスを与える。こ
れらのアドレスは、第５Ａ図にまとめて示してあ
る。 第５Ａ図で、３つのアドレス・ビツトＡ７〜Ａ
９の組合わせを８行で示す。これらの各入力アド
レス毎に回路４２はモジユール０〜７の各々につ
いてやはり３ビツトからなるモジユール・アドレ
スを２次元アドレス指定で発生する。これらのア
ドレスは、第５Ａ図のセクシヨンに示す。 第５Ａ図の全てのモジユール・アドレスの全体
は、ある種の対称性を示しており、これを利用し
てアドレス変換回路４２を単純化することができ
る。全てのモジユールについて、同じ配列の全て
のアドレス・ビツトSARをグループにまとめる
と、これらの対称性はより明白になる。このグル
ープ分けを第５Ｂ図に示す。第５Ｂ図のブロツク
５１は、全てのモジユール・アドレスのビツト
SAR５を含み、ブロツク５２は全てのモジユー
ル・アドレスのビツトSAR６を含み、ブロツク
５３は全てのモジユール・アドレスのビツト
SAR７を含んでいる。すなわちブロツク５１の
第１行の第１のビツトはビツトＡ７〜Ａ９が値00
の場合にモジユール０に印加されるアドレスの高
次ビツトSAR５に対応し、ブロツク５２の最終
行の最後のビツトは、ビツトＡ７〜Ａ９の値が
111の場合にモジユール７に印加されるアドレス
の中央ビツトSAR６に対応し以下同様である。 ブロツク５１は、４つの象限の間で対称性を示
している。１つのコーナーに接する２つの象限の
各ビツトは、等しく、それらは他の２つの象限の
ビツトの補数である。従つてブロツク５１に基づ
くビツト・パターンを得るには、入力ビツトAi
から論理回路を介して１つの象限のみを発生させ
ればよい。他の各象限中のビツト値は、それから
直接に又は補数の形成によつて導くことができ
る。 ブロツク５２は、同様にして、左上コーナーの
２×２個の部分ブロツクの補数を形成し又はシフ
トさせることによつて形成される。ブロツク５３
は、第１行の第１エレメントの補数を形成し又は
シフトによつて形成される。ただし、これらのブ
ロツクを、これと等価な下記のようなやり方で組
立てることも可能である。 ブロツク５２において、列番号２は列０の補数
を形成することにより、列４は列２の補数形成に
より、列６は列４の補数として形成することがで
きる。同様にして、列３は列１の補数として、列
５は列３の補数として又列７は列１の補数として
形成することができる。更に、ブロツク５２の上
半部はその下半部と等しい。 ブロツク５３においては、各列は互いの補数形
成によつて得られる。例えば例１と例０の補数形
成によつて形生することができる。又、行方向で
見ると各行は先行の行の補数である。 第６図は、入力信号Ａ７，Ａ８，Ａ９，Ｓ１，
Ｓ２からモジユール・アドレスSARiを発生する
ための回路を示す。この実施例では、回路は否定
論理で働らく。すなわち上昇レベル（Ｈ＝上昇レ
ベル）が入力信号の論理値０に対応し、降下レベ
ル（Ｌ＝降下レベル）が論理値１に対応する。 回路の出力部において、発生されたモジユー
ル・アドレスの各々の等次のビツトSARが３つ
のレジスタ・グループＲ１，Ｒ２，Ｒ３に分けら
れる。グループＲ１の２つのレジスタの出力信号
SAR７０，７１は、第５ｂ図のブロツク５３に
グループ分けされたモジユール・アドレス・ビツ
トSAR７に対応し、４つののレジスタＲ２の出
力信号SAR６０〜６３は、ブロツク５２のビツ
トSAR６に対応し、Ｒ３の８つのレジスタの出
力信号SAR５０〜５７は、ブロツク５１の値
SAR５に対応する。 レジスタ６１６の出力信号は、以下のアドレス
信号に対応する。 Ｒ１ レジスタ６１６ａ SAR７０ ６１６ｂ SAR７１ Ｒ２ レジスタ６１６ｃ SAR６０ ６１６ｄ SAR６１ ６１６ｅ SAR６２ ６１６ｆ SAR６３ Ｒ３ レジスタ６１６ｇ SAR５０ ６１６ｈ SAR５１ ６１６ｉ SAR５２ ６１６ｊ SAR５３ ６１６ｋ SAR５４ ６１６ｌ SAR５５ ６１６ｍ SAR５６ ６１６ｎ SAR５７ 第６図に基づくアドレス変換回路４２の簡単な
構造は、上記した各ビツト・グループ内の対称性
から得られたものである。第５Ａ図の部分ブロツ
クの列内で、同じ出力ビツトに導く全てのビツト
構成Ａ７〜Ａ９ができる限り、グループにまとめ
られており、表中の残りの値は、それから補数の
形成によつて生ぜられる。 第６図に基づくアドレス変換回路は、例えばイ
ンバータ、NORゲート、デコーダ６０３及びい
くつかのクロツク制御式ラツチ６１６など通常の
構成要素からできている。 レジスタ・ステージ６１６は、テキサス・イン
ストルメンツ社のSN74 298型式のクロツク制御
式ラツチである。クロツク・パルス（回線６２
０）が印加されると、これらのラツチはWS「ワ
ード選択」のレベルに応じて、その入力線１上又
は入力線２上で情報を引継ぐ、接続線「ワード選
択」は、第６図の回路では線６１９，６２１又は
６２２に接続されているが、それがレベルＬであ
る場合、回１上の入力信号が引継がれる。それが
レベルＨを示す場合、入力線２上の情報がラツチ
される。 デコーダ６０３は、例えばテキサス・インスト
ルメンツ社の型式SN 71 139の２−４デコーダで
ある。このデコーダは、２つの入力信号が印加さ
れる時に４つの出力信号を発生する。この場合、
入力信号はアドレス・ビツトＡ８，Ａ９であり、
出力のうち３つのみが使用される。アドレス・ビ
ツトＡ８及びＡ７が論理値１（レベルＬの場合、
第１の出力信号（YO、線６０８に接続）が能動
化される。すなわちレベルＬ（＝ロジツク１）を
受取る。アドレスＡ７，Ａ８，Ａ９＝011、又は
111の何れかが存在する。第６図では、これらの
値は、デコーダ出力部で10進数３及び７として与
えられる。第３の出力信号（Ｙ１、線６０７に接
続）は（10進数）アドレス２及び６で動化され、
第３の出力信号（Ｙ３、線６０６に接続）は（10
進数）アドレス１及び５で能動化される。デコー
ダ回路６０３の全体は、その入力部ＧにレベルＬ
の制御信号があるとき動作される。 デコーダの出力線６０６は、NORゲート６１
４ａ，ｂ，ｄに接続され、回路６０７はNORゲ
ート６１４ｂ，ｃ，ｄ，ｅに、又線６０８は
NORゲート６１４ａ，ｃ，ｄ，ｅ，ｆに接続さ
れている。更に、入力信号Ａ９及びＡ８がそれぞ
れインバータ６０２ａ，ｂを介してNORゲート
６０４ａ，ｂに印加され、第３のNORゲート６
０４ｃは入力信号Ａ７を直接受取る。 NORゲート６０４の第２の入力部は、NORゲ
ート６０１の出力信号を受取り、NORゲート６
０１の出力信号は又デコーダ６０３のセツト入力
部に達する。NOR６０１の入力端末は制御信号
Ｓ１，Ｓ２を受取り、それによつてアドレス・ビ
ツトＡ７〜Ａ９のソースがコード化された形で表
示される。 NORゲート６０４ａの出力は、線６０９を介
してNORゲート６１４ａに接続され、NORゲー
ト６０４ｂの出力は線６１０を介してNORゲー
ト６１４ｂに接続され、又NORゲート、６０４
ｃの出力は線６１１を介してNORゲート６１４
ｄ，ｅ，ｆに接続されている。線６１１は、更に
レジスタ・ステージ６１６ｍ及びｎの入力部１に
直接接続され、又インバータ６１５ｇを介して同
じレジスタ・ステージの入力部２に接続されてい
る。NORゲート６１４ａの出力は、インバータ
６１５ａを介してレジスタ・ステージ６１６ａの
入力部１及び２に接続され、又レジスタ・ステー
ジ６１６ｂの入力部１に接続されている。NOR
ゲート６１４ａの同じ出力は、レジスタ・ステー
ジ６１６ｂの入力部２に直接接続されている。 NORゲート６１４ｂの出力は、レジスタ６１
６ｄの入力部２に直接接続され、又インバータ６
１５ｂを介して同じステージの入力部１並びにス
テージ６１６ｃの入力部１及び２に接続されてい
る。同様に、NORゲート６１４ｃの出力はステ
ージｅ及びｆの入力部に接続されている。NOR
ゲート６１４ｄの出力はステージ６１６ｇ及びｈ
の入力部２に直接接続され、又インバータ６１５
ｄを介して同じレジスタ・ステージの入力部１に
接続されている。同様に、NORゲート６１４ｅ
及びｆの出力はレジスタ・ステージ６１６ｉ及び
ｊ並びに６１６ｋ及びｌの入力部に接続されてい
る。 NORゲート６０１の出力は、又インバータ６
０５を介してNORゲート６１７及び６１８の当
該入力部並びにレジスタ・ステージ６１６ａ〜ｆ
のワード選択入力WSに接続されている。NORゲ
ート６１７の第２の入力は、アドレス・ビツトＡ
７に接続されている。NORゲート６１７の出力
は、レジスタ・ステージ６１６ｇ，ｉ，ｋ，ｍの
ワードド選択入力並びにNORゲート６１８の第
２の入力部に接続されている。NORゲート６１
８の出力は、レジスタ・ステージ６１６ｈ，ｊ，
ｌ，ｎのワード選択入力WSに接続されている。 次に、アドレス・ソースが異なる３つのケース
について、第６図のアドレス変換の動作を説明す
る。スクリーン制御装置又はコンピユータからア
クセス要求があつた場合（すなわちＳ１＝１、又
はＳ１＝０，Ｓ２＝１）には、NORゲート６０
１の出力信号はレベルＨ（値０）となり、従つて
NORゲート６０４のスイツチ切換えを準備す
る。アドレス信号Ａ７〜Ａ９は、レジスタ６１６
に向う途中で、常に偶数個のインバータ・ステー
ジを通過し、従つてモジユール・アドレスSARi
は加えられたアドレス信号Aiに等しくなる。一
例を挙げると、アドレス信号Ａ７は、NORゲー
ト６０４ｃから離れると、レジスタ・ステージ６
１６ｋ及びｌの入力部２に加えられる前に、やは
りNORゲート６１４ｆを通過する。これらの入
力が選択されるのは、この場合、線６２１及び６
２２が共にレベルＨを示すためである。そのた
め、レジスタ・ステージ６１６ｋ及びｌ中に、従
つて又モジユール２及び６に通じる線上にも出力
値Ａ７が現われる。 このようにして、アドレス・ビツトＡ９はイン
バータ６０２ａ、NORゲート６０４ａ，NORゲ
ート６１４ａ及びインバータ６１５ａを通過す
る。線６１９はレベルＬを示し、従つて、レジス
タ・ステージ６１６ａ及びｂ中ではインバータ・
ステージ６１５に接続されている。入力部１が選
択される。 ブロツク発生装置からアクセス要求があつた場
合に、実際の２次元アドレス変換が第６図に基づ
く回路で行なわれる。その場合、NORゲート６
０１の出力信号はレベル（Ｌ１）を示し、従つて
デコーダ６０３は能動化されるが、NORゲート
６０４はオフとなつている。インバータ６０５が
NORゲート６１７の入力部でレベルＨを発生す
る。このレルがレジスタ・ステージ６１６ａ〜ｆ
の入力WSに印加されて、それらの第２の入力部
を能動化する。入力ビツトＡ７がレベルＬを示す
とき、NORゲート６１７の出力信号はレベルＨ
となる。この場合、レジスタ・ステージ６１６
ｇ，ｉ，ｋ，ｍの入力信号２が能動化される。入
力ビツトＡ７がレベルＨの場合、NORゲート６
１７の出力信号がインバータ６０５の信号と一緒
になつてNORゲート６１８のレベルＬの出力
NORゲート６１７の出力信号がインバータ６０
５の信号と一緒になつてNORゲート６１８のレ
ベルＬの出力信号を能動化させ、こうしてレジス
タ・ステージ６１６ｈ，ｉ，ｌ，ｎの入力信号１
を附勢する。 次に、いくつかの入力組合せＡ８，Ａ９によつ
て、第６図に基づく回路による出力アドレス・ビ
ツトSARの形成について説明する。この２つの
ビツトが論理値ゼロ（すなわちレベル値Ｈ）であ
る場合、出力信号Ｙ０〜Ｙ２はどれも能動化され
ず、すなわちこれらの出力線は全てレベルＨを示
す。従つて、全てのNORゲート６１４はその出
力部でレベルＬを示す。従つて（線６１９によつ
て能動化される）レジスタ６１６ａの入力部２に
おける入力信号はレベルＨであり、レジスタ６１
６ｂの出力部２ではレベルＬである。すなわち、
モジユール０，２，４，６は、論理値ゼロに基づ
くレベルＨのアドレス・ビツトSAR９を受取
り、モジユール１，３，５，７はレジスタ・ステ
ージ６１６ｂから論理値１に基づくレベルＬを受
取る。こうして、このアドレス組合せＡ７〜Ａ９
に対応するブロツク５３の第１行が正確に形成さ
れる。 同じ入力組合せＡ８，Ａ９＝０，０のときレベ
ルＨはレジスタ・ステージ６１６ｃ，ｅの入力部
２に達し、レベルＬはステージ６１６ｄ，ｆに達
する。こうして、モジユール０，４に論理ゼロの
アドレス・ビツトSAR８が与えられ、モジユー
ル２，６に論理値１が、モジユール１及び５には
やはり論理値０が、又モジユール３及び７には論
理値１が与えられる。これは、ブロツク５２の第
１行に相当する。 入力組合せＡ８，Ａ９のとき、レジスタ・グル
ープＲ３は入力ビツトＡ７の値に応じて異なる入
力信号をもたらす。入力信号Ａ＝０（レベルＨ）
に対しては、レジスタ・ステージ６１６中の線６
２１が入力WS１を選択し、インバータ６１５ｄ
によつてそこにレベルＨが発生される。こうして
値０の高次アドレス・ビツトSAR７がモジユー
ル０に達する。それに応じて、モジユール４は
NORゲート６１４ｄからの出力信号をレジス
タ・ステージ６１６ｈから直接（回線６２２上の
レベルを介して選択される）入力部２で受取る。
従つて、モジユール４にロジツク値が１のアドレ
ス・ビツトSAR７が現われる。それに応じて論
理値が０のアドレス・ビツトSAR７が、この入
力アドレスに対するモジユール１，２，３に達
し、値１のアドレス・ビツトSAR７がモジユー
ル５，６，７に達する。こうして、入力アドレス
Ａ７−Ａ９＝000に対して、ブロツク５１の第１
行が発生され、レジスタ６１６ｇ〜ｎ中に記憶さ
れる。ビツトＡ７の値が変化すると、線６２１及
び６２２のレベルが変換されて、レジスタ・ステ
ージ６１６ｇ〜ｎの他の当該入力部が選択される
ことになる。各レジスタは、このとき先の例で述
べた値の補数を含んでいる。 （10進法）ゼロ又は４以外のアドレスが印加さ
れた場合、デコーダ６０３がその出力線の１つを
能動化させる。次に、アドレス指定された当該
NORゲート６１４が出力レベルＨを発生させ、
それが同様に直接に又は逆転後に、レジスタ・ス
テージ６１６に送られる。こうして、第５図に示
したブロツク５１〜５３の各行を、レジスタＲ１
〜Ｒ３の出力信号として表わすことができる。 第７図は、その時点で、記憶装置へのアクセス
を要述している装置の種類に応じて、異なる記憶
モジユールを選択するための回路４３の詳細を示
したものである。この回路は、デコーダ７０９を
含んでいるが、これは３種の入力信号Ａ，Ｂ，Ｃ
に８種の出力信号Ｙ０〜Ｙ７を関係づける。この
デコーダの真理値表を図に示してある。このよう
な回路は、例えばテキサス・インストルメンツ社
から部品番号SN 54 LS 831で入手することがで
きる。第６図の回路と同様に、第７図の回路も否
定論理（レベルＨ＝論理値０）で働く。このデコ
ーダは、入力信号として、レジスタ７０７からの
アドレス・ビツトＡ８及びＡ９、ならびにアドレ
ス・ビツトＡ７及び入力として受取る排他的論理
和ゲート７０８の出力信号を受取る。デコーダ７
０９の８本の出力線が８個のNORゲート７１１
のうちの４個に通じるが、これらのゲートの出力
は、ある当該記憶モジユールに対する選択信号
CSを表わす。各出力線と当該のNORゲートの接
続は、第１表によつて決定される。一例を挙げる
と、出力線Ｙ０は、出力線がモジユール０，１，
２，３に対する記憶装置選択信号である、NOR
ゲート７１１ａ，ｂ，ｃ，ｄと接続されている。
こうして、デコーダは、合計８個の記憶モジユー
ルから４個の当該モジユールの選択を実施し、入
力アドレスＡ７〜Ａ９を変更すると、４個のモジ
ユールからなるそのグループが１〜８のオーダー
で循環置換を受けるようになる。当該モジユール
の選択は、第７図の出力線Ｙ０〜Ｙ７に示してあ
る。 ブロツク発生装置又はスクリーン制御装置がア
クセスする場合には、８個のモジユールが全て能
動化される。これは、デコーダの出力線Ｙ０及び
Ｙ４中に挿入された各々４個のNORゲート７１
１を能動化させるORゲート７１０ａ，ｂによつ
て行なわれる。 デコーダならびにORゲート７１０の能動化は
既知の信号Ｓ１及びＳ２によつて行なわれる。こ
れらがNORゲート７０１に送られ、その出力信
号がインバータ７０２を介してNORゲート７０
４ａ及びNANDゲート７０４ｂの入力部に達す
る。これらのゲートの他の２つの入力部は、それ
ぞれクロツク・フリツプフロツプ７０３の肯定な
いし否定入力部に接続されている。デコーダの入
力部Ｇ１にレベルＨが現われた場合、NANDゲー
ト７０４ｂ上の出力がデコーダ７０９を能動化さ
せる。Ｓ１＝Ｈ，Ｓ２＝Ｌの組合せの場合がそれ
である。ブロツク発生装置又は（スクリーン）制
御装置のどちらかがアクセスを要求する場合（コ
ードＳ１Ｓ２＝00又はＳ１＝１）には、ORゲー
ト７１０は両方ともセツトされる。 以上に説明したアドレス変換において、各ブロ
ツクはその本来の順序で記憶装置中に記憶されて
はいない。従つて、書込み前及び読取り後に、記
憶システム１０のデータ準備装置１１中で左又は
右へのデータ桁送りが必要である。その桁送りの
程度は、加えられるアドレス・ビツトＡ７〜Ａ９
の値、ならびに記憶装置へのアクセスを要求して
いる装置の種類に依存している。第８図は、必要
とされる桁送り操作を示したものである。例えば
アドレスＡ７Ａ８Ａ９＝011により、ブロツク発
生装置から書込み要求があつた場合、記憶操作の
前に左へ３位置だけ桁送りが必要である。 この図形情報処理装置のその他のエレメント
は、先行技術で利用できる構成要素から容易に組
立てることができるので、ここでは説明しない。
例えば、スクリーン制御装置は、モトローラ社の
集積回路MC 68451「CRTコントローラ」と同様
にして働く。 ベクトル発生装置１の代りに、より広い機能を
もつプロセツサを設置することも可能である。そ
のようなより広い図形機能は、又コンピユータ７
によつても実現できる。 発明の効果 第２Ａ図及び第２Ｂ図に示したように、個別に
アクセスされる複数個のメモリ・モジユールにデ
ータ・ブロツクの各エレメントを２次元的に記憶
することにより、データ・ブロツクを一回のアク
セスで書込みそして読出すことができる。

【図面の簡単な説明】

第１図は図形情報記憶及び表示装置の概略図、
第２Ａ図及び第２Ｂ図はある行の最初の又は全て
のブロツクが記憶されている場合に、記憶ユニツ
トの各記憶モジユール上に、ブロツクのデータ・
エレメントを分配した所を、概略図に表わした
図、第３図は異なるアドレス・ソースのアドレス
信号からの記憶アドレスの形成を示す図、第４図
はモジユラー記憶装置用アドレス発生装置のブロ
ツク回路図、第５Ａ図及び第５Ｂ図は２次元アド
レス指定で発生した個別モジユール・アドレス・
ビツトを示す図、第６図は第４図に基づく装置の
モジユール内でのバイト選択の概略図、第７図は
第４図に基づく装置中でのモジユール選択の概略
回路図、第８図はデータ準備ユニツト中での必要
な桁送り操作を示す図である。

Claims (1)

1. 【特許請求の範囲】 １ ラスタ走査型表示装置で表示するイメージ・
   フイールドを行列状の複数個のイメージ・ブロツ
   クに分け、各イメージ・ブロツクを走査線方向の
   複数ドツトを含む複数個のエレメントに分けて上
   記イメージ・フイールドを記憶及び表示する装置
   において、 上記イメージ・ブロツクを受けとり該イメー
   ジ・ブロツクの複数個のエレメントを一時記憶す
   る循環型シフト・レジスタを有し上記イメージ・
   ブロツクの上記イメージ・フイールド内の位置を
   表わす情報を解読して上記シフト・レジスタ内の
   上記エレメントをシフトするデータ準備装置と、 エレメント毎のアドレスを有し別個にアクセス
   され且つ同じアドレス構成の複数個の順番に配列
   された記憶モジユールと、 上記位置を表わす情報を解読し、１つのイメー
   ジ・ブロツク内の複数個のエレメントの夫々に対
   して上記順番に配列された各モジユール内のアド
   レスを１つづつ割当て但しこれら各モジユールの
   アドレスを互いに異なるアドレスにして割当て、
   そして上記イメージ・フイールド内で走査線方向
   に隣接するイメージ・ブロツクのうちの同一走査
   線に属するエレメントに対して隣接するモジユー
   ルの同じアドレスを割当て、上記アドレスを用い
   て上記イメージ・ブロツクを書込み及び読出す制
   御装置とを備えることを特徴とする上記イメー
   ジ・フイールドを記憶及び表示する装置。