JPS589451B2 - ラスタ型出力装置に対する座標デ−タ供給方法 - Google Patents

Description

【発明の詳細な説明】 本発明は貯蔵プログラム制御可能なグラフイツク端末装
置及びそのラスク表示装置において、グラフィック命令
の実行から生ずる線を点プロットするための方法に関す
る。

さらに具体的には、本発明はアドレス可能バツファ中に
プロットされる点を発生するための時間及びその後これ
等をラスタ装置上に表示するのに必要とされる時間を最
小にする方法に関する。

グラフィック・データの印字、走査もしくは表示のため
の装置は一般に２つの型、即ちベクトル型もしくはラス
ク型より成る。

ベクトル装置は２次元中における一連の基本移動を使用
する事によって作図もしくは走査を行い得る。

もしこれ等の基本移動が直線のセグメントであるならば
、これ等はベクトルと呼ばれ、像は直接プログラム制御
の下に一連の直線セグメントにより走査され、形成され
る。

これに対して、ラスク装置は予定の走査パターンによっ
て駆動され、これ等のパターンが走査、印字もしくは表
示領域の各点をくまなくカバーする。

もし走査パターンが最初行当りのドットとして発生され
、次いで頁当りの行として発生されるドットの配列より
成るならば、パターンはラスクと見做される。

例えばＴＶセットはそのＣＲＴの飛跡がスクリーンの上
方左隅において開始し、右に走査し行を形成する。

走査は平衡モードでスクリーン表面上で１ドット下の第
２の行を開始するために左端に復帰する。

この動作は全スクリーン領域が掃引しつくされる迄繰返
される。

ベクトル・モードは端末装置のためのグラフィック命令
のプログラミングが大きさ及び方向の情報を使用して様
式化されるので従来多くの計算機製品において優勢を占
めていた。

同様にベクトルからラスタ型への変換はかなりのハード
ウエア、変換の動作速度即ちスループット及び同期走査
特性を有するラスタ入力／出力装置を必要とする。

ラスタ走査及び出力はいくつかの理由で好ましいもので
ある。

第１にハードウエアは類似のベクトル・モード装置より
も安価である。

第２にラスクを表わすビット連糸が比較的一定時間で発
生され、像の内容と独立であるのでラスタに対する印刷
スループットが高い。

この後者の条件はベクトル装置については成立たない。

第３にラスタ装置はラスタ表示装置のデイジタル・ドッ
トの性質によりベクトル・モード装置の分解能よりも高
度の分解能による像を表示する。

第４に、ラスタ装置はベクトル・モード装置よりも与え
られた解像力に対してより速い情報率で駆動され得る。

ラスタ出力装置の使用において基本的問題は貯蔵プログ
ラム制御可能プロセッサのグラフィック命令中において
指定されるコード化形からマトリツクスもしくはラスタ
への変換にある。

上記の如く、ベクトル・モード動作はプログラマによっ
て使用される便宜な表示型である。

例えば、動作のベクトル・モードに基づいて１つのしば
しば使用されるグラフィック・プログラム言語はＩＢＭ
２２５０のためのグラフィック・サブルーチン・パッケ
ージである。

ＩＢＭ２２５０は貯蔵プログラム制御指示ビーム表示装
置である。

同様に、Ｎｅｖｗｎａｎ ａｎｄ Ｓｐｒｏｕｌｌ，“
Ｐｒｉｎｃｉｐｌｅｓ ｏｆＩｎｔｅｒａｃｔｉｖｅ
Ｃｏｍｐｕｔｅｒ Ｇｒａｐｈ−ｉｃｓ”，ＭｃＧｒａ
ｗ Ｈｉｌｌ Ｂｏｏｋ Ｃｏ， １９７３，ｐｐ，４
８５−５０１はＡｌｇｏｌ ６０型の高レベル・グラフ
ィック・プログラミング言語の例を含んでいる。

ベクトル・モード命令からラスタ応答装置を駆動するた
めには、ベクトル・モード指令の暗示形（線Ｘ１Ｙ１；
Ｘ２Ｙ２を描け）は線の真の経路に出来るだけ良好に近
似する明示ドット・パターンへ変換されなければならな
い。

この明示形ドット・パターンは例えばランダム・アクセ
ス・メモリ中に貯蔵され得る。

これに関連して、メモリへプロットされるべき点がすべ
てメモリヘアセンブルされる迄待たずに、ラスタ出力装
置を直接駆動するのに使用され得るかどうかについて疑
問が生する。

実際上はグラフィック命令は像のベクトルの順序もしく
は方向に対する制限を含まないのでラスタ表示の前に全
像をアセンブルする事が望ましい事が発見されている。

従って、ラスタ・パターンが発生される際の時間ベース
で行上にこの情報を信頼性をもって表示する方法は存在
しない。

本発明の主目的はコード化形の情報をドット・マトリッ
クスもしくはラスタ形へ変換する方法を与える事にある
。

本発明の関連目的はメモリーに座標データ（点）をプロ
ットするに必要とされる時間及びラスタ出力装置上のそ
の後の表示に必要とされる時間を最小にする方法を与え
る事にある。

上記の目的を達成するためには２つの問題の解決が必要
とされる。

先ず、ラスタ表示のため像をアセンブル及びバツファす
るために使用されるマトリックス・メモリ配列体へ点が
プロットされる速度を最大化しなければならない。

第２はメモリから抽出される情報のデータ率をラスタ装
置を駆動するために必要なデータ率に整合する必要性で
ある。

メモリが単一ビット・アドレス可能でないものであるな
らば、メモリへ情報をマツピングする事、及びメモリか
ら情報を抽出する事はこの最適化が生ずるためには異な
るフォーマットを必要とする。

これは１つには、例えば標準化された２次元の位相幾何
学的に隣接するフォーマット、例えば方形サブアレイ中
に線セグメントを表わさなければならないという入力点
プ田ント動作における望ましさから派生されるものであ
る。

都合よく方形サブアレイ群は線セグメントを限定するい
くつかの点を捕獲し、従って数メモリ・サイクル時間で
なく１サイクル時間でメモリヘプロットされ得る。

１線セグメントの方向は等確率を有するものと仮定し得
、従って１方形サブアレイは方向無感覚の高い期待値を
有するので、すべてのベクトルに対しては平均数個の点
を捕獲する。

他方ラスタ装置にデータを供給するために、各サブアレ
イのビットはラスク・アクセスに適した線形方向に沿っ
て整列されなければならない。

これ等の２つのフォーマットはそれ自体両立性でない事
を認識されたい。

従って方形アレイ・フォーマット中のデークを線形配列
体にマツプする事が必要とされる。

これは同一の直交ベクトル即ち行もしくは列を構成する
ビットを位相幾何学的に隣接するサブアレイの集合の各
々から１つあて線形配列体へ写像する事によって達成さ
れる。

従って、データは点がメモリへプロットされ得るデータ
率を最犬化するのみならずラスタ走査装置へ十分に高速
な周期的割合で供給される。

メモリへ線に対応する点のシーケンスをプロットするた
めには、メモリ・アドレスのシーケンスが発生されなけ
ればならない。

このアドレス発生のための代表的方法は直線を発生する
ためのプレセンハム・アルゴリズムである。

これについてはＪ．Ｆ．Ｂｒｅｓｅｎｈａｍ著“Ａｎ
Ａｌｇｏｒｅｔｈｍｆｏｒ Ｃｏｍｐｕｔｅｒ Ｃｏｎ
ｔｒｏｌ ｏｆ ａ Ｄｉｇ−ｉｔａｌＰｌｏｔｔｅｒ
”，ＩＢＭ Ｓｙｓｔｅｍｓ Ｊｏｕｒｎａｌ， Ｖｏ
ｌ．４，Ｎｏ．１，１９６５，ｐｐ２２−３０を参照さ
れたい。

このアルゴリズムにおいては直線セグメントのシーケン
スによって或る軌跡が発生される。

しかしながら、このアルゴリズムはセグメントが大きさ
及び方向によって限定される点で従来技法の代表的なも
のである。

これ等はメモリ中に保持され得る明示のビット・パター
ンへ変換されなければならない。

こゝでビット・アドレス可能なメモリ、即ち１ビット語
を有するメモリを想定されたい。

メモリはＸ及びＹ座標をメモリ・アドレスの或る領域と
関連させる事によって２次元ビット・マップへ対応され
得る。

例えば１００万ビット・メモリは１０２４×１０２４ビ
ット正方領域もしくは４８ｐｅｌｓ／ｃｍの解像力を有
する２１．６ｃｍ×２１．６ｃｍの頁の像領域に対応す
る。

２１０個のアドレス・コードが各座標を限定するのに必
要とされる。

この事はアドレスの２０ビットが一意的に各ビットを指
定するのに必要とされる事を意味する，こメですべての
ベクトルがメモリに保持された明示ビット・パターンへ
変換されると、ベクトルは走査変換されたと言われる。

メモリはこメでＸ，Ｙ像の上左手の隅の点で開始し、１
時に１水平行をアクセスし、全Ｘ，Ｙ領域がアクセスさ
れる迄メモリをアドレスする事によって表示器を駆動す
るのに使用される。

メモリヘプロットされる点の唱及びラスク走査装置が駆
動される率は明らかにメモリへ各ビットを書込み、もし
くはメモリから各ビットを読出すのに要する時間の量、
即ちメモリ・サイクル時間の量によって制限される。

陰極線ビーム・アドレス可能表示装置、即ち陰極線管（
ＣＲＴ）の如き同期表示装置に入力を与えるためには高
データ率が必要とされる事は明らかである。

例えばもし１０２４×１０２４ビット像が毎秒６０回の
率でＣＲＴに送られるならば、メモリ配列体からの内容
は毎秒６０００万ビットを越えるビット・データ率で読
出されなければならない。

これは１６ナノ秒以下のメモリ・サイクル時間の要件を
生ずる。

この様なメモリは今日の技術においては極めて高価なも
のにつく。

従来技法の１つの試みは１メモリ・サイクル中の数ビッ
トをアクセスするものである。

例えば、上記の１０２４×１０２４ビット像のＣＲＴリ
フレッシュに対し十分なデータ率を与えるために６４ビ
ット・メモリ語が１マイクロ秒でアクセスされ得る。

この様なメモリは依然おそいサイクル時間を有するビッ
ト・アドレス可能メモリである。

メモリ内のビットはビット・マップの水平ドット行に沿
って位相幾伺学的に隣接していたので、メモリは線フォ
ーマット化されたメモリと言われる。

この線フォーマットのために必要とされる率においてラ
スク表示装置にビットを供給し得る事が可能とされる。

しかしながら、これは点プロット時間、即ちグラフィカ
ルな座標（Ｘ，Ｙ）を表わす点ヲ一意的メモリ・アドレ
スへ読み込むのに必要とされる時間を最小にするもので
はない。

点プロット、ラスク発生及びフォーマット数ビットが各
メモリ・サイクル中にアクセスされ得る事が可能だとし
て、点がメモリにプロツ卜される率をどの様に最大化す
るかゞ問題である。

線セグメントは任誓の長さのものであり、面内で任意の
方向のものであり得る。

従って問題は平均を必要とする統計的なものであり、任
意の方向及び位置の線セグメントに対する点プ田ント率
はもしメモリ語のビットがビット・マップの正方形配列
体に対応する様形成されるならば最大化され得る。

このメモリ語内のビットはビット・マップのＸ及びＹ方
向の両方に位相幾何学的に隣接するので領域フォーマッ
ト化メモリであると言われる。

点プロット率を最大化する困難は２つのメモリ・フォー
マット、線フォーマット及び領域フォーマットが異なる
点にある。

即ち、メモリ語中のビットは各Ｘ，Ｙマツプに対して異
なるロケーションに対応する。

本発明において取られる方法は、例えば語組織ラングム
・アクセス・メモリの如き通常のメモリを使用し、点プ
ロットが完了した後、ラスタ走査が開始される前にデー
タを再配列（フォーマット変換）する事にある。

再配列は追加の遅延を与え、平均点プロット率を遅くす
るので出来るだけ速くなければならない。

こゝで第１Ａ図を参照して、ラスタ表示装置に入力を供
給するためにバツファ中のデータの点をプロットし、デ
ータを再配列するための装置が述へられる。

装置は線セグメント情報を発生するための如きコード化
情報源を含む。

各線セグメントは一連のＸ，Ｙ座標値を表わす。

領域語フォーマット化器３９は、ラスタ型出力装置（ラ
スタ・シンク４１）の出力面を、各行及び各列がそれぞ
れ複数個のドットから成る方形配列体の集合とみなし、
複数のビット位置を含むメモリ語単位で読取り及び書込
みが可能なランダム・アクセス・メモリ１６のそれぞれ
別個の位置に記憶され得る複数個のメモリ語をそれぞれ
別個の方．形配列体に対応させ、連続して発生する座標
データをそれぞれこれに対応するメモリ語の対応するビ
ット位置にメモリ語単位でプロットするために、座標デ
ータに対応した語アドレス及びビット・アドレスを発生
する。

（ラスタ型出力装置のドットの方形配列体に対応させら
れたメモリ語を、本明細書においては必要に応じて領域
語、方形配列体及び長方形サブアレイ等と指称する。

）メモリ兼再フォーマット化論理装置３７は、ラスク型
出力装置の出力面を、複数個のドットを含む１つの行か
ら成る線形配列体の集合とみなし、この線形配列体のド
ットを含む互いに隣接した複数の方形配列体にそれぞれ
対応する複数個のメモリ語をランダム・アクセス・メモ
リ１６から読取り、読取られた複数個のメモリ語のビッ
ト信号のうち線形配列体を構成するドットに相当する方
形配列体のドットに対応したビット信号を線形配列体の
ドットの配列順に並べて新たなメモリ語としてランダム
・アクセス・メモリ１６に再び書込むものである。

（ラスタ型出力装置の出力面のドットの線形配列体に対
応させられたメモリ語を、本明細書においては、必要に
応じて、線語及び線形配列体等と指称する。

）ランダム・アクセス・メモリ１６に書込まれた線形配
列体（線語）は次いでラスタ・シンク４１を駆動する。

このシステムはインクアクティブ型のグラフィック端末
装置とと共に使用され得るので、ラスタ表示装置２３は
光ペンと協働するものとして示されており、光ペンは帰
還路３８を経て計算機１０と結合している。

こ５で第１Ｂ図を参照するにメモリ兼再フォーマット化
論理装置３７′を駆動する線走査素子２３から形成され
たラスタ・コード化データ源４１′が示されている。

この論理装置はラスタ・データの線型配列体を領域語（
長方形サブアレイ）へ変換するものである。

点プロット、座標マツピング及びビット・メモリ語アド
レス可能性 点プロットの機能の中心部はＸ，Ｙ座標が長方形サブア
レイもしくは線形配列体（領域及び線フォーマット）ヘ
プロットされる時のビット・アドレス可能性である。

この論議は位相幾何学的に隣接する長方形サブアレイが
ランダム・アクセス・メモリ１６中の線形配列体へ変換
される再フォーマット化アルゴリズムを説明するための
ベースとして使用される。

この論議は先ずビット・アドレス可能メモリ、線形配列
体及び語組織型ランダム・アクセス・メモリのための長
方形サブアレイに対する点プロットもしくはアドレス計
算の面について夫々開始される。

第２図を参照するに、ビット・アドレス可能メモリのた
めのビット・マップが示されている。

メモリは水平方行のＬＭＮビット及び垂直方向のＫＮビ
ットのドット配列体に対応する。

こゝでＫ，Ｌ，Ｍ，Ｎは整数である。

積ＭＮは再配列アルゴリズム中に使用されるメモリ語の
大きさを決定するものである。

各ビットは絶対番号によってアドレスする事が可能であ
る。

左下のビットのアドレスはＯであり、右下のビットはＬ
ＭＮ−１で示されている。

同様に下から第２の行中の最左ビットはＬＭＮである。

第２の行の最右ビットは２ＬＭＮ−１である。

絶対番号によって配列体の各ポイントを同定するのに加
えてビットはＸ，Ｙ座標系によってアドレスされ得る。

Ｘ，Ｙ座標系において配列体の左下ビットは点０，０と
して指定される。

右下ビツは０，ＬＭＮ−１である。

第２の行の最左ビットが１，０で示される。

この事から座標対からメｃ潟・アドレスを発生するため
の関係が誘導され得る。

（１）メモリアドレス＝Ｘ＋（ＬＭＮ）ＹこゝでＬＭＮ
は２のべき乗数であり、ＬＭＮによる乗算はＹビットを
この２のべき乗数に等しい位置の数だけ左にシフトする
。

点プロット、座標マツピング及び線メモリ語アドレス可
能性 第３Ａ図を参照するに、第２図に示されたものと同一ビ
ット・マップを有する線フォーマット・メモリが示され
ている。

このメモリ・マップは語組織ランダム・アクセス・メモ
リに通したＮＫＬ個のメモリ語より形成される。

こゝで各語はＭＮビットを含み、ドット行に沿って配向
されている，太く縁取りされた長方形領域はメモリ語で
あり、その語のアドレスによってラベルが付されている
，語の内部の数はビット番号である。

従って、ドットの配列体中の左下のドットは語０中のビ
ット０である。

右下のビットは語Ｌ−１のビツトＭＮ−１である。

第２のドット行中の一番左のビットは語Ｌのビット０で
ある。

これ等のポイントは夫々Ｘ，Ｙ座標の（０，０）；（０
，ＬＭＮ−１）；（０，１）に対応する。

語及びビット・アドレスを座標対から発生するための公
式は ＬＭＮは２Ｋであり、積ＭＮは２ｍ＋ｎである事に注目
すれば語内のビットのアドレスの範囲は０から２ｍ＋ｎ
−１である。

このアドレスはｍ＋ｎビット２進数によって表わされ得
る。

この場合はビット・アドレスはＸ＋２ＫＹの２進表示の
下位ｍ＋ｎビットであり、語アドレスは高位ビットの残
りの群である。

点プロット、座標マツピング及び領域語（サブアレイ）
アドレス可能性 第３Ｂ図を参照するに、第２図に示きれた如き同一ビッ
ト・マップを有する領域語フォーマットが示されている
。

このメモリ・マップはＮＫＬメモリ語より形成され、こ
ゝで各語は水平にＭビットが存在し、Ｎビットが垂直に
存在する如くマップに関連して長方形配列体に配列され
たＮＭビットを含む。

黒線の長方形領域はメモリ語であり、そのアドレスによ
って記されている。

語の内部の数はビット番号である。

従って、配列体中の左下のビットは語０のビット０であ
り、右下のビットは語ＬＮ−１のビットＭ−１であり、
第２のドット行の最左ビットは語０のビットＭである。

これ等のポイントは上述の如く夫々Ｘ，Ｙ座標（０，０
），（０，ＬＭＮ−１），（１．０）に対応する。

座標対から語及びビット・アドレスを発生するための公
式は次の通りである。

（３）アドレス（語）＝〔Ｘ〕Ｍ＋ＬＮ〔Ｙ〕Ｎアドレ
ス（ビット）：ＭｏｄＭ（Ｘ）＋ＭＭｏｄＮ（Ｙ）こゝ
で〔Ｘ〕Ｙ及びＭｏｄＹ（Ｘ）は上に定義されたもので
ある。

上述の如＜ＬＭＮが２Ｋであり、ＭＮが２ｍ＋ｎである
場合には、今度はＭは２ｍ及びＮは２ｎとなる。

メモリ語内のビットのアドレスの範囲は０から２ｍ＋ｎ
−１である。

しかしながら、この場合はｍ＋ｎビット・アドレスのｍ
ビットはＸ座標から派生し、ｎビットはＹ座標から来る
。

詳細にはＸ座標の下位ｍビットはビット・アドレスの下
位ビットとなる。

同様にＹ座標に対する下位ｎビットはビット・アドレス
の高位ビットとなる。

Ｘ及びＸ座標の残りのビット語がアドレスを形成する。

３段階法としてのコード化グラフ・データのバツファへ
の点プロット及びラスタ形への再配列本発明の目的は、
汎用計算機１０から線セグメントを表わすコード化デー
タを本発明の原理を使用してラスタ型出力装置２３上に
表示を与える事にある。

これは第１Ａ図に示された装置によって３つの機能段階
において達成される。

第１段はコード化データをＸ，Ｙ座標へ変換する事、及
びこの座標をランダム・アクセス・メモリ１６へマツプ
する事にある。

このプロセスのためにメモリ語は領域即ちサブアレイ・
フォーマットとして処理される。

第２の段は位相幾何学的隣接サブアレイを線形配列体即
ち線フォーマットへ変換する事である。

最後のプロセスは線フォーマット化されたデータをラス
タ表示装置によってアクセスする事である。

以下の節は第１Ａ及び１Ｂ図の具体例を参照しつメこれ
等のプロセスについてのよリ詳細な説明について向けら
れる。

第１段階 第１段階においては、絵画情報を表わすデータは計Ｘ機
１０からバツファ・レジスタ１１へ読取られる。

データ変換論理装置１２はレジスタ１１中に貯蔵された
コード化データをＸ，Ｙ座標へ変換する。

これ等の座標はランダム・アクセス・メモリ１６中の適
当な位置へマツプされる。

これを行うために、メモリ語と抽象座標マツピング空間
の長方形セクション即ちサブアレイ間に対応がなされる
必要がある。

この結果、メモリ中の各ビットは写像空間の点へ１対１
に写像可能となる。

座標点のメモリ語アドレス及びビット・アドレスへの変
換はアドレス兼制御論理装置１３によって遂行される。

論理素子１３は要するに上述の関係式（３）に説明され
た関係に従ってアドレスを計算する。

素子１３によって発生される各線は２つの成分、即ち語
アドレス及びビット・アドレスより成る。

語のアドレスはランダム・アクセス・メモリ１６を参照
し、同様にマップの１つのサブアレイと対応する。

各ビット・アドレスは制御兼アドレス選択器２０を経て
ランダム・アクセス・メモリ１６へ印加される。

この写像は制御論理装置１３によって発生されたビット
・アドレス成分を使用して点を表わすビットを領域フォ
ーマット・レジスタへ論理ＯＲする事によって達成され
る。

Ｘ，Ｙ座標から誘導される語アドレスが変化されない限
り、プロットされるべき点は長方形サブアレイの寸法内
にあり、勿論、ランダム・アクセス・メモリ１６をアク
セスする事なく領域フォーマット・レジスタ中にプロッ
トされ得る。

語アドレスが変化する時は、プロットさるべき点は現在
のサブアレイの外に存在する。

これ等の点を写像するためには、現在のサブアレイの内
容は他に保管されなければならない。

これは先ず同一サブアレイ位置にあるメモリの現在の内
容をアクセスする事によって達成される。

メモリ中の現在の内容及び保管されるべき領域語は組合
せ論理素子１５によって論理的に組み合わされ、メモリ
１６の同一領域語（サブアレイ）位置に導入される。

領域フォーマット・レジスタの現在の内容が論理的に組
み合わされ、メモリ１６へ導入された後にレジスタは他
のサブアレイに新しい座標ポイントを写像するために利
用可能となる。

このプロセスはコード化表示によって発生された点がな
くなる迄続けられる。

第２段階 プロセスの次の段階はメモリの内容を線形語フォーマッ
トとしてアクセスされ得る様に再順序付けする事にある
。

メモリ・スペースを保存する事がこのプロセスの要件で
ある。

これはラスク表示機構によってアクセスする前に線形配
列体でサブアレイを置換する事によって達成される。

こゝでメモリの制限内で都合よく再配列され得るデータ
の最小単位が伺であるかについての疑問が生ずる。

線から領域フォーマットもしくは領域から線フォーマッ
トへのメモリの再配列は例えば第４Ｂ図で示された配列
体のＮドット高ＸＭＮドット幅部分を敷きつめるＮメそ
り語の群でなされる事に注意されたい。

ドット配列体のＮＸＭＮセクションはブロックと呼ばれ
る基本再配列単位である。

これ等のブロックによってカバーされる全ドット配列体
が第４Ａ図に示されている。

こゝで第５Ａ及び第５Ｂ図を参照するに、第４Ｂ図に示
されたフ宅ツクのドット・パターンを敷きつめる線及び
領域メモリ語フォーマットが示されている。

図示されたる如く、第１のメモリ語はＭＮの倍数である
アドレスＡを有する。

これはドット配列体を敷きつめるブロックが第４Ａ図に
示された如きものである事を保証する。

ブロック・レベルにおける再配列は次の動作より成る。

１．メモリ１６からＮワードを局所メモリへ検索する。

２．語Ｏ乃至Ｎ−１の各々のビットＯ乃至Ｍ−１をこの
順序に取出し、これ等を夫々ビット０乃至ＭＮ−１とし
てメモリのロケーションＡ＋０へ書き戻す。

３．語０乃至Ｎ−１の各々のビットＭ乃至２Ｍ−１をこ
の順序に取出し、これ等をロケーションＡ＋１へビット
０乃至ＭＮ−１として書き戻す。

４．ロケーションＡ＋２乃至Ａ＋Ｎ−２に対し段階３を
繰り返す。

５．語０乃至Ｎ−１の各々のビットＭ（Ｎ−１）乃至Ｍ
Ｎ−１をこの順序に取り、これ等をロケーションＡ＋Ｎ
−１にビット０乃至ＭＮ−１として書き戻す。

もしブロックが線フォーマットであるならば、これは領
域フォーマットにされる。

もしブロックが領域フォーマット化されていたのである
ならば、これは線フォーマット化される。

このプロセスは再配列を完成するためにメモリ中の各ブ
ロックに対して順次なされなければならない。

再び第１Ａ図を参照するに、メモリ１６のデータの再配
列はメモリ兼再フォーマット化論理装置３７によって機
能的に実行される。

再配列プロセス中で参照された局所メモリはフォーマッ
ト論理変換素子１８として示されている。

この様な素子は例えば上記の段階１−５で示された如く
変換もしくは再配列を直列化するための装置を含む。

直列化とは、情報を素子に読み込む事及び情報を素子か
ら抽出する事を含む。

再フォーマット化段階の直列化は通常この用語は例えば
マトＩＪツクス代数として通常理解されている如きもの
であるので演算処理を必要としない。

この機能は例えば米国特許第３２７７４４９号に示され
た如く２重アドレス可能メモリによっても達成される。

しかしながら、垂直アドレス可能性を有するマトリック
ス・メモリ系のランダム・アクセスは本発明においては
必要とされない。

再フォーマット化動作中の素子１５乃至１８間の正確な
相互作用は第１０−１２図を参照して以下に説明される
。

第３段階一線形配列体からのラスク行アクセスメモリ１
６中のデータはとＳで、例えば第２図に示されたビット
・マップの水平線セグメントとしてフォーマット化され
る。

このフォーマットにおけるデータを利用するためにこれ
等の水平行セグメントを連結してラスク線が形成される
ためにアドレスを発生する事が必要である。

ラスクは像の左上隅より開始して先ずＸが１だけドット
の第１の行がアドレスされる迄インクレメントされる。

この行はラスク線と呼ばれる。Ｘ座標は次いでビット・
マップ像の最左位置ヘリセットされ、Ｙが１だけインク
レメントされる。

Ｘ値は再びドットの第２行を横切ってインクレメントさ
れる。

これは第２のラスク線である。このプロセスは像のすべ
てのドットがアドレスされる迄像の上から下迄ラスタ線
の連続によって続けられる。

ラスクのためＸ，Ｙ座標を線フォーマット中のデータの
ための語アドレス及び語内のビット・アドレスに変換す
る式は上記式（２）に与えられている。

データは線フォーマットをなしているので、１語内のデ
ータのすべてはラスクが発生さわる時相継いでアドレス
される。

これはラスク・データの発生のためのメモリのアクセス
の数を最小にする。

本発明の方法の詳細な実施例 第６Ａ−６Ｃ図と共に互いに第１Ａ図を参照しつゝ、デ
ータを再フォーマット化する段階を実施するための機構
が説明される。

第６Ａ図にはプロットすべき点のビット・マップが示さ
れている。

この実施例のプロット領域は４×４マトリックス中に配
列された１６ドット配列体である。

座標点対（０，０），（１，１），（２，２），（３．
３）より成る１本の対角線がプロットされるものとする
。

１６ドット・マトリックスに対応するメモリは１語当り
４ビットを有する４語より成る。

従って第６Ａ図の４×４ドット配列体は第６Ｂ図及び６
Ｃ図中に対応体を有し、これ等の図中でメモリに対する
配列体上に重畳されたメモリ語は夫々線フォーマット及
び領域フォーマットをなしている。

メモリ語のアドレスは第６Ｂ及び６Ｃ図中にラベルが付
されている。

語内の番号はビット・アドレスである。

本発明の目的は第６Ａ図の４個の点を第６Ｃ図に組織化
されたメモリヘプツントし、次いでこの情報を第６Ｂ図
に示されたフォーマットへ再配列する事にある。

アドレス動作についての前の節を参照するに、次の対応
がなされた。

１．ドット配列体の水平寸法はＬＭＮ＝４である。

こゝでＬ＝１，Ｍ＝２及びＮ＝２ ２．語の垂直寸法はＫＮ＝４である。

こゝでＫ＝２及びＮ＝２ ３．語の寸法はＭＮ＝４である。

こゝでＮ＝２及びＭ＝２、マップに関連する線語の水平
幅はＭＮ＝４であり、領域語の高さはＮ＝２、幅はＭ＝
２である。

点の各々に対するアドレスは上記（３）式で示された領
域語及びビット・アドレスに対する公式に従って計算さ
れ得る。

Ｘ，Ｙ座標点から領域語アドレス及びビット・アドレス
への変換は次の通りである。

（０，０）→（０，０）；（１，１）→（０，３）；（
２，２）→（３，０）；及び（３，３）→（３，３）第
６Ｃ図を参照して上記の変換は図的に検証され得る。

第１の点は領域フォーマット・レジスタ１４ヘプロット
され得る。

プロットさるべき次の点は同様に同一領域語中に存在す
る。

これは同様に領域フォーマット・レジスタへ導入されな
ければならない。

しかしながら第３の点は異なる領域語中に存在する。

従ってこの第３の点をプロットする前にランダム・アク
セス・メモリ１６中に領域フオーマット・レジスタの現
在の内容を貯蔵する事が必要である。

この貯蔵を達成するために、メモリ１６中の語０の現在
の内容は組合せ論理装置１５中で領域フォーマット・レ
ジスタの現在の内容と論理的に組み合わされる。

組合せの結果は語０に貯蔵された情報と置きかえられる
。

次いで領域フォーマット・レジスタは０にリセットされ
、最初の２つの点に関する場合と同様、次の２点が領域
フォーマット・レジスタへプロットされる。

メモリへレジスタ１４の内容を転送する必要が生じた時
には、点は前と同様にメモリ１６の領域語３の内容と組
み合わせる。

像組立後の領域フォーマットのメモリの内容の絵画的マ
ップは第８Ａ図に示されている。

実施例の再フォーマット化動作 メモリはこメで領域フォーマットから線フォーマットへ
再フォーマットされなければならない。

変換の結果は第８Ｂ図に示されている。

前の節で説明された如く、再配列はブロックを使用して
なされる。

この例においては２つのブロックが存在する。

１つは語０及び１より成り、他は語２及び３より成る。

こ５で第１Ａ，６Ａ，Ｂ及び８Ａ，Ｂ図を参照しつト、
領域語から線語への変換について説明する。

２．ブロック語０のビットＯ及び１並びにブロック語１
のビット０及び１がこの順序にフォーマット変換論理装
置１Ｂから抽出される。

これ等のビットはメモリ１６の語０へ書き込まれるメモ
リ語を形成するために連結される。

３．ブロック語０のビット２及び３並びにブロツク語１
のビット２及び３がこの順序に論理素子１８から抽出さ
れる。

これ等のビットは連結されメモリ１６のメモリ語１のビ
ツト０，１，２及び３へ書き込まれる。

これで第１のブロックの再配列が完了する。

４．語２及び３がメモリ１６からアクセスされ、夫々ブ
ロックの語０及び１として論理素子１８に保存される。

５．論理素子１８からのブロック語０のビット０及び１
、ブロック語１のビット０及び１がこの順序に連結され
、メモリ１６中のメモリ語２のビット０乃至３へ書き込
まれる。

６．論理装置１８中に保存されたブロック語０のビット
２及び３並びにブロック語１のビット２及び３が連結さ
れ、メモリ１６中のメモリ語３のビット０乃至３へ書き
込まれる。

これにより最後のブロックの再配列が完了する。

ラスク表示のための再フオ、一マット化データ抽出の実
施例 こゝでメモリ・データはラスク走査装置へ供給される。

データは次の如き座標形でアクセスされなければならな
い。

第１線に対し、０，０；０，１；０，２；０，３第２線
に対し、１，０；１，１：１，２；１，３第３線に対し
、２，０；２，１；２，２；２，３第４線に対し、３，
０；３，１；３，２；３，３第７Ａ図に示された変換機
構を使用して、メモリ語及びビット・アドレスがラスク
の第３線に対して計算される。

計算に関しては上記（２）式に述べられたアドレス公式
を参照されたい。

第３のラスク線に対する座標点が与えられたとして、対
応する線語及びビット・アドレスは次の通りである。

２，０ ２，０；２，１ ２，１；２，２ ２，２；２
，３ ２，３； 第６Ｂ図には、このアドレス発生が図示されてても、一
連の座標データをメモリにプロットする時間は従来の方
式に比較してかなり短くなる。

このことを、本発明によるメモリが最初、第３Ｂ図にお
いて、Ｍ＝４，Ｎ＝４，Ｋ＝４，Ｌ＝１として方形（領
域）フォーマット化されているとして説明する。

このような状態において、１本が１６ドットから成る１
６本の垂直線を描かせるために２５６個のＸ，Ｙ座標デ
ータ（０．０），（０，１），（０，２），（０．３）
，・・・・・・（０．１５），（１，０）・・・・・・
（１，１５），（２，０）・・・・・・（２．１５），
（３，０）・・・・・・（３，１５），（４．０）・・
・・・・（１５，０）・・・・・・（１５．１５）が順
次発生されたとする。

（なお、座標データは、ラスタ型表示装置において表示
されるべきドットについてのみ発生される） そうすると、座標データ（０．０），（０．１），（０
．２），（０．３）が第１読取書込サイクルでメモリ語
０のビット位置０，４，８．１２に書込まれ、座標デー
タ（０．４），（０．５），（０．６），（０．７）が
第２読取書込サイクルでメモリ語１のビット位置０，４
，８．１２に書込まれ、座標データ（０，８），（０．
９），（０，１０），（０，１１）が第３読取書込サイ
クルでメモリ語２のビッ に書込まれ、座標データ（０．１２），（０，１３）（
０，１４），（０．１５）が第４読取書込サイに書込ま
れ、座標データ（１，０），（１．１），（１．２），
（１．３）が第５読取書込サイクルでメモリ語０のビッ
ト位置１，５，９．１３に書込まれ、座標データ（１．
４），（１，５），（１．６），（１，７．）が第６読
取書込サイクルでメモリ語１のビット位置１，５，９．
１３に書込まれ、・・・・・・座標データ（１５．８）
，（１５，９）（１５，１０），（１５．１１）が第６
３読取書込サイクルでメモリ語１４のビット位置３，７
，１１．１５に書込まれ、座標データ（１５．１２）（
１５．１３），（１５．１４），（１５．１５）が第６
４読取書込サイクルでメモリ語１５のビッうに、全座標
データを最初にメモリにプロットするのに６４×２メモ
リ・サイクルを要するのみである（１つの読取書込サイ
クルは２つのメモリ・サイクルから成る）。

次に、座標データをラスタ型出力装置にビット信号とし
て連続的に供給するのに最適なように座標データをメモ
リにプロットし直すために、メモリを第３Ａ図において
Ｍ＝４，Ｎ＝４，Ｋ＝４，Ｌ＝１として線フォーマット
化する。

これは、上述のようにメモリ語を単位として行われるの
で、これに必要な時間はメモリ語の数の２倍すなわち６
４個のメモリ・サイクルに相当する時間である。

従って、この例の場合、本発明によれば、全座標データ
をラスタ型出力装置にビット信号として供給するのに最
適なメモリ位置にプロットするのに１２８＋３２＝１６
０メモリ・サイクルを要するのみである。

これに対し、従来のように、最初からラスタ型出力装置
の出力面を、１６個のドットを含む１っの行から成る線
形配列体の集合とみなし、すなわち、最初からメモリが
第３Ａ図のように（ただしＭ＝４，Ｎ＝４，Ｋ＝４，Ｌ
＝１）フォーマット化されているものとして座標データ
をメモリにプロットしようとすると、第１読取書込サイ
クルで座標データ（０．０）がメモリ語０のビット位置
０にプロットされ、第２読取書込サイクルで座標データ
（０．１）がメモリ語１のビット位置０にプロットされ
、・・・・・・第１６読取書込サイクルで座標データ（
０．１５）がメモリ語１５のビット位置０にプロットさ
れ、第１７読取書込サイクルで座標データ（１，０）が
メモリ語１のビット位置１にプロットされ、・・・・・
・第２５６読取書込サイクルで座標データ（１５．１５
）がメモリ語０のビット位置１５にプロットされる。

このように従来方式では１つの読取書込サイクルで１つ
の座標データしかプロットされないので、すべての座標
データをプロットするのに、２５６×２＝５１２メモリ
・サイクルを要する。

よって、本発明によれば、この例の場合、従来方式の約
１／３の時間でよいことがわかる。

連続して発生する座標データの数が多くなればなるほど
、また、上記Ｍ及びＮの値が大きくなればなるほど、メ
モリに座標データ．をプロットする時間が従来よりも短
くなる。

装置のプログラム的実行 第９乃至１２図を参照するに、メモリ及び再フォーマッ
ト化論理装置３７の詳細な図が示されている。

第９図はランダム・アクセス・メモリ１６中のデータの
再フォーマット化即ち再配列を遂行するためのデータ流
れ図を示している。

第１０図はアドレス兼制御装置１９のみならず制御兼ア
ドレス選択器２０を示している。

第１１図はフォーマット変換論理装置の内容をＭ個の同
一のシフト・レジスタ配列体へ分割する実施例を示す。

第１２図はフォーマット変換素子１８中に使用されたＭ
個の同一シフト・レジスク配列体の１つの型を示してい
る。

装置を評価するためには、次の番号の付せられた順序段
階がメモリ・フォーマット再配列を遂行するために第９
−１２図に述べられた論理装置を動作させる。

特に第９及び１０図を参照されたい。

段階１−５は装置を初期設定するものである。

１．再配列アドレス計数器ロード・データ選択器１０１
をＮ−１源を選択する様セットする。

２．再配列アドレス計数器１１５上のロード線１０３を
これにＮ−１をロードする様クロツクを与える。

苧．再配列選択器１０１を加算器源１０５を選択する様
セットする。

４．メモリ１６に至る制御兼アドレス選択器２０を再配
列アドレスのみがメモリ１６ヘゲートされる様セットす
る。

これはゲート１０７及び１０９が閉ざされ、ゲート１１
１が開かれる事を意味する。

５．メモリ入力データ選択器１５を再配列メモリ１８か
らのデータのみがメモリ１６にゲートされ得る様にセッ
トする。

従って第９図において、線Ａ及びＢによって駆動される
ＡＮＤゲートはオフとなり、線Ｃによって駆動されるＡ
ＮＤゲートはオンにされる。

次の段階はデータをメモリ１６から読み取りこれを再配
列メモリ１８に置くために装置を初期設定するものであ
る。

６．計数制御装置１１３を計数器１１５の再配列アドレ
スが計数線１１７がクロックされた時にインクレメント
される様にセットする。

７．シフト線１１３がクロツクされた時データがメモリ
ヘシフトされる様に再配列メモリ１８及びその入／出選
択線１３５をセットする。

８．サイクル・リクエスト線がクロツクされた時データ
がメモリ・データ・レジスタ１７へ読み取られる如くメ
モリ１６の読取り／書込み選択器１３７をセットする。

９．サイクル計数器１２３に対するロード線１２１をク
ロツクする。

この点に関しては第１０図を参照されたい。

次の段階はメモリ１６からの情報を再配列メモリ１８へ
転送させるものである。

１０．メモリ・データ・レジスタ１７に経路４７を経て
データをロードするためにメモリ・サイクル・リクエス
ト線１３１にクロックを与える。

１１．再配列メモリ・シフト線１３３にクロツクを与え
る。

この線は経路４３を経てレジスタ１７からデータを再配
列メモリ１８へ転送する。

１２．もしサイクル計数０線１２７が真ならば段階１６
へジャンプする。

第１０図参照。１３．レジスタ１１５中のアドレスを１
だけデクレメントするために再配列アドレス計数線１１
７にクロツクを与える。

１４．レジスタ１２３中のサイクル計数を１だけデクレ
メントするためにサイクル計数線１２５にクロツクを与
える。

１５．段階１０ヘジャンプ。

次の段階は再配列メモリ１８からのデータをメモリ１６
へ転送するため装置を初期設定するものである。

１６．計数線１１７がクロツクされる時再配列アドレス
がインクレメントされる如く計数制御線１１３をセット
する。

１７．再配列メモリ選択線１３５をシフト線１３３がク
ロツクを受けた時にデータがメモリ１８からシフトして
出される様にセットする。

１８．メモリ読取り／書込み線１３７をサイクル・リク
エスト線１３１がクロツクされた時にデータがデータ選
択バス４５からメモリ１６へ書き込まれる様にセットす
る。

１９．サイクル計数器１２３のロード線１２１をクロツ
クする。

次の段階は再配列メモリから抽出されたデータをメモリ
１６へ書き込む。

２０．メモリ・サイクル・リクエスト線１３１にクロツ
クを与える。

この線はメモリ１６に再配列体１８からのデータをロー
ドする。

２１．再配列バツファ・シフト線１３３をクロツクする
。

これは新しい語をメモリ１６に提示する。２２．もしサ
イクル計数線１２７が０であるならば段階２６にジャン
プする。

２３．再配列体アドレス・カウンク・クロック線１１７
をクロツクし、アドレス計数器１１５を１だけインクレ
メントする。

２４．計数器１２３中のサイクル計数をデクレメントす
るためにサイクル計数器計数線１２５をクロツクする。

２５．段階２０ヘジャンプ。

次の段階は必要とされる場合に次の再配列タスクのため
装置を初期設定するものである。

２６．もし計数器１１５の最後のメモリ・アドレスがＫ
Ｎ−１に等しい時は段階２９ヘジャンプする，２７，再
配列アドレス計数ロード線１０３をクロツクし、Ｎだけ
アドレスをインクレメントする。

２８．段階６にジャンプする。

オペレータがより多くのデータ・ポイントを既存のラス
タ表示に挿入する事が望まれる場合には、線フォーマッ
トから領域フォーマットへ全表示装置を再フォーマット
化する必要がある。

次いで全体は領域フォーマットから線フォーマットへ再
配列される。

【図面の簡単な説明】

第１Ａ図はデータをバツファへ点プロットし、このデー
タをラスタ表示装置を駆動するために再配列するための
第１のレベルの論理的実施例を示した図である。 １・・・・・・コード化情報源、３９・・・・・・領域
語フォーマット化装置、３７・・・・・・メモリ兼再フ
ォーマット化論理装置、４１・・・・・・ラスタ・シン
ク、１０・・・・・．汎用計算機、１１・・・・・・入
カバツファ・レジスタ、１２・・・・・・データ変換論
理装置、１３・・・・・・アドレス兼制御論理装置、１
４・・・・・・領域フォーマット化レジスタ、１５・・
・・・・組合せ論理装置、１６・・・・・・ランダム・
アクセス・メモリ、１７・・・・・・メモリ・データ・
レジスタ、１８・・・・・・フォーマット変換論理装置
、１９・・・・・・アドレス兼制御装置、２０・・・・
・・制御兼アドレス選択器、２１・・・・・・ドット発
生回路、，２２・・・・・・表示アドレス兼制御論理装
置、２３・・・・・・表示管。 第１Ｂ図はラスタ・コード化情報がバツファされ、コー
ド化されたデータへ変換されるため方形サブアレイへ再
フォーマット化される逆動作の実施例である。 ４１′・・・・・・ラスタ情報源、３７′・・・・・・
メモリ兼再フォーマット化論理装置、３９’・・・・・
・コード化語フォーマツト化装置、１・・・・・・コー
ド化情報シンク、２３・・・・・・走査器、２４・・・
・・・線フォーマット・レジスク、３１・・・・・・走
査器アドレス兼制御論理装置、２５・・・・・・組合せ
論理装置、２６・・・・・・ランダム・アクセス・メモ
リ、２７・・・・・・メモリ・データ・レジスタ、２８
・・・・・・フォーマット変換論理装置・・・・・・ア
ドレス兼制御装置、３０・・・・・・制御兼アドレス選
択器、３２・・・・・・形状認識論理装置、３３・・・
・・・アドレス兼制御論理装置、３４・・・・・・入力
レジスタ・バツファ、３５・・・・・・汎用計算機。 第２図はビット・アドレス可能メモリのＸ，Ｙ座標及び
対応するアドレスを表わしたポイント即ちドツトのメモ
リ配列体を示した図である。 第３Ａ図は点、そのＸ，Ｙ座標及びその対応語組織メモ
リ・アドレスを示した線フォーマット・メモリに対する
メモリ・マップである。 第３Ｂ図は点の配列及びそのＸ，Ｙ座標が対応するアド
レスによって示されたサブアレイ中に組み込まれたメモ
リ・マップを示した図である。 第４Ａ図はＮ個の順次にアドレスされる語から到来する
ＭＮ２個の点より成るブロックに群分けされた点の配列
体を示した図である。 第４Ｂ図はブ吊ツク内のドット即ちビット・パターンを
示した図である。 第５Ａ及び５Ｂ図は夫々線フォーマット及び領域フォー
マットをなす語のためのブロックを示す図である。 第６Ａ−６Ｃ図はプロットされるべき点のビット・マッ
プから出発し、夫々線フォーマット（第６Ｂ図）及び領
域フォーマット（第６Ｃ図）を使用してメモリ中の対応
するアドレス表示を得るための点プロツトを示した図で
ある。 第７Ａ及び７Ｂ図は夫々線及び領域フォーマットのため
のアドレス変換を示した図である。 第８Ａ及び８Ｂ図は、領域フォーマット即ちサブアレイ
・フォーマット及び再配列後の線形配列（線）フォーマ
ットをなすランダム・アクセス・メモリ１６を示した図
である。 第９図は第１Ａ図のメモリ及び再フォーマット化論理装
置３７に対するデータ流を詳細に示した論理図である。 １４・・・・・・領域フォーマット・レジスタ、１５・
・・・・・組合せ論理装置、１６・・・・・・ランダム
・アクセス・メモリ、１７・・・・・・メモリ・データ
・レジスタ、１８・・・・・・再配列メモリ・フォーマ
ット変換論理装置。 第１０図は第１Ａ図の選択器２０及び制御論理装置１９
の詳細を示した図である。 １０５・・・・・・加算器、１１５・・・・・・計数器
、１２３・・・・・・計数器、１２７・・・・・・零計
数検出器。 第１１図はシフト・レジスタの使用に適した第１Ａ図及
び第９図中のフォーマット変換論理装置１８のデータ変
換を示した図である。 第１２図は変換論理装置１８のためのシフト・レジスタ
配列体を示した図である。

Claims (1)

1. 【特許請求の範囲】 １ 行又は列に沿って出力面に連続的にドットを形成す
   るラスク型出力装置の前記出力面に可視表示又は記録さ
   れるべき像を構成する複数個のドットの前記出力面にお
   ける位置をそれぞれ示す一連の座標データをビット信号
   として前記ラスク型出力装置に供給する方法において、 前記ラスク型出力装置の出力面を、各行及び各列がそれ
   ぞれ複数個のドットから成る方形配列体とみなし、複数
   のドット位置を含むメモリ語単位で読取り及び書込みが
   可能なメモリのそれぞれ別個の位置に記憶され得る複数
   個のメモリ語をそれぞれ別個の前記方形配列体に対応さ
   せ、連続して発生される座標データをそれぞれにこれら
   に対応するメモリ語の対応するビット位置にメモリ語単
   位でプロットする過程と、 前記ラスク型出力装置の出力面を、行及び列の一方が１
   つのドットから成り且つ行及び列の他方が複数個のドッ
   トから成る線形配列体とみなし、この線形配列体のドッ
   トを含む互いに隣接した複数の前記方形配列体にそれぞ
   れ対応する複数個のメモリ語を前記メモリから読取る過
   程と、前記読取られた複数個のメモリ語のビット信号の
   うち前記線形配列体を構成するドットに相当する前記方
   形配列体のドットに対応したビット信号を前記線形配列
   体のドットの配列順に並べて新たなメモリ語として前記
   メモリに書込む過程と、前記メモリから前記新たなメモ
   リ語を順次読取つて前記ラスク型出力装置に供給する過
   程と、を含むラスク型出力装置に対する座標データ供給
   方法。