JPS6045290A - 画像メモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ＋ａ）　発明の技術分野 本発明は、図形５画像等のメモリ制御装置に係り、特に
同一メモリを用いて、縦横方向の２間引きデータ（縮小
データ）及び原データの保持。

読み出しを行うことができるメモリ制御装置に関する。

ｆｂ）　技術の背景 最近、文書類をイメージ情報の侭、伝送、蓄積、処理す
る技術が著しく進歩しつつあるが、イメージ情報は符号
化された数値文字情報に比べて多くのメモリを必要とす
る。

このようなイメージ情報を蓄積するメモリの方は、例え
ば光ディスク等、実用化が進められているが、そのイメ
ージ情報をディスプレ・イ」−に表示する技術に関して
は、未だ充分な技術が確立されていないのが現状である
。

然して、該ディスプレイの表示を見る人間の目の方は、
原データから、例えば縦横それぞれ２に間引きしたデー
タでも、充分判読できる特性があり、本発明はこの目の
特性に着目して考えだされたものであり、画像メモリに
蓄積されている原データから、効率良く間引きデータを
取り出して表示する方法に関連している。

ＦＣ＋　従来技術と問題点 図形２画像情報等のメモリ制御装置において、該情報の
間引きデータ（縮小データ）及び原データを保持する手
段として、従来においては、■原データと間引きデータ
を別のメモリに保持する。

■原データのみを保持し、間引きデータが必要な場合は
、・原データを読み出し、間引き回路を通して間引きデ
〜りを作成する。等の方法がある。■の方法は、図形２
画像の処理を行う為に、両方のメモリを操作しなければ
ならす、処理量が膨大になる欠点があり、■の方法は、
原データを読み出して間引きデータを作成する為、単位
時間当たりに出力できる間引きデータ量が原データのＡ
になり、高速処理には不都合となる問題があった。

（ｄ）　発明の目的 本発明は上記従来の欠点に鑑み、図形、画像情報の処理
について、原データのみを操作すれば、自動的に縦横方
向の２間引きデータ（縮小データ）が得られるメモリ制
御装置を提供することと、原データと間引きデータの読
み出しについて、ｌ’、＜位時間当たりに読み出せる情
報量を同一にすることができるメモリ制御装置を提供す
ることを目的とするものである。

ｆｅｌ　発明の構成 そしてこの目的は、本発明によれば、２値の画像情報を
保持する為の第１と第２のメモリ装置を具備した画像メ
モリ制御装置であって、該メモリ装置に格納する情軸を
、偶数ビット列と奇数ピント列に分割し、それぞれを上
記第１のメモリ装置と第２のメモリ装置に、１倍型位で
交互に保存することを特徴とする画像メモリ制御装置を
提供することによって達成される。

（ｆｌ　発明の実施例 本発明の主旨を要約すると、本発明の画像メモリ制御装
置は、図形１画像を保持するメモリを２つのバンクに分
け、更に図形１画像の原データを、偶数ビット列と奇数
ビット列に分割し、それぞれを１倍型位で、上記２つの
バンクに交互に保持し、間引きデータ又は原データを、
単位時間当たりの出力量を一定にして、選択的に出力す
るようにしたものである。

以下本発明の実施例を図面によって詳述する。

第１図は本発明を適用した画像データ処理システムの構
成例を示した図である。

図面において、１は図形１画像情報を保持する画像メモ
リであり、且つラスタースキャン方式のＣＲＴディスプ
レイ装置のりフレソシュハノファを兼ねている。画像メ
モリのサイズはａＸｂビットであるものとする。２はＣ
ＲＴディスプレイ装置の画面走査用のＣＲＴコントロー
ラ（以下ＣＲＴＣという）、３はラスタースキャン方式
のＣＩＩＴビットマツプディスプレイ　（画面の１画素
とメモリの１ビツトが対応している）装置であり、その
解像度はａ／２　Ｘ　ｂ／２画素である。従って、ＣＲ
Ｔディスプレイ装置３には、画像メモリデータを縦横２
間引きをして表示すれば、画像メモリに保持された全体
の画像がχに縮小して表示され、間引きを行わず、原デ
ータを用いれば、全体の×の部分が元の解像度の侭表示
されることになる６４は高解像度のスキャナで、このス
キャナから入力された図形。

画像情報が、画像メモ１月に格納され、原データとなる
。５はプリンタで画像メモ１月中の画像情報をプリント
アウトする。６は１像情報の処理。

画面の処理を行う制御装置であり、通常マイクロプロセ
ソザー等が使用される。

以上のシステム構成において、スキャナ４がら読み込ま
れた原稿の内容が、画像メモ１月に原データとして格納
され、更に縦横共％に間引きされて、原稿全体がＣＲＴ
ディスプレイ装置３に縮小表示される。又原稿の一部を
縮小しないで（間引きしないで）、原データの侭表示す
ることも可能である。（この場合は拡大とも言える） そして、ｊｍ常」二記縮小データはＣＲＴ等の画面モニ
ター用に、原データは高精度の図面作成用に使用される
。

更に、画像メモリ１に保持されているデータに関して、
各種の変換処理を行う為には、原データのみを操作すれ
ば良く、その結果が２間引き画像として、ＣＩ？Ｔディ
スプレイ装置３に表示される。

第２図が第１図の画像メモ１月の詳細ブロックを示す図
であり、１１がメモリアレ一部であり、２１ば制御装置
６からのアクセスとＣＲＴＣ２からのアクセスの競合側
ｊ「１１回路であり、同時に両者がメモリアレー１１を
アクセスすることがないことを保障する。２２は間引き
表示の場合のメモリアレー１１へのアドレスを、（：Ｉ
？ＴＣ２から出力されるアドレスから作成する回路であ
り、後述する第３図のアドレス選択回路１６．１７へ接
続される。２３は制御装置６へ送出するメモリアレ−１
１からの出力データのバッファであり、ｎビットからな
る。２４ばＣＲＴディスプレイ装置３へ送出するメモリ
アレー１１からの出力デークバッファであり、ｎビット
からなる。２５る。

本図において、実線はデータを示し、点線Ｇまｌｉｔ制
御信号を示している。

第３図はメモリアレ一部１１の詳細ブｌコ・ノクレ１で
ある。１２．１３は制御回路からの書き込め、データＧ
こついて、偶数ビット列、奇数ビ・）’　列”：　１語
−ａ′−ツ交互に保持する％ｎビット構成のメモリ）＜
ンクである。１４は入力（書き込み）データ切り替え回
路であり、第４図に示すように、２人力、１出力のマル
チプレクサ−で構成され、メモリバンク（０）１２へは
制御装置６からの書き込めア１ルスカ＜（、男数の時は
、偶数ビット列を、該アドレスが奇数の時は、奇数ビッ
ト列を、それぞれ出力し、メモリバンク（１）へは、制
御装置６からのアドレスが偶数の時は、奇数ビ・ノド列
を、該アドレスが奇数の時は偶数ビット列を出力する。

１５は出力（δＪｔみ出し）データ切り替え回路であり
、第５図Ｑこ示Ｊ−ように、３人力、１出力のマルチプ
レクザーで構成され、間引きをしない場合は、第６図の
バンク（０）　１２．　（１）　１３の両者の第１語の
データを、第７図のように組み替えて出力し、間引きを
行う場合は、バンク　（０）　１２の第ｍ語と、バンク
　（１）１３の第ｒｎ＋１語（ここで、Ｉｎは偶数）の
データを第８図のように組み立てて出力する。１６はバ
ンク　（０）１２のアドレス選択回路であり、３人力。

■出力のマルチプレクザーで構成され、制御装置６から
のアクセス時には、制御装置６からのアドレスを、又Ｃ
Ｉ？ＴＣ２からのアクセスで、且つ間引きなしの場合に
は、ＣＲＴＣ２から出力されるアドレスを、更にＣＲＴ
Ｃ２からのアクセスで、且つ間引きをする場合は、ＣＲ
ＴＣ２から出力されるアドレスを、１ピッ１−左シフト
したアドレスの最下位の第１ビット目に“０パを伺加し
た値（即し、原アドレスを２倍にしたアドレス）をアド
レスとして、それぞれメモリバンク（０）　１２に出力
する。１７はバンク（１’）　１３のアドレス選択回路
であり、３人力。

１出力のマルチプレクサ−で構成され、制御装置６から
のアクセス時には、制御装置６からのアドレスを、又Ｃ
ＲＴＣ２からのアクセスで、ｆＬつ間引きなしの場合は
、ＣＲＴＣ２から出力されるアドレスを、更にＣＲＴＣ
２からのアクセスで、且つ間引きをする場合は、ＣＲＴ
Ｃ２から出力されるアドレスを、１ピント左シフトした
アドレスの最下位の第１ピノ）目に“１”を付加した値
（即ち、原アドレスを２侑」−１したアドレス）をアド
レスとして、それぞれメモリバンク（１）　１３に出力
する。

ＣＩ？ＴＣ２からのアドレスと各メモリバンクへのアド
レス変換については、第１０図、第１１図にて詳述する
。

第４図は入力データ切り替え回路１４の詳細図であり、
ＡＤｌ？ＳＯはアドレス選択回路１６．１７からの出力
アドレスの最下位ビットであり、制御装置６からのライ
ドア１゛レスの場合は、書き込めアドレスの最下位ビッ
トである。

第５図は出力データ切り替え回路１５の詳細図であり、
間引きアリ、間引きナシは、それぞれ間引きを行うか、
又は行わないかを示す選択信号であリ、第２図における
アクセス制ｔａｎ回路２１及び表示選択回路２５で作成
される。ＡＤＲ５Ｏはアドレス選択回路１６．１７から
の出力ア１ルスの最下位ビットであり、ＣＲＴＣ２から
のアドレスで、間引きを行う場合は前記付加ビｙ　Ｉ□
である。

第６図は、ｎ−１６の場合の、メモリバンク（０）１２
及びメモリバンク（１）　１３の語番号及び保持するビ
ット番号との対応を示す図である。

第７図は、ｎ−１６の場合で、間引きをしない場合の入
出力データのピント列の並びを示す図であり、第８図は
間引きを行う場合の出カデ−りのビｙ　１〜列の並びを
示す図である。

第９図は制御装置６及びＣＲＴＣ２がら見た、画像メモ
１月のビット対応とアドレスの割り付＆ノを示す図であ
り、本図の語番号が第６図の語番呼に対応している。

以下に、画像メモリ部の動作ζこつぃて、制御装置６か
らのアクセスと、ＣＲＴＣ２からのアクセスに分りで説
明する。

制御装置６からのアクセスについては、常に原データの
形で行われるので、書き込みの場合は、第７図のような
どノド列のデータが、第３図、第４図で説明した入力デ
ータ切り替え回路１４により、第６図に示すように、書
き込みアドレスが偶数の時は、バンク（０）　１２には
偶数ビット列データが、バンク（１）　１３には奇数ビ
ット列データが入力され、又書き込みアドレスが奇数の
時は、バンク（０）１２には奇数ビット列データが、バ
ンク（１）１３には偶数ビット列データが入力され、そ
れぞれのバンクに書き込まれる。

読み出しの場合は、第６図のように、２つのメモリバン
クに交互に保持されている偶数ビ・７１列データと奇数
ビン１〜列データとが、第３図、第５図で説明した出力
データ切り替え回路により、第７図のようなピント列に
組み替えられて出方される。

ＣＩ？ＴＣ２からのアクセスは、読み出しのみであり、
間引きをしない場合は、前述の制御装置６がらアクセス
時の読み出し時と全く同様である。然して、間引きを行
う場合は、ＣＲＴＣ２は第９図の左上Ｚの部分がりフレ
ソシュバッファとなるようにアドレスを出力させると共
に、メモリバンク（０”）　１２には第３図のバンク０
アドレス選択回路１６を介して、ＣＲＴＣ２からのアド
レスを１ビット左シフトしたアドレスの最下位の第１ビ
ツト目に“０”を（＝Ｊ加した値をアドレスとして供給
し、メモリバンク（１）１３には第３図のバンク１アド
レス選択回路１７を介して、ＣＲＴＣ２からのアドレス
を１ビット左シフＩしたアドレスの最下位の第１ビツト
目に“１″を（−１加した値をアドレスとして供給する
ことにより、バンク（０）　１２．バンク　（１）１３
の各ｋから偶数ヒツト列のみを読み出し、第３図、第５
図の出力データ切り替え回路１５により、第８図のよう
なビット列データを組み立てて出力する。このようにし
て、第９図に示すメモリデー−夕の内、ｔｔｘ　ｔｉと
も偶数ビ・、１・番号のデータのみが読み出され、縦横
共に２に間引きされた（縮小された）情報がＣＩ？Ｔデ
ィスプレイ装置３上に表示される。

上記の表示過程を更に具体的に説明すると、以下のよう
になる。即ち、第９図をｎ　＝１６．　ａ　＝９６゜ｂ
−１２の場合（ディスプレイ画面のドツト数は４８×６
の場合）について書き直すと、メモリの語番号は第１０
図の通りとなる。

一方、ＣＲＴＣ２は表示すべきデー−夕を保持した画像
メモリ１のアドレスを順次出力するが、この場合は上記
メモリの左上Ｚ部分（第１０図太線枠内）を、間引きし
ない場合と同等となるように設定して出力するのである
。（このことが、１１：Ｉ述のりフレソシュハノファと
なるようにアドレスを出力することを意味する） 即ち、ＣＲＴＣ２から出力されるアドレスは０，１，２
．−６．７，８，１２，１３，１４，１８，１９．２帆
２４，２５．２Ｇ、３０，３１．３２．（１゜１　、２
、−−−−となる。このアドレスがメモリバンク　（０
）　１２　、　（１）　１３に与えられる時は、前述の
ように１ピノ１−左シフトして、最下位の第１ピツ１目
ニ０　、　１　ヲ付加しているので、実際にバンク０，
１に与えられるアドレスは第１１図に示すようになり、
第１０図で見ると斜線部で示した語となり、縦方向も一
ライン毎に読み出され、横方向は各語の偶数ビットのみ
が読み出されているので、結局縦横共に２に間引きされ
た情報がＣＩＩＴディスプレイ上に表示されることが理
解される。

第１２図が、第９図で説明した画像メモ１月とＣＲＴデ
ィスプレイ上の画面３との関係を示した図であり、左側
の画面３は間引きナシデーりの画面を示し、右側の両面
３は縦横方向に２間引きしたデータの画面を示している
。

この図から明らかな如＜、原データと間引きデクの読み
出しについて、単位時間当たりに読み出情報量が同一に
なっていることが判る。

以上の説明から明らかなように、本発明の一実施例によ
れば、ＣＲＴディスプレイ上に画像情報を、原データの
侭の表示と、間引き（縮小）表示とが同一のメモリを用
いて行うことができる為、コスト、スペースの削減効果
があり、又画像の処理についても、原データのみを操作
すれば、その結果が間引きデータとしてＣＲＴディスプ
レイ上に表示できることから、処理能率の向上が図れる
という利点がある。

尚、本実施例においては、縦横方向２間引きデータを作
成するのに、偶数ビット列のみを読み出す方法で説明し
たが、この方法に限るものでないことは云う迄もない。

又、画像メモリの語番号を横方向に付与した例で説明し
ているが、これも横方向に限定する必要のないことは云
う迄もない。

（ｇｌ　発明の効果 以上、詳細に説明したように、本発明の画像メモリ制御
装置は、２値のトソトバクーンで表される画像情報舛つ
いて、縦横２間引きデータと原データとの保持を同一メ
モリ内で、データを重複することなく行えるので、コス
ト、スペースの削減の効果があり、又画像情報の処理に
ついて、原データのみを操作すれば、自動的に間引きデ
ータが得られ、処理効率が改善される効果がある。

【図面の簡単な説明】

第１図は本発明を適用した画像処理システムの一構成例
を示した図、第２図は第１図で示した画像メモリ部の詳
細をブロック図で示した図、第３図は第２図で示したメ
モリアレ一部の詳細をブロック図で示した図、第４図は
入力データ切り替え回路の詳細をブＩコック図で示した
図、第５図は出力データ切り替え回路の詳細をブロック
図で示した図、第６図はメモリバンクの語番号と保持す
るピッｌ−列との対応を示した図、第７図は間引きしな
い場合の、メモリアレ一部の入出力データのビット列の
並びを示す図、第８図は間引きを行う場合の、メモリア
レ一部からの出力データのビット列の並びを示す図、第
９図は画像メモリのビット対応とアドレスの割り付けを
示した図、第１０図は第９図のアドレスの割り付けの具
体例を示した図。 第１１図はＣＲＴコントローラから出力される第１０図
のアドレスが、実際にメモリバンク帆１にり−えられる
時の具体例を示した図、第１２図は第９図で説明した画
像メモリとＣＲＴディスプレイ上の画面とき関係を示し
た図である。 図面において、１は画像メモリ、２はＣＩ？Ｔコントロ
ーラ、３はＣＲＴディスプレイ装置、４はスキャナ、６
は制御装置、１１ばメモリアレ一部、１４ば入力（古き
込み）データリｊり替え回路、１５ば出力（読み出し）
データ切り替え回路、１６はバンクロアドレス選択回路
、１７はバンク１アドレス選択回路、２１はアドレス制
御回路、２２はＣＲＴアドレス生成回路、２５は表示選
択回路、２３は制御装置用３Ｊコみ出しバッファ、２４
はＣＲＴ用読み出しバッファ、をそれぞれ示す。 竿乙図 第７図 ６２　ｔｌｌ／ｌ）／ｌ／４７）２　１８／６／２／４
茅を凶 華＋ＯＴＤ 第　１１　司

Claims (3)

【特許請求の範囲】
1. （１）２値の画像情報を保持する為の第１と第２のメモ
   リ装置を具備した画像メモリ制御装置であって、該メモ
   リ装置に格納する情報を、偶数ビット列と奇数ビット列
   に分割し、それぞれを上記第１のメモリ装置と第２のメ
   モリ装置に、１語単位で交互に保存することを特徴上す
   る画像メモリ制御製置。
2. （２）　特許請求の範囲第１項記載の画像メモリ制御製
   置において、第１と第２のメモリで構成される画像メモ
   リから、偶数ビット列或いは奇数ピッ１〜列のみを読み
   出して、縦横方向の２間引きデータを構成するように制
   御することを特徴とする画像メモリ制御装置。
3. （３）　特許請求の範Ｕ！ＩＩ第１項記戦の画像メモリ
   制御装置において、第１と第２のメモリで構成される画
   像メモリの語番号を、ビット列が並んでいる方向に付与
   し、０番地を基点にして縦横方向×部分を、間引きしな
   い場合と同様にアドレシングして、縦横方向の２間引き
   データを構成するように制御することを特徴とする画像
   メモリ制御装置。