JP5004424B2 - 画像処理装置，及び，コントローラドライバ - Google Patents

Description

本発明は，画像メモリ，及びそれを用いた画像処理装置に関し，特に，画像メモリへのデータの書き込み方法の改良に関する。

画像を表示する画像表示装置には，一般に，画像の画像データを保存する画像メモリが搭載される。かかる画像表示装置は，ＣＰＵその他の画像処理装置によって生成された画像データを，一旦，画像メモリに蓄積し，該画像メモリに蓄積された画像データを用いて画像を表示する。

画像メモリへのアクセススピードの向上は，表示装置における画像処理の速度を向上するために重要である。特許文献１には，１度に１画素分の画素データを更新することによって画像メモリへのアクセススピードを向上するデータ処理システムを開示している。

画像メモリへのアクセススピードは，より一層に向上されることが望まれる。
特開平７−２９５５３５号公報

本発明の目的は，全体としては，画像メモリへの画素データの書き込み速度を一層に向上し，以って画像処理の速度を向上するための技術を提供することにある。
詳細には，本発明の目的は，文字及びドローグラフィックのように，同一の色を有する画素を多く含む画像の画像データを画像メモリに高速に書き込み，これにより，前述のような画像データを高速に処理するための技術を提供することにある。

上記の目的を達成するために，本発明は，以下に述べられる手段を採用する。その手段に含まれる技術的事項には，［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために，［発明を実施するための最良の形態］で使用される番号・符号が付加されている。但し，付加された番号・符号は，［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

一の観点において，本発明による画像メモリ（１２）は，画像を保存するために使用される。当該画像メモリ（１２）は，前記画像に含まれる画素にそれぞれに対応付けられた画素データ記憶素子（３３）を備えたメモリセルアレイ（２７）と，前記画素に規定されるローアドレスの複数を選択ローアドレスとして同時に選択可能に構成された第１エリア選択回路（２２）と，前記画素に規定されるカラムアドレスの複数を選択カラムアドレスとして同時に選択可能に構成された第２エリア選択回路（２５）と，前記画素データ記憶素子（３３）のうち，前記選択ローアドレスと前記選択カラムアドレスとに対応する選択画素データ記憶素子（３３）に，同一の画素データを同時に書き込む書き込み回路（２３，２６）とを含む。当該画像メモリ（１２）は，複数の行及び複数の列に渡る矩形領域に含まれる画素の画素データが同一である場合（典型的には，当該画素の色が同一である場合），当該画素に対応する画素データ記憶素子に同時に画素データを書き込むことができる。このため，画像の書き込みを高速にすることができる。かかる構成を有する画像メモリ（１２）は，同一の画素データを有する画素を多く含む画像，特に，文字画像及びドローグラフィック画像の画像データを書き込むために必要な書き込みサイクル数を有効に減少させ，該画像データを画像メモリに高速に書き込むことを可能にする。

典型的には，画像メモリ（１２）は，以下のように構成され得る；メモリセルアレイ（２７）は，第１方向に延設された複数のワード線（３１）と第１方向と異なる第２方向に延設された複数のビット線（３２）とを更に備える。画素データ記憶素子（３３）のそれぞれは，前記第１方向に並べられ，且つ，対応するワード線（３１）に接続された複数のメモリセル（３４）を備える。第１エリア選択回路（２２）は，前記ローアドレスのそれぞれが選択されているか否かを示すローアドレス信号群（２８）を生成して書き込み回路（２３，２６）に供給し，第２エリア選択回路（２５）は，前記カラムアドレスのそれぞれが選択されているか否かを示すカラムアドレス信号群を生成して書き込み回路（２３，２６）に供給する。書き込み回路（２３，２６）は，前記ローアドレス信号群（２８）に応答して，前記複数のワード線（３１）のうち，前記選択ローアドレスに対応する選択ワード線を選択するワード線デコーダ（２３）と，前記カラムアドレス信号群（２９）に応答して，前記複数のビット線（３２）のうち，前記選択画素データ記憶素子（３３）に含まれるメモリセルに対応する選択ビット線を選択するビット線デコーダ（２６）を更に備える。

前記ローアドレス信号群（２８）が第１〜第Ｍローアドレス信号（２８_０−２８_Ｍ−１）を含む場合，第１エリア選択回路（２２）は，前記選択ローアドレスの最大値ｙ_ＭＡＸと，前記選択ローアドレスの最小値ｙ_ＭＩＮとを受け取り，前記最大値ｙ_ＭＡＸと前記最小値ｙ_ＭＩＮとに応答して，前記ローアドレス信号群（２８）を出力するように構成されることが好適である。この場合，第１エリア選択回路（２２）は，下記のように構成され得る；第１エリア選択回路（２２）は，電源電位と接地電位とのうちの一方電位を有する第１共通端子（４９）及び第２共通端子（５０）と，前記第１共通端子（４９）と前記第２共通端子（５０）との間に直列に接続された第１〜第（Ｍ＋１）直列スイッチ（４１）と，電源電位と接地電位とのうちの他方電位を有する第１〜第Ｍ端子（５１）と，第１〜第Ｍノード（Ｎ_０〜Ｎ_Ｍ−１）と，第１〜第Ｍ並列スイッチ（４２）と，前記最大値ｙ_ＭＡＸと前記最小値ｙ_ＭＩＮとに応答して前記第１〜第（Ｍ＋１）直列スイッチ（４１）と前記第１〜第Ｍ並列スイッチ（４２）とをオンオフするロジック回路（４３）とを備えている。第１〜第Ｍノード（Ｎ_０〜Ｎ_Ｍ−１）のうちの第ｉノード（Ｎ_ｉ）は，第ｉ直列スイッチ（４１_ｉ）と前記第（ｉ＋１）直列スイッチ（４１_ｉ＋１）とを電気的に結合する。第１〜第Ｍ並列スイッチ（４２）のうちの第ｉ並列スイッチ（４２_ｉ）は，前記第ｉ端子（５１_ｉ）と前記第ｉノード（Ｎ_ｉ）との間に接続される。第１〜第Ｍローアドレス信号（２８_０〜２８_Ｍ−１）のうちの第ｉローアドレス信号（２８_ｉ）は，前記第ｉノード（Ｎ_ｉ）の電位に応答して出力される。ロジック回路（４３）は，（ａ）前記第１〜第（Ｍ＋１）直列スイッチ（４１）のうち，前記第ｙ_ＭＩＮ直列スイッチ（４１_ｙＭＩＮ）と第（ｙ_ＭＡＸ＋１）直列スイッチ（４１_{ｙＭＡＸ＋１}）とをターンオフし，残りの直列スイッチをターンオンする。更にロジック回路（４３）は，（ｂ）前記第１〜第Ｍ並列スイッチ（４２）のうち，前記第ｙ_ＭＩＮ並列スイッチ〜前記第ｙ_ＭＡＸ並列スイッチとのうちから選択された少なくとも一の並列スイッチ（４２_{ｙＭＡＸ）}）をターンオンし，残りの並列スイッチをターンオフする。

この場合，ロジック回路（４３）は，第１〜第Ｍ並列スイッチ（４２）のうち，第ｙ_ＭＩＮ〜第ｙ_ＭＡＸ並列スイッチのうちから選択された複数の並列スイッチをターンオンすることが好適である。

また，第１エリア選択回路（２２）は，前記一方電位を有するプリチャージ端子（５７_０〜５７_Ｍ−１）と，前記第１〜第Ｍノード（Ｎ_０〜Ｎ_Ｍ−１）との間にそれぞれに接続された第１〜第Ｍプリチャージスイッチ（５６_０〜５６_Ｍ−１）とを備え，第１〜第Ｍプリチャージスイッチ（５６_０〜５６_Ｍ−１）は，プリチャージ信号（５９）に応答して，第１〜第Ｍノード（Ｎ_０〜Ｎ_Ｍ−１）をプリチャージ端子（５７_０〜５７_Ｍ−１）に電気的に接続することが好適である。

他の観点において，本発明による画像処理装置（４）は，画像のうちから画素データが同一である矩形領域を選択し，矩形領域に対応する矩形領域データ（１３）を生成する描画回路（１１）と，前記矩形領域データ（１３）に応答して前記画像を保存する画像メモリ（１２）とを含む。矩形領域データ（１３）は，前記矩形領域に含まれる画素の画素データを含み，且つ前記矩形領域の位置と幅と高さとを表す。画像メモリ（１２）は，前記画素にそれぞれに対応付けられた画素データ記憶素子（３３）を備えたメモリセルアレイ（２７）と，矩形領域データ（１３）に応答して，前記画素に規定されたローアドレスの複数を，選択ローアドレスとして同時に選択可能に構成された第１エリア選択回路（２２）と，矩形領域データ（１３）に応答して，前記画素に規定されたカラムアドレスのうちの複数を，選択カラムアドレスとして同時に選択可能に構成された第２エリア選択回路（２５）と，矩形領域データ（１３）に応答して，前記画素データ記憶素子（３３）のうちの前記選択カラムアドレスと前記選択ローアドレスに対応する選択画素データ記憶素子（３３）に，前記画素データを同時に書き込み可能に構成された書き込み回路（２３，２６）とを備えている。

かかる画像処理装置は，文字で構成される文字画像及びドローグラフィック画像の画像処理に好適である。

更に他の観点において，本発明によるコントローラドライバ（６２）は，背景画像に対応した背景画像ビットマップデータ（６４）と，前記背景画像に重ねあわされて表示される文字のフォントデータ（６５）とを外部から受け取る制御回路（７１）と，フォントデータ（６５）に基づいて画素データが同一である画素からなる矩形領域を規定し，前記矩形領域に対応する矩形領域データ（８１）を生成する描画回路（７３）と，前記矩形領域データ（８１）に応答して，前記画像に含まれる画素それぞれの画素データからなる文字用画像データ（８２）を保存する画像メモリ（７４）と，文字用画像データ（８２）と背景画像ビットマップデータ（６４）とを合成して合成画像ビットマップデータ（８３）を生成可能に構成されたフィルター回路（７６）と，合成画像ビットマップデータ（８３）に応答して表示パネル（６３）を駆動する駆動回路（７８）とを含む。矩形領域データ（８１）は，前記矩形領域に含まれる画素の画素データを含み，且つ前記矩形領域の位置と幅と高さとを表す。画像メモリ（７４）は，前記画素にそれぞれに対応付けられた画素データ記憶素子（３３）を備えたメモリセルアレイ（２７）と，矩形領域データ（８１）に応答して，前記画素に規定されたローアドレスの複数を，選択ローアドレスとして同時に選択可能に構成された第１エリア選択回路（２２）と，矩形領域データ（８１）に応答して，前記画素に規定されたカラムアドレスのうちの複数を，選択カラムアドレスとして同時に選択可能に構成された第２エリア選択回路（２５）と，矩形領域データ（８１）に応答して，前記画素データ記憶素子（３３）のうちの前記選択カラムアドレスと前記選択ローアドレスに対応する選択画素データ記憶素子に，前記画素データを同時に書き込むことにより前記文字用画像データを生成可能に構成された書き込み回路（２３，２６）とを備えている。

当該コントローラドライバ（６２）は，更に，色に対応付けられた色参照番号と，前記色参照番号それぞれに対応するＲＧＢデータとの対応関係を記述したカラーパレットデータ（６７）を保持するカラーパレット回路（７７）を備え，前記文字用画像データ（８２）は前記文字が表示される画素の色参照番号で構成され，背景画像ビットマップデータ（６４）は，背景画像の画素それぞれの色を指定する第１ＲＧＢデータで構成され，フィルター回路（７６）は，カラーパレットデータ（６７）を用いて，前記文字用画像データ（８２）に記述されている前記色参照番号を第２ＲＧＢ画素データに変換し，前記第１ＲＧＢデータと前記第２ＲＧＢデータとを演算して，前記合成画像ビットマップデータ（８３）を生成することが好適である。

本発明により，画像メモリへの画素データの書き込み速度を一層に向上し，以って画像処理の速度を向上するための技術が提供される。
また，本発明により，文字及びドローグラフィックのように，同一の色を有する画素を多く含む画像の画像データを画像メモリに高速に書き込み，これにより，前述のような画像データを高速に処理するための技術が提供される。

第１ 実施の第１形態
１．全体構成
図１は，本発明の実施の第１形態の表示装置を示す。本実施の形態では，表示装置１０は，ストロークフォントを高速に処理することができるように構成されている。具体的には，表示装置１０は，ＣＰＵ１とコントローラドライバ２とＬＣＤパネル３とストロークフォント処理回路４とを備えている。ＬＣＤパネル３には，画素が行列に並べられる。ＬＣＤパネル３には，水平方向にｘ軸が，垂直方向にｙ軸が規定され，そのｘ軸及びｙ軸により，ｘ−ｙ座標系が定義される。ＬＣＤパネル３の各画素は，ｘアドレス（カラムアドレス）及びｙアドレス（ローアドレス）によって指定可能である。

ＣＰＵ１は，表示画像に含まれる文字のフォントデータ６を生成する。フォントデータ６は，文字の中心線の形状と線の種類とで文字を表現するストロークフォント形式を有している。フォントデータ６は，文字を構成する線の形状を示すコマンドで構成され，一のコマンドには，線の位置及び形状を規定する制御点の座標と，線の種類を示す種類データと，線を構成する画素の画素データと，線の太さを示す太さデータとが記述される。画素データは，最も典型的には，画素の色を示す色データであり，ＲＧＢフォーマットで記述される。フォントデータ６の生成には，典型的には，表示可能な全ての文字のフォントデータを格納するフォントメモリ（図示されない）が使用される。

ストロークフォント処理回路４は，フォントデータ６から，文字で構成される表示画像の画像データを生成する回路である。本実施の形態では，当該画像データは，ビットマップ形式で記述される。以下では，ストロークフォント処理回路４によって生成される画像データは，ビットマップデータ５と記載される。ビットマップデータ５は，表示画像の画素それぞれの色を指定する画素データで構成されるデータである。生成されたビットマップデータ５は，ＣＰＵ１を介してコントローラドライバ２に送られる。

コントローラドライバ２は，ビットマップデータ５に応答してＬＣＤパネル３を駆動し，ＬＣＤパネル３に所望の文字を表示する。

ストロークフォント処理回路４は，ストロークフォント描画回路１１と画像メモリ１２とを備えている。ストロークフォント描画回路１１は，フォントデータ６に含まれているコマンドを逐次に解釈して，対応する該文字のビットマップデータ５を画像メモリ１２に生成する。ストロークフォント描画回路１１が文字のビットマップデータ５を画像メモリ１２に生成する動作は，以後，「文字を描画」すると表現されることがある。画像メモリ１２は，ビットマップデータ５を生成する作業領域として使用される。ストロークフォント描画回路１１によって「文字が描画」されて画像メモリ１２にビットマップデータ５が生成された後，そのビットマップデータ５がＣＰＵ１を介してコントローラドライバ２に送られる。

画像メモリ１２への画素データの書き込み速度の向上は，「文字の描画」を高速化する，即ち，ビットマップデータ５を高速に生成する上で重要である。図２Ａに示されているように，従来の画像メモリでは，画素ごとに画素データの書き込みが行われる。例えば，３行３列の画素に対応する画素データの書き込みは，９回に分けられて行われる。かかる方法は，画素データの書き込みを行うためには，画素データが書き換えられる画素の数だけ書き込みサイクルが必要である。これは，ビットマップデータ５を高速に生成するために好適でない。

一方，本実施の形態の表示装置１０は，一般に文字が同一の画素データで描かれることを積極的に利用して，画像メモリ１２への画素データの書き込みの高速化を実現する。具体的には，図２Ｂに示されているように，本実施の形態の画像メモリ１２は，文字に含まれる，ある矩形領域に含まれる画素の画素データが同一である場合，その画素の画素データを，同時に書き込むことが可能に構成されている。例えば，図２Ｂの例では，３行３列の画素に対応する画素データが，画像メモリ１２に同時に書き込まれる。文字は，通常，同一の画素データで描かれるから，このような処理は，文字で構成される画像の書き込みに極めて有効である。かかる動作を実現するためのストロークフォント描画回路１１と画像メモリ１２との構成及び動作が以下に詳細に説明される。

２．ストロークフォント描画回路１１
既述のように，ストロークフォント描画回路１１は，フォントデータ６に基づいて画像メモリ１２に「文字を描画」する。「文字の描画」は，概略的には，以下のようにして行われる。

ストロークフォント描画回路１１は，フォントデータ６から表示されるべき文字の形状を把握し，該文字に同一の画素データを有する画素からなる複数の矩形領域を規定する。後述されるように，文字を表現するために使用される矩形領域は，互いに重ね合わされることがある。

更に，ストロークフォント描画回路１１は，図１に示されているように，その矩形領域のそれぞれについて，その矩形領域の基準点の座標，矩形領域のｘ軸方向の幅Ｗ，ｙ軸方向の高さｈ，及び該矩形領域に含まれる画素の画素データを含む矩形領域データ１３を生成する。基準点の座標は，以下，基準座標と呼ばれ，また，そのｘ座標，ｙ座標は，それぞれ，ｘ_０，ｙ_０と記述される。

矩形領域データ１３の基準座標（ｘ_０，ｙ_０）は，矩形領域の位置を指定するためのものである。ゆえに，基準座標は，矩形領域の内部にある任意の座標を取り得る。例えば，基準座標は，矩形領域の中心点の座標であることが可能であり，矩形領域の角部の画素の座標であることも可能である。ただし，フォントデータ６に採用されるストロークフォント形式は，文字の中心線の形状と線の種類（線の色を含む）とで文字を表現するから，中心線上にある矩形領域の中心点の座標を基準座標に定めることによって該矩形領域の位置を指定することは，矩形領域の位置の算出に好都合である。本実施の形態では，基準座標（ｘ_０，ｙ_０）は，矩形領域の中心点の座標と定義される。

ストロークフォント描画回路１１によって生成された矩形領域データ１３は，画像メモリ１２に送られる。矩形領域データ１３に記述された矩形領域の画素の画素データが，画像メモリ１２に書き込まれ，「文字の描画」が行われる。ある矩形領域に含まれている画素の画素データは同時に画像メモリ１２に書き込まれ，これにより，高速に画素データの書き込みが行われる。

３．画像メモリ１２
図５は，画像メモリ１２の構成を示すブロック図である。画像メモリ１２は，Ｙアドレス制御回路２１と，Ｙエリア選択回路２２と，ワード線デコーダ２３と，Ｘアドレス制御回路２４と，Ｘエリア選択回路２５と，ビット線デコーダ２６と，メモリセルアレイ２７とで構成されている。メモリセルアレイ２７は，ワード線３１と，ビット線３２と，画素ブロック３３とを備えている。画素ブロック３３は，画素データを保存するための画素データ保存素子である。画素ブロック３３は，ＬＣＤパネル３の画素のそれぞれに一対一に対応しており，画素ブロック３３には，対応する画素の画素データが保存される。画素ブロック３３は，対応する画素のｘアドレス及びｙアドレスによってアドレスされる。画素ブロック３３は，水平方向（ｘ方向）に並べられたｎ個のメモリセル３４から構成されており，ｎビットの画素データを保存可能である。典型的には，画素データは，Ｒ（赤），Ｇ（緑），Ｂ（青）のそれぞれに８ビットが割り当てられた２４ビットのデータで構成される。メモリセル３４は，ワード線３１と，ビット線３２とが交差する位置にそれぞれに位置している。ワード線３１とビット線３２とを画素のｘアドレス及びｙアドレスに基づいてアドレスすることにより，その画素の画素データを保存するメモリセル３４にアクセスすることができる。

Ｙアドレス制御回路２１は，矩形領域データ１３に示されている矩形領域の中心のｙ座標ｙ_０と，矩形領域の高さｈとから，該矩形領域のｙアドレスの最大値ｙ_ＭＡＸと，ｙアドレスの最小値ｙ_ＭＩＮとを算出する。ｙアドレスの最大値ｙ_ＭＡＸと，ｙアドレスの最小値ｙ_ＭＩＮの算出方法としては，様々な方法が使用され得る。

例えば，ｙアドレスの最大値ｙ_ＭＡＸ，最小値ｙ_ＭＩＮは，高さｈが奇数である場合には下記式：
ｙ_ＭＡＸ＝ｙ_０＋ｈ／２，
ｙ_ＭＩＮ＝ｙ_０−ｈ／２，
によって算出され，高さｈが偶数である場合には下記式：
ｙ_ＭＡＸ＝ｙ_０＋ｈ／２，
ｙ_ＭＩＮ＝ｙ_０−ｈ／２−１，
によって算出されることが可能である。また，高さｈが偶数である場合に，上記の式の代わりに，下記式：
ｙ_ＭＡＸ＝ｙ_０＋ｈ／２−１，
ｙ_ＭＩＮ＝ｙ_０−ｈ／２，
によって算出されることが可能である。

この代わりに，ｙアドレスの最大値ｙ_ＭＡＸ，最小値ｙ_ＭＩＮは，高さｈが奇数であるか偶数であるかに関係なく，下記式：
ｙ_ＭＡＸ＝ｙ_０＋ｈ，
ｙ_ＭＩＮ＝ｙ_０，
又は，下記式：
ｙ_ＭＡＸ＝ｙ_０，
ｙ_ＭＩＮ＝ｙ_０−ｈ，
によって算出されることが可能である。

Ｙエリア選択回路２２は，該矩形領域のｙアドレスの最大値ｙ_ＭＡＸと最小値ｙ_ＭＩＮとに応答して，各ｙアドレスが選択されているか否かを示すｙアドレス信号２８_０〜２８_Ｍ−１をワード線デコーダ２３に出力する。ただし，Ｍは，行列に並べられた画素ブロック３３の行数である。これは，ｙアドレスが”０”以上”Ｍ−１”以下の値をとることを意味している。Ｙエリア選択回路２２は，選択されるｙアドレス，即ち，ｙアドレスｙ_ＭＩＮ〜ｙ_ＭＡＸに対応するｙアドレス信号２８をアクティブにする。書き込み時に選択されるｙアドレスは，複数であることが許されていることに留意されたい。

ワード線デコーダ２３は，ｙアドレス信号２８_０〜２８_Ｍ−１に応答して，ワード線３１を活性化する。複数のｙアドレスが選択される場合には，複数のワード線３１が同時に活性化される。ワード線３１がアクティブにされると，活性化されたワード線３１に接続されたメモリセル３４がビット線３２に接続される。

Ｘアドレス制御回路２４は，Ｙアドレス制御回路２１と同様に，矩形領域データ１３に示されている矩形領域の中心のｘ座標ｘ_０と，矩形領域の幅Ｗとから，該矩形領域のｘアドレスの最大値ｘ_ＭＡＸと，ｘアドレスの最小値ｘ_ＭＩＮとを算出する。ｘアドレスの最大値ｘ_ＭＡＸと，ｘアドレスの最小値ｘ_ＭＩＮの算出方法としては，様々な方法が使用され得る。

例えばｘアドレスの最大値ｘ_ＭＡＸ，最小値ｘ_ＭＩＮは，幅Ｗが奇数である場合には，下記式：
ｘ_ＭＡＸ＝ｘ_０＋Ｗ／２，
ｘ_ＭＩＮ＝ｘ_０−Ｗ／２，
によって算出され，幅Ｗが偶数である場合には，
ｘ_ＭＡＸ＝ｘ_０＋Ｗ／２，
ｘ_ＭＩＮ＝ｘ_０−Ｗ／２−１，
によって算出されることが可能である。また，幅Ｗが偶数である場合に，上記の式の代わりに，下記式：
ｘ_ＭＡＸ＝ｘ_０＋Ｗ／２−１，
ｘ_ＭＩＮ＝ｘ_０−Ｗ／２，
によって算出されることが可能である。

この代わりに，ｘアドレスの最大値ｘ_ＭＡＸ，最小値ｘ_ＭＩＮは，幅Ｗが奇数であるか偶数であるかに関係なく，下記式：
ｘ_ＭＡＸ＝ｘ_０＋Ｗ，
ｘ_ＭＩＮ＝ｘ_０，
又は，下記式：
ｘ_ＭＡＸ＝ｘ_０，
ｘ_ＭＩＮ＝ｘ_０−Ｗ，
によって算出されることが可能である。

Ｘエリア選択回路２５は，該矩形領域のｘアドレスの最大値ｘ_ＭＡＸと，ｘアドレスの最小値ｘ_ＭＩＮとに応答して，各ｘアドレスが選択されているか否かを示すｘアドレス信号２９_０〜２９_Ｎ−１をビット線デコーダ２６に出力する。ただし，Ｎは，行列に並べられている画素ブロック４２の列数である。これは，ｘアドレスが”０”以上”Ｎ−１”以下の値をとる事を意味している。Ｘエリア選択回路２５は，選択されるｘアドレス，即ち，ｘアドレスｘ_ＭＩＮ〜ｘ_ＭＡＸに対応するｘアドレス信号２９をアクティブにする。書き込み時に選択されるｘアドレスは，複数であることが許されていることに留意されたい。上述のＹエリア選択回路２２によって選択されたｙアドレスと，Ｘエリア選択回路２５によって選択されたｘアドレスにより，書き込みがなされる画素ブロック３３が選択される。

ビット線デコーダ２６は，ｘアドレス信号２９_０〜２９_Ｎ−１に応答して，選択されたｘアドレスに対応するビット線３２を，画像メモリ１２に色データを伝送するｎ本の信号線に接続する。これにより，色データが，選択された画素ブロック３３に書き込まれる，即ち，選択された画素ブロック３３のメモリセル３４に，色データの対応するデータビットがそれぞれに書き込まれる。

このような画像メモリ１２の構成は，複数の行及び列に渡る画素ブロック３３を選択可能にし，更に，選択された複数の画素ブロック３３に，同時に画素データを書き込むことを可能にする。かかる構成を有する画像メモリ１２は，画素データが同一である矩形領域の画素に対応する画素ブロック３３に，同時に，当該画素データを書き込むことが可能である。

４．Ｙエリア選択回路２２，Ｘエリア選択回路２５の構成及び動作
図６は，Ｙエリア選択回路２２の構成を示すブロック図である。Ｙエリア選択回路２２は，トランスファーゲート４１_０〜４１_Ｍ−１と，ＮチャネルＭＯＳトランジスタ４２_０〜４２_Ｍ−１と，ロジック回路４３と，出力インバータ４４_０〜４４_Ｍ−１とを備えている。トランスファーゲート４１_０〜４１_Ｍ−１と，ＮチャネルＭＯＳトランジスタ４２_０〜４２_Ｍ−１とは，スイッチ素子として使用される。

トランスファーゲート４１_０〜４１_Ｍ−１は，電源端子４９，５０の間に直列に接続されている。一端に位置するトランスファーゲート４１_０は，電源端子４９と出力ノードＮ_０との間に介設され，他端に位置するトランスファーゲート４１_Ｍ−１は，出力ノードＮ_Ｍ−１と電源端子５０との間に介設されている。中間に位置するトランスファーゲート４１_ｉは，出力ノードＮ_ｉ−１，Ｎ_ｉの間に介設されている。言い換えれば，出力ノードＮ_ｉは，トランスファーゲート４１_ｉとトランスファーゲート４１_ｉ＋１とを電気的に結合している。

トランスファーゲート４１_ｉは，ＮチャネルＭＯＳトランジスタ４５_ｉ，ＰチャネルＭＯＳトランジスタ４６_ｉと，インバータ４７_ｉとを備えている。ＮチャネルＭＯＳトランジスタ４５_ｉ，ＰチャネルＭＯＳトランジスタ４６_ｉとは，ソース同士及びドレイン同士が結合されている。インバータ４７_ｉの入力とＰチャネルＭＯＳトランジスタ４６のゲートとは，制御端子４８_ｉに接続され，インバータ４７_ｉの出力は，ＮチャネルＭＯＳトランジスタ４６のゲートに接続されている。

トランスファーゲート４１_０〜４１_Ｍ−１は，それぞれ制御端子４８_０〜４８_Ｍ−１の電位に応答してオンオフする。制御端子４８_０〜４８_Ｍ−１を接地電位にプルダウンすると，トランスファーゲート４１_０〜４１_Ｍ−１はターンオフされる。一方，制御端子４８_０〜４８_Ｍ−１を電源電位にプルアップすると，トランスファーゲート４１_０〜４１_Ｍ−１はターンオンされる。

ＮチャネルＭＯＳトランジスタ４２_０〜４２_Ｍ−１は，それぞれ，出力ノードＮ_０〜Ｎ_Ｍ−１と，接地端子５１_０〜５１_Ｍ−１の間に介設されている。ＮチャネルＭＯＳトランジスタ４２_ｉのドレインは出力ノードＮ_ｉに接続され，ソースは接地端子５１_ｉに接続されている。

ロジック回路４３は，矩形領域のｙアドレスの最大値ｙ_ＭＡＸ，最小値ｙ_ＭＩＮに応答して，トランスファーゲート４１_０〜４１_Ｍ−１と，ＮチャネルＭＯＳトランジスタ４２_０〜４２_Ｍ−１とをオンオフする。

ロジック回路４３の詳細な構造は，以下のとおりである；ロジック回路４３は，デコーダ回路５２_０〜５２_Ｍ−１と，デコーダ回路５３_０〜５３_Ｍ−１と，インバータ５４_０と，ＮＡＮＤゲート５４_１〜５４_Ｍ−１と，インバータ５５_０〜５５_Ｍ−１とを備えている。デコーダ回路５２_０〜５２_Ｍ−１は，矩形領域のｙアドレスの最大値ｙ_ＭＡＸに応答してその出力をプルアップし，又はプルダウンする；デコーダ回路５２_ｉは，最大値ｙ_ＭＡＸがｉであるときに電位”Ｌｏｗ”を出力し，そうでないときには電位”Ｈｉｇｈ”を出力する。同様に，デコーダ回路５３_ｉは，最小値ｙ_ＭＩＮがｉであるときに電位”Ｌｏｗ”を出力し，そうでないときには電位”Ｈｉｇｈ”を出力する。デコーダ回路５２_０〜５２_Ｍ−１の出力は，それぞれ，インバータ５５_０〜５５_Ｍ−１を介してＮチャネルＭＯＳトランジスタ４２_０〜４２_Ｍ−１のゲートに接続されている。端に位置するデコーダ回路５２_Ｍ−１の出力は，更に，インバータ５５_Ｍ−１を介してトランスファーゲート４１_Ｍの制御端子４８_Ｍに接続されている。

一方，ｙアドレスの最小値ｙ_ＭＩＮを受け取るデコーダ回路５３_０の出力は，インバータ５４_０の入力に接続され，インバータ５４_０の出力は，制御端子４８_０に接続されている。残りのデコーダ回路５３_１〜５３_Ｍ−１の出力は，それぞれ，ＮＡＮＤゲート５４_１〜５４_Ｍ−１の第１入力に接続されている。ＮＡＮＤゲート５４_１〜５４_Ｍ−１の第２入力は，それぞれ，デコーダ回路５２_０〜５２_Ｍ−１の出力に接続されている。ＮＡＮＤゲート５４_２〜５４_Ｍ−１の出力は，それぞれ，制御端子４８_２〜４８_Ｍ−１に接続されている。

出力インバータ４４_０〜４４_Ｍ−１の入力は，出力ノードＮ_０〜Ｎ_Ｍ−１に接続されている。出力インバータ４４_０〜４４_Ｍ−１の出力から，ｙアドレス信号２８_０〜２８_Ｍ−１がそれぞれに出力される。

図７は，Ｙエリア選択回路２２の動作を示す概念図である。図７は，最大値ｙ_ＭＡＸが３，最小値ｙ_ＭＩＮが１である場合のＹエリア選択回路２２の動作を示している。ロジック回路４３は，矩形領域のｙアドレスの最大値ｙ_ＭＡＸ，最小値ｙ_ＭＩＮを受け取ると，トランスファーゲート４１_{ｙＭＡＸ＋１}と，トランスファーゲート４１_ｙＭＩＮとをターンオフし，残りのトランスファーゲート４１をターンオンする。更にロジック回路４３は，ＮチャネルＭＯＳトランジスタ４２ｙ_ＭＡＸをターンオンし，残りのＮチャネルＭＯＳトランジスタ４２をターンオフする。これにより，出力ノードＮ_ｙＭＩＮ〜Ｎ_ｙＭＡＸが電位”Ｌｏｗ”にプルダウンされ，残りの出力ノードは，電位”Ｈｉｇｈ”にプルアップされる。この結果，ｙアドレス信号２８のうち，ｙアドレス信号２８_ｙＭＩＮ〜２８_ｙＭＡＸが電位”Ｈｉｇｈ”にプルアップされてアクティブにされる。残りのｙアドレス信号２８は，電位”Ｌｏｗ”にプルダウンされる。これにより，矩形領域に対応するｙアドレスｙ_ＭＩＮ〜ｙ_ＭＡＸが選択される。

図６に示されたＹエリア選択回路２２の動作を高速にするためには，非活性化されるＹアドレス信号２８に対応する出力ノードのプルアップを高速に行うことが望まれる。しかしながら，図６に示されたＹエリア選択回路２２は，出力ノードのプルアップを高速に行うために適した構成をしているとはいえない。図６のＹエリア選択回路２２は，所望の出力ノードをプルアップするために，当該出力ノードを少なくとも一のトランスファーゲート４１を介して電源端子４９又は電源端子５０に接続する必要がある。トランスファーゲート４１にはある程度の抵抗があるから，特にプルアップされるべき出力ノードが多くのトランスファーゲート４１を介して電源端子４９（又は電源端子５０）に接続される場合，出力ノードのプルアップに必要な時間は，長くなることがある。

出力ノードのプルアップに必要な時間を少なくためには，ｙアドレス信号２８_０〜２８_Ｍ−１を所望の電位にセットする前に，出力ノードＮ_０〜Ｎ_Ｍ−１が電位”Ｈｉｇｈ”にプリチャージされることが好適である。図８は，出力ノードＮ_０〜Ｎ_Ｍ−１を電位”Ｈｉｇｈ”にプリチャージする機能を有するＹエリア選択回路２２の構成を示す。図８のＹエリア選択回路２２には，ＰチャネルＭＯＳトランジスタ５６_０〜５６_Ｍ−１が設けられる。ＰチャネルＭＯＳトランジスタ５６_０〜５６_Ｍ−１のソースは，電源端子５７_０〜５７_Ｍ−１に接続され，ドレインは，出力ノードＮ_０〜Ｎ_Ｍ−１に接続されている。ＰチャネルＭＯＳトランジスタ５６_０〜５６_Ｍ−１のゲートには，プリチャージ制御信号５９が入力される。プルチャージ制御信号５７を電位”Ｌｏｗ”にプルダウンすることにより，出力ノードＮ_０〜Ｎ_Ｍ−１は，それぞれ電源端子５７_０〜５７_Ｍ−１に電気的に接続されてプルアップされる。

同様に，Ｙエリア選択回路２２の動作を高速にするためには，活性化されるＹアドレス信号２８_０〜２９_Ｍ−１に対応した出力ノードのプルダウンを高速に行うことが望まれる。このためには，電位”Ｌｏｗ”にされるべき出力ノードを，複数のＮチャネルＭＯＳトランジスタ４２によってプルダウンすることが好適である。

図９は，複数のＮチャネルＭＯＳトランジスタ４２によって出力ノードをプルダウンするＹエリア選択回路２２の構成を示すブロック図である。図９のＹエリア選択回路２２では，トランスファーゲート４１とＮチャネルＭＯＳトランジスタ４２とをオンオフするロジック回路４３’の構成が，図８のＹエリア選択回路２２のロジック回路４３と異なっている。図９のロジック回路４３’では，図８のＹエリア選択回路２２のロジック回路４３のインバータ５５_０〜５５_Ｍ−１が，ＮＡＮＤゲート５８_０〜５８_Ｍ−１に置換されている。ＮＡＮＤゲート５８_ｉの入力は，第１デコーダ５２_ｉ及び第２デコーダ５３_ｉの出力に接続され，ＮＡＮＤゲート５８_ｉの出力は，ＮチャネルＭＯＳトランジスタ４２_ｉのゲートに接続されている。

図１０は，図９のＹエリア選択回路２２の動作を示す概念図である。図１０は，最大値ｙ_ＭＡＸが３，最小値ｙ_ＭＩＮが１である場合のＹエリア選択回路２２の動作を示している。ロジック回路４３’は，矩形領域のｙアドレスの最大値ｙ_ＭＡＸ，最小値ｙ_ＭＩＮを受け取ると，トランスファーゲート４１_{ｙＭＡＸ＋１}と，トランスファーゲート４１_ｙＭＩＮとをターンオフし，残りのトランスファーゲート４１をターンオンする。更にロジック回路４３’は，２つのＮチャネルＭＯＳトランジスタ４２ｙ_ＭＡＸ，４２ｙ_ＭＩＮをターンオンし，残りのＮチャネルＭＯＳトランジスタ４２をターンオフする。この結果，出力ノードＮ_ｙＭＩＮ〜Ｎ_ｙＭＡＸが電位”Ｌｏｗ”にプルダウンされ，残りの出力ノードは，電位”Ｈｉｇｈ”にプルアップされる。ｙアドレス信号２８のうち，ｙアドレス信号２８_ｙＭＩＮ〜２８_ｙＭＡＸが電位”Ｈｉｇｈ”にプルアップされてアクティブにされ，これにより，矩形領域に対応するｙアドレスｙ_ＭＩＮ〜ｙ_ＭＡＸが選択される。

図１０に示されているように，図９のＹエリア選択回路２２では，２つのＮチャネルＭＯＳトランジスタ４２ｙ_ＭＡＸ，４２ｙ_ＭＩＮによって出力ノードＮ_ｙＭＩＮ〜Ｎ_ｙＭＡＸが電位”Ｌｏｗ”にプルダウンされることにより，出力ノードＮ_ｙＭＩＮ〜Ｎ_ｙＭＡＸのプルダウンに必要な時間が短縮される。

Ｘエリア選択回路２５の構成及び動作は，基本的に，Ｙエリア選択回路２２と同様である。Ｘエリア選択回路２５は，それを構成する素子の数，並びに入力及び出力される信号においてのみＹエリア選択回路２２と異なる。Ｘエリア選択回路２５では，ｙアドレスの最大値ｙ_ＭＡＸ，最小値ｙ_ＭＩＮの代わりに，それぞれｘアドレスの最大値ｘ_ＭＡＸ，最小値ｘ_ＭＩＮが入力される。更に，Ｙアドレス信号２８_０〜２８_Ｍ−１の代わりに，Ｘアドレス信号２９_０〜２９_Ｎ−１が出力される。更に，出力されるアドレス信号の数の変更に合わせて，関連する素子の数が変更される。Ｘエリア選択回路２３の構成及び動作の詳細な説明は，省略する。

なお，電源端子４９，５０の代わりに接地端子がトランスファーゲート４１_０，４１_Ｍに接続され，接地端子５１_０〜５１_Ｍ−１の代わりに電源端子がＮチャネルＭＯＳトランジスタ４２_０〜４２_Ｍ−１に接続され，電源端子５７_０〜５７_Ｍ−１の代わりに接地端子がＰチャネルトランジスタ５６_０〜５６_Ｍ−１に接続されることが可能である。この場合，ＮチャネルＭＯＳトランジスタ４２_０〜４２_Ｍ−１の代わりに，トランスファーゲートが使用されることが好適である。

５．実施の第１形態の表示装置の動作
上述されているように，本実施の形態の表示装置では，ストロークフォント形式で記述されたフォントデータ６がストロークフォント処理回路４によってビットマップデータ５に変換され，そのビットマップデータ５がＬＣＤパネル３の駆動に使用される。以下，フォントデータ６がビットマップデータ５に変換される過程が説明される。

図１を参照して，ストロークフォント処理回路４のストロークフォント描画回路１１は，フォントデータ６から矩形領域データ１３を生成する。矩形領域データ１３の生成は，以下のようにして行われる。ストロークフォント描画回路１１は，フォントデータ６に基づいて，表示されるべき文字を構成する線の形状を把握し，該線のそれぞれについて同一の画素データの画素から構成される矩形領域を規定する。文字を構成する線は，その矩形領域によって表現される。更に，ストロークフォント描画回路１１は，その矩形領域のそれぞれについて，その矩形領域の中心点の画素のｘ座標ｘ_０，ｙ座標ｙ_０，及び矩形領域のｘ軸方向の幅Ｗ，ｙ軸方向の高さｈ，及び色を指定する色データを示す矩形領域データ１３を生成する。

矩形領域の規定方法を工夫することにより，様々な形状の領域に含まれる画素の画素データを少ない数のステップで書き込むことが可能である。とりわけ，複数の矩形領域が互いに重ねられることを許されていることは，画素データの書き込みを効率的に行うために有用である。

例えば，図３Ａに示されているように，ある色を有する十字型の領域の画素データは，次の２つのステップで書き込むことができる；まず，同一の色の５行３列の画素からなる第１の矩形領域の画素データが書き込まれる。次に，その第１の矩形領域に重なる，３行５列の当該色の画素からなる第２の矩形領域の画素データを書き込まれる。このような方法を使用することにより，十字型の領域の画素データを短時間で書き込むことができる。更に，図３Ｂに示されているように，中心点を走査して，十字型の領域の書き込みを順次に行うことにより，斜めの線の描画が可能である。

加えて，水平方向（ｘ方向）に延伸する線の画素の画素データは，図３Ｃに示されているように，該線を矩形領域として規定することによって同時に書き込むことが可能である。垂直方向（ｙ方向）に延伸する線も同様である。このように矩形領域を決定することにより，水平方向又は垂直方向に延伸する線が描かれる画素の画素データを高速に書き込むことができる。

図４は，ストロークフォント描画回路１１が矩形領域データ１３を生成する動作の詳細を示すダイアグラムである。ストロークフォント描画回路１１は，フォントデータ６に記述されている線のそれぞれについて，以下に記述されるような処理を行う。

ストロークフォント描画回路１１は，処理される線のそれぞれが直線であるか曲線であるかを判断する。処理される線が直線である場合には，ストロークフォント描画回路１１は，処理される線の中心線の両端に位置する制御点の座標から，矩形領域の基準点のｘ座標ｘ_０及びｙ座標ｙ_０，並びに，その線の傾きを示す傾きデータとを算出する線描画演算を行う（ステップＳ０１）。傾きデータは，典型的には，該線の水平方向成分及び垂直方向成分で構成される。更に，ストロークフォント描画回路１１は，その傾きデータと，フォントデータ６に記述されている当該線の太さデータとから，その矩形領域の幅Ｗ及び高さｈを算出する幅／高さ演算を行う（ステップＳ０２）。線描画演算と幅／高さ演算とにより，矩形領域データ１３が生成される。

線描画演算と幅／高さ演算とおいて行われる処理は，線描画演算において算出された傾きによって異なる。処理される直線が，水平線（ｘ方向の線）である場合，図３Ｃに示されているように，ストロークフォント描画回路１１は，その水平な線が描かれる領域を同一の色の矩形領域と判断する。更に，ストロークフォント描画回路１１は，中心線の両端の制御点の座標から，該矩形領域の中心点のｘ座標ｘ_０，ｙ座標ｙ_０，及び幅Ｗを算出し，フォントデータ６に記述されている当該線の太さデータを該矩形領域の高さｈとして決定する。矩形領域の中心点のｘ座標ｘ_０，ｙ座標ｙ_０は，該中心点が，処理される線の中心線の中点となるように決定される。

処理される直線が垂直線（ｙ方向の線）である場合も同様である。ストロークフォント描画回路１１は，その垂直な線が描かれる領域を同一の色の矩形領域と判断する。ストロークフォント描画回路１１は，該線の中心線の両端の制御点の座標から該矩形領域の高さｈを算出し，フォントデータ６に記述されている当該線の太さデータを該矩形領域の幅Ｗとして決定する。

処理される直線が，斜めの線である場合，ストロークフォント描画回路１１は，その斜めの線を複数の矩形領域で表現するように矩形領域データ１３を生成する。その複数の矩形領域は，例えば，図３Ｂに示されているように，互いに重ねあわされることが可能であることに留意されたい。より詳細には，ストロークフォント描画回路１１は，矩形領域の中心点が，該線の中心線の上に位置するように，中心点のｘ座標ｘ_０，ｙ座標ｙ_０を決定する。更に，ストロークフォント描画回路１１は，処理される線の傾きを示す傾きデータと，当該線の太さデータとから，その矩形領域の幅Ｗ及び高さｈを算出する。

一方，処理される線が曲線である場合には，ストロークフォント描画回路１１は，その曲線を複数の短い直線で近似する。ストロークフォント描画回路１１は，曲線を制御点の座標から，その曲線を近似するために使用される線の数（分割数）を決定する（ステップＳ０３）。更にストロークフォント描画回路１１は，処理される曲線を，その分割数だけの短い直線に分割し，その直線の両端の座標を，制御点の座標として算出する（ステップＳ０４）。そしてストロークフォント描画回路１１は，その直線のそれぞれについて，ステップＳ０１，及びＳ０２の処理を行い，矩形領域データ１３を生成する。

矩形領域それぞれに対応して決定された矩形領域データ１３は，逐次に画像メモリ１２に送られる。矩形領域データ１３を用いて，対応する矩形領域の画素の画素データは，同時に画像メモリ１２に書き込まれる。これにより，画像メモリ１２には，ビットマップデータ５が高速に生成される。

６．小括
以上に説明されているように，本実施の形態の表示装置１０は，ある矩形領域に含まれる画素の色が同一である場合，当該画素の画素データを画像メモリ１２に同時に書き込み可能である。言い換えれば，即ち，当該表示装置１０は，複数の行及び列にわたる複数の画素ブロック３３に，同一の色を示す画素データを同時に書き込み可能である。これにより，当該表示装置１０は，フォントデータ６に基づいて画像メモリ１２にビットマップデータ５を生成する処理を高速に実行することができる。

本実施の形態においてストロークフォント処理回路４によって行われる画像処理は，同一の色の画素を多く含む画像，例えば，ドローグラフィック画像の処理に応用することが可能である。この場合，画像を構成する図形要素の形状を示す形状データが画像処理回路に送られ，該画像処理回路は，当該図形要素に，同一の色の画素で構成された矩形領域を規定する。該画像処理回路は，矩形領域の位置，色，幅，及び高さを示す矩形領域データを生成し，その矩形領域データに基づいて，当該矩形領域の画素の画素データが，同時に画像メモリに書き込まれる。かかる画像処理方法は，同一の色の画素を多く含む画像の画素データを高速に画像メモリに生成することを可能にする。

本実施の形態において，画像メモリ１２には，表示される文字のビットマップ形式の画像データ（即ち，ＲＧＢデータで構成されるビットマップデータ５）が生成される代わりに，画素データが表示される文字の色を表現するのではなく，単に文字の形状を示す画像データが保存されることが可能である。例えば，２値データが保存されることが可能である。この場合，文字が描かれる画素の画素データが，例えば”１”にされ，文字が描かれる画素でない画素の画素データが，例えば”０”にされる。

第２ 実施の第２形態
本実施の形態では，ストロークフォント描画回路１１に課せられる演算処理の量を少なくするために，図１１，１２に示されているようにストロークフォント描画回路１１の動作が変更され，図１３に示されているように画像メモリ１２の動作が変更される。

図１１を参照して，処理される線が曲線である場合には，その曲線が直線に分割される（ステップＳ１１）。処理される線が直線である場合には，ステップＳ１１の処理は行われない。

続いて，直線の中心線が，近似的に，垂直線，水平線，及び点に分割される（ステップＳ１２）。ここにいう直線は，処理される線そのものである場合があり，曲線の分割によって生成される線である場合があることに留意されたい。図１２は，直線の中心線を，垂直線，水平線，及び点に分割するアルゴリズムを示すフローチャートである。まず，直線の中心線の両端の点の座標が取得される（ステップＳ１２−１）。両端の点は，以下，Ａ点，Ｂ点と記述される。続いて，Ａ点とＢ点のｘ方向の距離ｄ_ｘと，ｙ方向の距離ｄ_ｙが取得される（ステップＳ１２−２）。距離ｄ_ｘ，ｄ_ｙは，Ａ点の座標（ｘ_Ａ，ｙ_Ａ），Ｂ点の座標（ｙ_Ａ，ｙ_Ｂ）を用いて，下記式：
ｄ_ｘ＝｜ｘ_Ａ−ｘ_Ｂ｜＋１，
ｄ_ｙ＝｜ｙ_Ａ−ｙ_Ｂ｜＋１，
で表される。ここで，ｘ_Ａ，ｙ_Ａ，ｘ_Ｂ，ｙ_Ｂは，いずれも画素の座標であって整数であり，従って，距離ｄ_ｘ，ｄ_ｙも整数であることに留意されたい。

続いて，距離ｄ_ｘと距離ｄ_ｙとが比較される（ステップＳ１２−３）。これにより，ステップＳ１２で処理される直線の中心線が，「縦長」の線か，「横長」の線が判断される。

距離ｄ_ｘが距離ｄ_ｙよりも大きい場合には，該中心線が，ｄ_ｙ本の水平線に分割される（ステップＳ１２−４）。例えば，中心線の両端の点Ａ，点Ｂの座標が，それぞれ，（０，０），（５，１）である場合には，該中心線は，２つの水平線：即ち，両端の座標が（０，０），（２，０）である第１の水平線と，（３，１），（５，１）である第２の水平線に分割される。それぞれの水平線の長さは，
（ａ）ｄ_ｙがｄ_ｘを割り切る場合には，全てｄ_ｘ／ｄ_ｙであり，
（ｂ）そうでない場合，ｄ_ｙ−｛ｄ_ｘ ｍｏｄ ｄ_ｙ｝）本の水平線の長さはｄ_ｘ／ｄ_ｙ，残りの（ｄ_ｘ ｍｏｄ ｄ_ｙ）本の水平線の長さは，ｄ_ｘ／ｄ_ｙ−１である。
である。

距離ｄ_ｘが距離ｄ_ｙよりも小さい場合には，該中心線が，ｄ_ｘ本の垂直線に分割される（ステップＳ１２−５）。該中心線を垂直線に分割する方法は，該中心線を水平線に分割する方法と同一である。

距離ｄ_ｘが距離ｄ_ｙと同じ場合には，該中心線は，ｄ_ｘ個（＝ｄ_ｙ個）の点に分割される（ステップＳ１２−６）。

本実施の形態では，中心線の分割によって生成された水平線，垂直線，及び点のそれぞれについて，矩形領域が規定される。該水平線，垂直線，及び点のそれぞれについて，矩形領域の位置を示す基準座標が決定される。本実施の形態では，基準座標は，一の矩形領域について２つ与えられる。その２つの基準座標（ｘ_０，ｙ_０），（ｘ_１，ｙ_１）は，以下のように規定される。

水平線，垂直線については，基準座標（ｘ_０，ｙ_０），（ｘ_１，ｙ_１）は，水平線，垂直線の両端の点Ｐ，Ｑの座標（ｘ_Ｐ，ｙ_Ｐ），（ｘ_Ｑ，ｙ_Ｑ）から，下記式：
ｘ_０＝ｍａｘ（ｘ_Ｐ，ｘ_Ｑ），
ｘ_１＝ｍｉｎ（ｘ_Ｐ，ｘ_Ｑ），
ｙ_０＝ｍａｘ（ｙ_Ｐ，ｙ_Ｑ），
ｙ_１＝ｍｉｎ（ｙ_Ｐ，ｙ_Ｑ），
で決定される。

一方，点については，基準座標（ｘ_０，ｙ_０），（ｘ_１，ｙ_１）は，該点の座標（ｘ_Ｒ，ｙ_Ｒ）から，下記式：
ｘ_０＝ｘ_１＝ｘ_Ｒ，
ｙ_０＝ｙ_１＝ｙ_Ｒ，
で決定される。

ストロークフォント描画回路１１は，２つの基準座標（ｘ_０，ｙ_０），（ｘ_１，ｙ_１），太さデータ，及び画素データを含む矩形領域データ１３を生成し，生成した矩形領域データ１３を画像メモリ１２に供給する。後述されるように，２つの基準座標（ｘ_０，ｙ_０），（ｘ_１，ｙ_１）及び太さデータは，矩形領域のｘアドレスの最大値ｘ_ＭＡＸ及び最小値ｘ_ＭＩＮ，並びにｙアドレスの最大値ｙ_ＭＡＸと最小値ｙ_ＭＩＮを算出するために使用されるデータであり，従って，矩形領域の位置と，幅及び高さとを表すデータである。

図１３に示されているように，矩形領域データ１３に応答して，（即ち，２つの基準座標（ｘ_０，ｙ_０），（ｘ_１，ｙ_１），太さデータ，及び画素データに応答して），対応する矩形領域の画素の画素データが，同時に画像メモリ１２に書き込まれる。

詳細には，まず，ｙアドレス制御回路２１により，基準座標（ｘ_０，ｙ_０），（ｘ_１，ｙ_１）及び太さデータから，矩形領域のｙアドレスの最大値ｙ_ＭＡＸと最小値ｙ_ＭＩＮが算出される。同様に，ｘアドレス制御回路２４により，基準座標（ｘ_０，ｙ_０），（ｘ_１，ｙ_１）及び太さデータから，矩形領域のｘアドレスの最大値ｘ_ＭＡＸと最小値ｘ_ＭＩＮが算出される。ｙアドレスの最大値ｙ_ＭＡＸ及び最小値ｙ_ＭＩＮ，並びに，ｘアドレスの最大値ｘ_ＭＡＸ及び最小値ｘ_ＭＩＮの算出方法としては様々な方法が使用され得る。

例えば，ｘアドレスの最大値ｘ_ＭＡＸと最小値ｘ_ＭＩＮ，ｙアドレスの最大値ｙ_ＭＡＸと最小値ｙ_ＭＩＮは，太さφが奇数である場合には，下記式：
ｘ_ＭＡＸ＝ｘ_０＋φ／２，
ｘ_ＭＩＮ＝ｘ_１−φ／２，
ｙ_ＭＡＸ＝ｙ_０＋φ／２，
ｙ_ＭＩＮ＝ｙ_１−φ／２，
によって算出され，太さφが偶数である場合には，下記式
ｘ_ＭＡＸ＝ｘ_０＋φ／２，
ｘ_ＭＩＮ＝ｘ_１−φ／２−１，
ｙ_ＭＡＸ＝ｙ_０＋φ／２，
ｙ_ＭＩＮ＝ｙ_１−φ／２−１，
によって算出されることが可能である。また，太さφが偶数である場合に上記の式の代わりに，下記式：
ｘ_ＭＡＸ＝ｘ_０＋φ／２−１，
ｘ_ＭＩＮ＝ｘ_１−φ／２，
ｙ_ＭＡＸ＝ｙ_０＋φ／２−１，
ｙ_ＭＩＮ＝ｙ_１−φ／２，
によって算出されることが可能である。

この代わりに，ｘアドレスの最大値ｘ_ＭＡＸ及び最小値ｘ_ＭＩＮ，並びにｙアドレスの最大値ｙ_ＭＡＸ及び最小値ｙ_ＭＩＮは，太さφが奇数であるか偶数であるかに関係なく，下記式：
ｘ_ＭＡＸ＝ｘ_０＋φ，
ｘ_ＭＩＮ＝ｘ_０，
ｙ_ＭＡＸ＝ｙ_０＋φ，
ｙ_ＭＩＮ＝ｙ_０
又は，下記式：
ｘ_ＭＡＸ＝ｘ_０，
ｘ_ＭＩＮ＝ｘ_０−φ，
ｙ_ＭＡＸ＝ｙ_０，
ｙ_ＭＩＮ＝ｙ_０−φ
によって算出されることが可能である。

続いて，実施の第１形態と同様に，Ｙエリア選択回路２２は，該矩形領域のｙアドレスの最大値ｙ_ＭＡＸと最小値ｙ_ＭＩＮとに応答して，各ｙアドレスが選択されているか否かを示すｙアドレス信号２８_０〜２８_Ｍ−１をワード線デコーダ２３に出力する。ワード線デコーダ２３は，ｙアドレス信号２８_０〜２８_Ｍ−１に応答して，ワード線３１を活性化する。複数のｙアドレスが選択される場合には，複数のワード線３１が同時に活性化される。ワード線３１がアクティブにされると，活性化されたワード線３１に接続されたメモリセル３４がビット線３２に接続される。

同様に，Ｘエリア選択回路２５は，該矩形領域のｘアドレスの最大値ｘ_ＭＡＸと，ｘアドレスの最小値ｘ_ＭＩＮとに応答して，各ｘアドレスが選択されているか否かを示すｘアドレス信号２９_０〜２９_Ｎ−１をビット線デコーダ２６に出力する。

ビット線デコーダ２６は，ｘアドレス信号２９_０〜２９_Ｎ−１に応答して，選択されたｘアドレスに対応するビット線３２を，画像メモリ１２に画像データを伝送するｎ本の信号線に接続する。これにより，画像データが，選択された画素ブロック３３に書き込まれる，即ち，選択された画素ブロック３３のメモリセル３４に，画像データの対応するデータビットがそれぞれに書き込まれる。

本実施の形態では，実施の第１形態よりも，ストロークフォント描画回路１１の演算が簡略化され，演算量が減少される。これは，「文字の描画」の高速化に有効である。

第３ 実施の第３形態
図１４は，本発明の実施の第３形態の表示装置２０の構成を示すブロック図である。実施の第３形態の表示装置２０では，ストロークフォント形式を有するフォントデータの処理が，ＬＣＤパネルを駆動するコントローラドライバによって行われる。該コントローラドライバには，そのフォントデータに対応する文字の画素データを生成する機能が搭載され，その画素データを保存するために，上述の，同一の色を有する矩形領域の画素の画素データを同時に書き込み可能な画像メモリ１２と同一の構成を有するメモリが使用される。これにより，画素データの書き込み速度が向上される。更に，本実施の形態では，そのコントローラドライバに，文字と背景画像とを演算する機能が搭載される。以下，実施の第３形態における表示装置の構成が詳細に説明される。

第３形態の表示装置２０は，ＣＰＵ６１と，コントローラドライバ６２と，ＬＣＤパネル６３とを備えている。ＣＰＵ６１は，ＬＣＤパネル６３に表示されるべき表示データと制御信号６６とカラーパレットデータ６７とをコントローラドライバ２に供給する。コントローラドライバ６２は，この表示データと制御信号６６とカラーパレットデータ６７とに応答してＬＣＤパネル６３を駆動する。ＬＣＤパネル６３は，行列に並べられた画素を含んでいる。ＬＣＤパネル６３がコントローラドライバ６２によって駆動されることにより，ＬＣＤパネル６３に所望の画像が表示される。

ＣＰＵ６１からコントローラドライバ６２に供給される表示データには，２種類のデータがある；一つは，背景画像のビットマップデータ６４であり，もう一つは，その画像の上に，重ね合わされて表示されるべき文字のフォントデータ６５である。ビットマップデータ６４は，ＲＧＢ形式で記述された画素データ，即ち，各画素のＲ（赤），Ｇ（緑），Ｂ（青）の階調レベルを示すＲＧＢデータで構成される。

フォントデータ６５は，ＬＣＤパネル６３に表示されるべき文字を記述するデータであり，ストロークフォント形式を有している。ＬＣＤパネル６３に表示されるべき文字の表示データがストロークフォント形式で送られることは，コントローラドライバ６２に送られる表示データの大きさを小さくするために有効である。ストロークフォント形式で記述されたフォントデータの大きさは，ビットマップ形式で記述されたフォントデータの大きさの約４分の１であり，ストロークフォント形式の使用により，ＬＣＤパネル６３に表示されるべき文字の表示データの大きさを顕著に小さくすることができる。

本実施の形態で使用されるフォントデータ６５では，文字の色は，ＲＧＢデータではなく，ｎビットの色参照番号によって指定される。ｎビットの色参照番号で各画素の色が指定される場合，該文字に使用可能な色の数は，２^ｎである。文字で使用される色の数は，表示画像で使用可能な色の数よりも少なく選ばれる。本実施の形態では，色参照番号は，２ビットで記述される。従って，色参照番号は，０以上３以下である。後述のように，文字の色が，ビット数が少ない色参照番号で指定されることは，コントローラドライバ６２に搭載されるメモリの容量を小さくするために有効である。

カラーパレットデータ６７は，フォントデータ６５に記述されている色参照番号と，それによって指定される色のＲＧＢデータ（即ち，Ｒ，Ｇ，Ｂそれぞれの階調レベルを示す一組のデータ）との対応関係を記述したデータである。図１５は，カラーパレットデータ６を概念的に説明する図である。例えば，色参照番号「１」は，「青」（に対応するＲＧＢデータ）に対応付けられており，色参照番号「２」は，「赤」（に対応するＲＧＢデータ）に対応付けられており，色参照番号「３」は，「黄」（に対応するＲＧＢデータ）に対応付けられている。

図１４に戻って，コントローラドライバ６２は，制御回路７１と，画像表示メモリ７２と，ストロークフォント描画回路７３と，フォント処理メモリ７４と，フォント表示メモリ７５と，フィルター７６と，カラーパレット回路７７と，駆動回路７８とを備えている。制御回路７１は，ＣＰＵ６１から送られる制御信号６６に応答して，コントローラドライバ６２に含まれる様々な回路を制御する。第１に，制御回路７１は，ＣＰＵ６１から送られてくるデータを適正な宛先に転送する。具体的には，制御回路７１は，ビットマップデータ６４を，画像表示メモリ７２に書き込み，フォントデータ６５を，ストロークフォント描画回路７３に転送する。更に制御回路７１は，カラーパレットデータ６７をカラーパレット回路７７に書き込まれる。更に制御回路７１は，タイミング制御信号７９を駆動回路７８に供給して駆動回路７８のタイミングを制御し，演算制御信号８０をフィルター７６に供給してフィルター７６が行うべき演算を指定する。

画像表示メモリ７２は，背景画像のビットマップデータ６４を制御回路７１から受け取って保存する。

ストロークフォント描画回路７３は，実施の第１形態（又は第２形態）のストロークフォント描画回路１１と同様の機能を有する回路である。ストロークフォント描画回路７２は，フォントデータ６５から表示されるべき文字の形状を把握し，該文字に，同一の色の画素からなる矩形領域を規定する。既述のように，文字を表現するために使用される矩形領域は，互いに重ね合わされることが可能である。更に，ストロークフォント描画回路７１は，その矩形領域のそれぞれについて，その矩形領域の中心点の画素のｘ座標ｘ_０，ｙ座標ｙ_０，及び矩形領域のｘ軸方向の幅Ｗ，ｙ軸方向の高さｈ，及び色を指定する色データを示す矩形領域データ８１を生成する。本実施の形態では，矩形領域データ８１の色データは，ＲＧＢ形式ではなく，色参照番号で記述される。

フォント処理メモリ７４は，表示されるべき文字の画素データを保存するメモリであり，実施の第１形態（又は第２形態）の画像メモリ１２と同様の構成を有している。フォント処理メモリ７４に矩形領域データ８１が送られると，その矩形領域データ８１に既述された矩形領域に含まれる全ての画素の色参照番号が，フォント処理メモリ７４の対応する画素ブロックに同時に書き込まれる。フォント処理メモリ７４には，ある文字について規定された矩形領域についての矩形領域データ８１が逐次に送られる。矩形領域データ８１は，実施の第１形態（又は第２形態）の矩形領域データ１３と同様の内容を有している。全ての矩形領域についての矩形領域データ８１の処理が行われると，「文字の描画」，即ち，表示されるべき文字全体の画素データである色参照番号データ８２の生成が完了し，色参照番号データ８２がフォント処理メモリ７４に生成される。色参照番号データ８２には，表示されるべき文字の各画素の色が，色参照番号で記述されている。

フォント表示メモリ７５は，完成された色参照番号データ８２をフォント処理メモリ７４から受け取って保存する。フォント表示メモリ７５に保存されている色参照番号データ８２が，ＬＣＤパネル６３への文字の表示に使用される。

フィルター７６は，文字と背景画像とを合成する演算（例えば，オンスクリーン演算及びαブレンド）を行って合成画像ビットマップデータ８３を生成する回路である。フィルター７６は，制御回路７１から送られる制御信号８０に応答して演算を行う。制御信号８０によって背景画像をそのまま表示することが要求されている場合，フィルター７６は，背景画像のビットマップデータ６４を画像表示メモリ７２から読み出して，そのまま駆動回路７８に供給する。一方，制御回路７１から文字と背景画像とを合成する演算が要求されると，フィルター７６は，画像表示メモリ７２からビットマップデータ６４を１ラインずつ読み出し，更にフォント表示メモリ７５から色参照番号データ８２を１ラインずつ読み出す。フィルター７６は，カラーパレット回路７７に書き込まれたカラーパレットデータ６７を読み出し，そのカラーパレットデータ６７を用いて，色参照番号データ８２に記述された色参照番号をＲＧＢデータに変換する。フィルター７６は，変換によって生成されたＲＧＢデータと，画像表示メモリ７２から読み出されたビットマップデータ６４のＲＧＢデータとを演算して，合成画像ビットマップデータ８３を生成する。

駆動回路７８は，フィルター７６から背景画像のビットマップデータ６４又は合成画像ビットマップデータ８３を受け取り，受け取ったビットマップデータに応答してＬＣＤパネル６３のデータ線（図示されない）を駆動する。ＬＣＤパネル６３のデータ線の駆動のタイミングは，制御装置７１から送られるタイミング制御信号７９によって指示される。

フォント処理メモリ７４に生成された色参照番号データ８２は，直接にはＬＣＤパネル６３への文字の表示に使用されないことに留意されるべきである。これは，不完全な文字がＬＣＤパネル６３に表示されることを防止するためである。既述の通り，色参照番号データ８２のフォント処理メモリ７４への生成は，フォントデータ６に含まれるコマンドを逐次に翻訳して行われ，文字全体を表す矩形領域の矩形領域データ８１の処理が完了するまでは，色参照番号データ８２は完成しない。色参照番号データ８２の完成に必要な時間は，ＬＣＤパネル６３のリフレッシュサイクルの時間と比べて無視できない。従って，フォント処理メモリ７４に生成された色参照番号データ８２を直接にＬＣＤパネル６３の表示に使用すると，不完全な文字がＬＣＤパネル６３に表示され得る。フォント表示メモリ７５がフォント処理メモリ７４と別に設けられることは，このような不具合を防ぐ役割をする。色参照番号データ８２の生成が完了して初めて，その色参照番号データ８２がフォント表示メモリ７５に転送される。フィルター７６及び駆動回路７７は，フォント表示メモリ７５に記憶されている完全な色参照番号データ８２を使用してオンスクリーン表示を行う。これにより，不完全な文字がＬＣＤパネル６３に表示されることが防止される。

図１６は，実施の第３形態において文字と背景画像とが合成された画像の表示が行われるときのコントローラドライバ６２の動作を示すブロック図である。
背景画像に対応するビットマップデータ６４と，それに重ね合わされるべき文字に対応するフォントデータ６５とがＣＰＵ６１から送られると，制御回路７１は，ビットマップデータ６４を画像表示メモリ７２に，フォントデータ６５をフォント描画回路７３に送る。ビットマップデータ６４は，画像表示メモリ７２に書き込まれる。カラーパレットデータ６７がＣＰＵ６１から送られた場合，制御回路７１は，カラーパレットデータ６７をカラーパレット回路７７に書き込む。

フォント描画回路７３は，フォントデータ６５に含まれるコマンドを逐次に翻訳し，表示されるべき文字の形状を把握し，文字に矩形領域を規定する。更にフォント描画回路７３は，文字を構成する矩形領域のそれぞれに対応した矩形領域データ８１を順次にフォント処理メモリ７４に送信して，「文字の描画」を行う。矩形領域に含まれる画素の画素データは，同時にフォント処理メモリ７４に書き込まれ，これにより，「文字の描画」の高速が高速化されている。「文字の描画」が完了した結果，フォント処理メモリ７４には，色参照番号データ８２が生成される。

色参照番号データ８２がフォント処理メモリ７４に完成された後，色参照番号データ８２はフォント表示メモリ７５に転送される。色参照番号データ８２のフォント表示メモリ７５への転送は，ＬＣＤパネル６３のリフレッシュサイクルに比べて短時間で行われる。

フィルター７６は，画像処理メモリ７２から背景画像のビットマップデータ６４を，第フォント表示メモリ７５から色参照番号データ８２をそれぞれに読み出し，合成画像ビットマップデータ８３を生成する。フィルター７６は，色参照番号データ８２の色参照番号をＲＧＢデータに変換し，そのＲＧＢデータと，ビットマップデータ６４のＲＧＢデータとを演算して合成画像ビットマップデータ８３を生成する。駆動回路７７は，フィルター７６から送られた合成画像ビットマップデータ８３に応答してＬＣＤパネル６３を駆動し，これにより，文字と背景画像とが合成された画像がＬＣＤパネル６３に表示される。

本実施の形態の表示装置２０は，実施の第１形態と同様に，本実施の形態ある矩形領域に含まれる画素の色が同一である場合，当該画素の画素データをフォント処理メモリ７４に同時に書き込み可能である。これにより，当該表示装置２０は，フォントデータ６５に基づいてフォント処理メモリ７４に色参照番号データ８２を生成する処理を高速に実行することができる。

更に，本実施の形態の表示装置２０は，フォント処理メモリ７４及びフォント表示メモリ７５に色参照番号で文字の画像を表現する色参照番号データ８２が保存されることにより，フォント処理メモリ７４及びフォント表示メモリ７５の容量が低減されている。

加えて，本実施の形態では，ストロークフォント形式を有するフォントデータ６５を使用して文字の表示データがコントローラドライバ６２に送られることにより，文字を背景画像に重ねて表示するためにコントローラドライバ６２に送られる表示データの大きさが小さくされ，コントローラドライバ６２の消費電力の低減が達成される。

図１は，本発明の実施の第１形態の表示装置を示すブロック図である。 図２Ａは，従来の画像メモリの書き込み動作を示す。 図２Ｂは，本実施の形態の画像メモリの書き込み動作を示す。 図３Ａは，本実施の形態の書き込み動作における矩形領域の好適な選択方法を示す。 図３Ｂは，本実施の形態の書き込み動作における矩形領域の好適な選択方法を示す。 図３Ｃは，本実施の形態の書き込み動作における矩形領域の好適な選択方法を示す。 図４は，矩形領域データの作成シーケンスを示すフローチャートである。 図５は，画像メモリ１２のブロック図である。 図６は，実施の一形態のＹエリア選択回路２２の回路図である。 図７は，図６のＹエリア選択回路２２の動作を示す回路図である。 図８は，Ｙエリア選択回路２２の好適な構成を示す回路図である。 図９は，Ｙエリア選択回路２２のより好適な構成を示す回路図である。 図１０は，図９のＹエリア選択回路２２の動作を示す回路図である。 図１１は，本発明の実施の第２形態におけるストロークフォント描画回路１１の動作を示すフローチャートである。 図１２は，直線（処理される直線，又は，処理される曲線の分割によって生成された直線）の中心線を，垂直線，水平線，及び点に分割するアルゴリズムを示すフローチャートである。 図１３は，実施の第２形態における画像メモリ１２の動作を示すブロック図である。 図１４は，本発明の実施の第３形態の表示装置を示すブロック図である。 図１５は，カラーパレットデータ６７の内容を示す概念図である。 図１６は，実施の第３形態の表示装置の動作を示すブロック図である。

符号の説明

１０，２０：表示装置
１：ＣＰＵ
２：コントローラドライバ
３：ＬＣＤパネル
４：ストロークフォント処理回路
５：ビットマップデータ
６：フォントデータ
１１：ストロークフォント描画回路
１２：画像メモリ
１３：矩形領域データ
２１：Ｙアドレス制御回路
２２：Ｙエリア選択回路
２３：ワード線デコーダ
２４：Ｘアドレス制御回路
２５：Ｘエリア選択回路
２６：ビット線デコーダ
２７：メモリセルアレイ
２８：ｙアドレス信号
２９：ｘアドレス信号
３１：ワード線
３２：ビット線
３３：画素ブロック
３４：メモリセル
４１：トランスファーゲート
４２：ＮチャネルＭＯＳトランジスタ
４３：ロジック回路
４４：出力インバータ
４５：ＮチャネルＭＯＳトランジスタ
４６：ＰチャネルＭＯＳトランジスタ
４７：インバータ
４８：制御端子
４９，５０：電源端子
５１：接地端子
５２，５３：デコーダ回路
５４_０：インバータ
５４_１〜５４_Ｍ−１：ＮＡＮＤゲート
５５：インバータ
５６：ＰチャネルＭＯＳトランジスタ
５７：電源端子
５８：ＮＡＮＤゲート
５９：プリチャージ制御信号
６１：ＣＰＵ
６２：コントローラドライバ
６３：ＬＣＤパネル
６４：ビットマップデータ
６５：フォントデータ
６６：制御信号
６７：カラーパレットデータ
７１：制御回路
７２：画像表示メモリ
７３：ストロークフォント描画回路
７４：フォント処理メモリ
７５：フォント表示メモリ
７６：フィルター
７７：カラーパレット回路
７８：駆動回路
７９：タイミング制御信号
８０：演算制御信号
８１：矩形領域データ
８２：色参照番号データ
８３：合成画像ビットマップデータ

Claims (8)

1. 画像を構成する画素データが同一である矩形領域を規定し，前記矩形領域に対応する矩形領域データを供給する描画回路と，
   前記描画回路から提供される前記矩形領域データに応答して，前記画像を保存する画像メモリ
   とを含み，
   前記矩形領域データは，前記矩形領域の位置，幅及び高さを表し，
   前記画像メモリは，
   前記画素データを保存する記憶素子を備えたメモリセルアレイと，
   前記矩形領域データに対応する複数のローアドレスを同時に選択する第１エリア選択回路と，
   前記矩形領域データに対応する複数のカラムアドレスを同時に選択する第２エリア選択回路と，
   前記記憶素子のうちの選択したカラムアドレスと選択したローアドレスに対応する選択記憶素子に，前記画素データを同時に書き込む書き込み回路
   とを備え，
   前記メモリセルアレイは，第１方向に延設された複数のワード線を更に備え，
   前記記憶素子のそれぞれは，前記第１方向に並べられ，且つ，対応する前記ワード線に接続された複数のメモリセルを備え，
   前記第１エリア選択回路は，前記ローアドレスのそれぞれが選択されているか否かを示すローアドレス信号群を生成して前記書き込み回路に供給し，
   前記書き込み回路は，前記ローアドレス信号群に応答して，前記複数のワード線のうち，前記選択ローアドレスに対応する選択ワード線を選択するワード線デコーダを備え，
   前記ローアドレス信号群は，第１〜第Ｍローアドレス信号を含み，
   前記第１エリア選択回路は，前記選択ローアドレスの最大値ｙ _ＭＡＸ と，前記選択ローアドレスの最小値ｙ _ＭＩＮ とを受け取り，前記最大値ｙ _ＭＡＸ と前記最小値ｙ _ＭＩＮ とに応答して，前記ローアドレス信号を出力するように構成され，
   前記第１エリア選択回路は，
   電源電位と接地電位とのうちの一方電位を有する第１共通端子及び第２共通端子と，
   前記第１共通端子と前記第２共通端子との間に直列に接続された第１〜第（Ｍ＋１）直列スイッチと，
   電源電位と接地電位とのうちの他方電位を有する第１〜第Ｍ端子と，
   第１〜第Ｍノードと，
   第１〜第Ｍ並列スイッチと，
   前記最大値ｙ _ＭＡＸ と前記最小値ｙ _ＭＩＮ とに応答して前記第１〜第（Ｍ＋１）直列スイッチと前記第１〜第Ｍ並列スイッチとをオンオフするロジック回路
   とを備え，
   前記第１〜第Ｍノードのうちの第ｉノードは，前記第ｉ直列スイッチと前記第（ｉ＋１）直列スイッチとを電気的に結合し，
   前記第１〜第Ｍ並列スイッチのうちの第ｉ並列スイッチは，前記第ｉ端子と前記第ｉノードとの間に接続され，
   前記第１〜第Ｍローアドレス信号のうちの第ｉローアドレス信号は，前記第ｉノードの電位に応答して出力され，
   前記ロジック回路は，（ａ）前記第１〜第（Ｍ＋１）直列スイッチのうち，前記第ｙ _ＭＩＮ 直列スイッチと前記第（ｙ _ＭＡＸ ＋１）直列スイッチとをターンオフし，残りの直列スイッチをターンオンし，（ｂ）前記第１〜第Ｍ並列スイッチのうち，前記第ｙ _ＭＩＮ 並列スイッチ〜前記第ｙ _ＭＡＸ 並列スイッチとのうちから選択された少なくとも一の並列スイッチをターンオンし，残りの並列スイッチをターンオフする
   画像処理装置。
2. 請求項１に記載の画像処理装置において，
   前記画像は，文字で構成される文字画像である
   画像処理装置。
3. 請求項１に記載の画像処理装置において，
   前記画像は，ドローグラフィック画像である
   画像処理装置。
4. 請求項１に記載の画像処理装置において，
   前記ロジック回路は，前記第１〜第Ｍ並列スイッチのうち，前記第ｙ_ＭＩＮ〜第ｙ_ＭＡＸ並列スイッチのうちから選択された複数の並列スイッチをターンオンする
   画像処理装置。
5. 請求項１に記載の画像処理装置において，
   前記第１エリア選択回路は，更に，
   前記一方電位を有するプリチャージ端子と，前記第１〜第Ｍノードとの間にそれぞれに接続された第１〜第Ｍプリチャージスイッチ
   とを備え，
   前記第１〜第Ｍプリチャージスイッチは，プリチャージ信号に応答して，前記第１〜第Ｍノードを前記プリチャージ端子に電気的に接続する
   画像処理装置。
6. 請求項１に記載の画像処理装置において，
   前記メモリセルアレイは，第１方向と異なる第２方向に延設された複数のビット線を更に備え，
   前記第２エリア選択回路は，前記カラムアドレスのそれぞれが選択されているか否かを示すカラムアドレス信号群を生成して前記書き込み回路に供給し，
   前記書き込み回路は，前記カラムアドレス信号群に応答して，前記複数のビット線のうち，前記選択記憶素子に含まれるメモリセルに対応する選択ビット線を選択するビット線デコーダを更に備えた
   画像処理装置。
7. 外部から，画像ビットマップデータと文字のフォントデータとを受け取る制御回路と，
   前記フォントデータに基づいて画素データが同一である矩形領域を規定し，前記矩形領域に対応する矩形領域データを供給する描画回路と，
   前記描画回路から提供される前記矩形領域データに応答して，前記文字の文字用画像データを保存する画像メモリと，
   前記文字用画像データと前記背景画像ビットマップデータとを合成して合成画像ビットマップデータを生成可能に構成されたフィルター回路と，
   前記合成画像ビットマップデータに応答して表示パネルを駆動する駆動回路
   とを含み，
   前記矩形領域データは，前記矩形領域の位置，幅，及び高さを表し，
   前記画像メモリは，
   前記表示パネルの画像を構成する画素データを保存する記憶素子を備えたメモリセルアレイと，
   前記矩形領域データに対応する複数のローアドレスを同時に選択する第１エリア選択回路と，
   前記矩形領域データに対応する複数のカラムアドレスを同時に選択する第２エリア選択回路と，
   前記記憶素子のうちの選択したカラムアドレスと選択したローアドレスに対応する選択記憶素子に，前記画素データを同時に書き込むことによって前記文字用画像データを生成する書き込み回路
   とを備え，
   前記メモリセルアレイは，第１方向に延設された複数のワード線を更に備え，
   前記記憶素子のそれぞれは，前記第１方向に並べられ，且つ，対応する前記ワード線に接続された複数のメモリセルを備え，
   前記第１エリア選択回路は，前記ローアドレスのそれぞれが選択されているか否かを示すローアドレス信号群を生成して前記書き込み回路に供給し，
   前記書き込み回路は，前記ローアドレス信号群に応答して，前記複数のワード線のうち，前記選択ローアドレスに対応する選択ワード線を選択するワード線デコーダを備え，
   前記ローアドレス信号群は，第１〜第Ｍローアドレス信号を含み，
   前記第１エリア選択回路は，前記選択ローアドレスの最大値ｙ _ＭＡＸ と，前記選択ローアドレスの最小値ｙ _ＭＩＮ とを受け取り，前記最大値ｙ _ＭＡＸ と前記最小値ｙ _ＭＩＮ とに応答して，前記ローアドレス信号を出力するように構成され，
   前記第１エリア選択回路は，
   電源電位と接地電位とのうちの一方電位を有する第１共通端子及び第２共通端子と，
   前記第１共通端子と前記第２共通端子との間に直列に接続された第１〜第（Ｍ＋１）直列スイッチと，
   電源電位と接地電位とのうちの他方電位を有する第１〜第Ｍ端子と，
   第１〜第Ｍノードと，
   第１〜第Ｍ並列スイッチと，
   前記最大値ｙ _ＭＡＸ と前記最小値ｙ _ＭＩＮ とに応答して前記第１〜第（Ｍ＋１）直列スイッチと前記第１〜第Ｍ並列スイッチとをオンオフするロジック回路
   とを備え，
   前記第１〜第Ｍノードのうちの第ｉノードは，前記第ｉ直列スイッチと前記第（ｉ＋１）直列スイッチとを電気的に結合し，
   前記第１〜第Ｍ並列スイッチのうちの第ｉ並列スイッチは，前記第ｉ端子と前記第ｉノードとの間に接続され，
   前記第１〜第Ｍローアドレス信号のうちの第ｉローアドレス信号は，前記第ｉノードの電位に応答して出力され，
   前記ロジック回路は，（ａ）前記第１〜第（Ｍ＋１）直列スイッチのうち，前記第ｙ _ＭＩＮ 直列スイッチと前記第（ｙ _ＭＡＸ ＋１）直列スイッチとをターンオフし，残りの直列スイッチをターンオンし，（ｂ）前記第１〜第Ｍ並列スイッチのうち，前記第ｙ _ＭＩＮ 並列スイッチ〜前記第ｙ _ＭＡＸ 並列スイッチとのうちから選択された少なくとも一の並列スイッチをターンオンし，残りの並列スイッチをターンオフする
   コントローラドライバ。
8. 請求項７に記載のコントローラドライバにおいて，
   更に，
   色に対応付けられた色参照番号と，前記色参照番号それぞれに対応するＲＧＢデータとの対応関係を記述したカラーパレットデータを保持するカラーパレット回路
   を備え，
   前記文字用画像データに含まれる前記画素データは，対応する画素の色参照番号で構成され，
   前記背景画像ビットマップデータは，背景画像の画素それぞれの色を指定する第１ＲＧＢデータで構成され，
   前記フィルター回路は，前記カラーパレットデータを用いて，前記文字用画像データに記述されている前記色参照番号を第２ＲＧＢ画素データに変換し，前記第１ＲＧＢデータと前記第２ＲＧＢデータとを演算して，前記合成画像ビットマップデータを生成する
   コントローラドライバ。

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