JPH05127977A - 高速２ｄ描画方式 - Google Patents
高速２ｄ描画方式Info
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- JPH05127977A JPH05127977A JP31162891A JP31162891A JPH05127977A JP H05127977 A JPH05127977 A JP H05127977A JP 31162891 A JP31162891 A JP 31162891A JP 31162891 A JP31162891 A JP 31162891A JP H05127977 A JPH05127977 A JP H05127977A
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Abstract
(57)【要約】
【目的】 ビットマップされた表示用メモリを有する図
形処理装置で、長い水平線や矩形描画の際のメモリアク
セス回数を少なくして、描画速度を向上させる。 【構成】 データ格納部５からのデータの表示用メモリ
９に対する水平方向の書き込み位置を制御する書き込み
制御部８を設けて、水平方向の線分長の描画データをデ
ータ格納部５から同時に表示用メモリ９に書き込み、ま
たはさらにデータ格納部５からのデータの表示用メモリ
９に対する垂直方向の書き込み位置を制御する第二の書
き込み制御部８’を設けて、描画始点と描画終点とを対
角線とする矩形をデータ格納部５から同時に表示用メモ
リ９に書き込むように制御することによって、長い水平
線や矩形の描画の際、何度も表示用メモリにアクセスす
るために描画が遅くなることを防止する。
形処理装置で、長い水平線や矩形描画の際のメモリアク
セス回数を少なくして、描画速度を向上させる。 【構成】 データ格納部５からのデータの表示用メモリ
９に対する水平方向の書き込み位置を制御する書き込み
制御部８を設けて、水平方向の線分長の描画データをデ
ータ格納部５から同時に表示用メモリ９に書き込み、ま
たはさらにデータ格納部５からのデータの表示用メモリ
９に対する垂直方向の書き込み位置を制御する第二の書
き込み制御部８’を設けて、描画始点と描画終点とを対
角線とする矩形をデータ格納部５から同時に表示用メモ
リ９に書き込むように制御することによって、長い水平
線や矩形の描画の際、何度も表示用メモリにアクセスす
るために描画が遅くなることを防止する。
Description
【０００１】
【産業上の利用分野】本発明は、ビットマップされた表
示用メモリを有する図形処理装置に関し、特に描画速度
を向上することが可能な高速２Ｄ描画方式に関するもの
である。
示用メモリを有する図形処理装置に関し、特に描画速度
を向上することが可能な高速２Ｄ描画方式に関するもの
である。
【０００２】
【従来の技術】２Ｄ描画方式においては、ビットマップ
された表示用メモリを備え、画像データを横方向のカラ
ムアドレスと縦方向のローアドレスとに応じて、２Ｄ
（２ディメンション）描画を行なって書き込むことによ
って、描画記録を行なう。
された表示用メモリを備え、画像データを横方向のカラ
ムアドレスと縦方向のローアドレスとに応じて、２Ｄ
（２ディメンション）描画を行なって書き込むことによ
って、描画記録を行なう。
【０００３】このような２Ｄ描画方式においては、長い
水平線や矩形描画の際の表示用メモリアクセス回数を少
なくして、描画速度を向上させることが求められてい
る。
水平線や矩形描画の際の表示用メモリアクセス回数を少
なくして、描画速度を向上させることが求められてい
る。
【０００４】図１０は、従来の２Ｄ描画方式を示したも
のである。２Ｄ描画システムは、中央処理装置（ＣＰ
Ｕ）５１のバス５２に対して、メモリ制御部５３と表示
用メモリ５４を接続し、さらに表示用メモリ５４に対し
て、ディジタルアナログ（Ｄ／Ａ）コンバータ６０を介
して、陰極線管表示装置（ＣＲＴ）６１を接続した構成
を有している。
のである。２Ｄ描画システムは、中央処理装置（ＣＰ
Ｕ）５１のバス５２に対して、メモリ制御部５３と表示
用メモリ５４を接続し、さらに表示用メモリ５４に対し
て、ディジタルアナログ（Ｄ／Ａ）コンバータ６０を介
して、陰極線管表示装置（ＣＲＴ）６１を接続した構成
を有している。
【０００５】図１０に示される２Ｄ描画方式では、表示
用メモリ５４において、バス５２から与えられる縦方向
に対するローアドレスと、横方向に対するカラムアドレ
スとが、それぞれローデコーダ５６とカラムデコーダ５
７とを経てデコードされて、表示用メモリ５４上の１セ
ルを指すことによって、メモリセル５９上に、１ドット
ずつ描画が行なわれるようになっている。
用メモリ５４において、バス５２から与えられる縦方向
に対するローアドレスと、横方向に対するカラムアドレ
スとが、それぞれローデコーダ５６とカラムデコーダ５
７とを経てデコードされて、表示用メモリ５４上の１セ
ルを指すことによって、メモリセル５９上に、１ドット
ずつ描画が行なわれるようになっている。
【０００６】図１１は、従来の表示用メモリにおける１
セルの書き込みを説明するものであって、図１０におい
て円（Ａ）で囲んで示した部分の詳細を示し、ローデコ
ーダ５６とカラムデコーダ５７において、それぞれ
“１”となった、アドレスの交点の１セル（Ｂ）のみが
書き込み可能となる。
セルの書き込みを説明するものであって、図１０におい
て円（Ａ）で囲んで示した部分の詳細を示し、ローデコ
ーダ５６とカラムデコーダ５７において、それぞれ
“１”となった、アドレスの交点の１セル（Ｂ）のみが
書き込み可能となる。
【０００７】図１２は、従来の描画制御方法を示したも
のであって、ローアドレスの書き込み制御信号ＲＡＳ
と、カラムアドレスの書き込み制御信号ＣＡＳとをタイ
ミングをずらせて与えるとともに、ローアドレスとカラ
ムアドレスとを順次与えることによって、１ドットのカ
ラーデータが書き込まれることが示されている。
のであって、ローアドレスの書き込み制御信号ＲＡＳ
と、カラムアドレスの書き込み制御信号ＣＡＳとをタイ
ミングをずらせて与えるとともに、ローアドレスとカラ
ムアドレスとを順次与えることによって、１ドットのカ
ラーデータが書き込まれることが示されている。
【０００８】図１０に示されたように、従来の２Ｄ描画
方式では、メモリセルに格納されるデータとアドレスと
が１対１に対応している。そのため、表示用メモリが１
個の場合、図１２に示されるように、１回の書き込み動
作によって、１ドットの書き込みしか行なうことができ
ない。
方式では、メモリセルに格納されるデータとアドレスと
が１対１に対応している。そのため、表示用メモリが１
個の場合、図１２に示されるように、１回の書き込み動
作によって、１ドットの書き込みしか行なうことができ
ない。
【０００９】そこで、描画の高速化を図るためには、複
数個の表示用メモリを使用して、１アドレスで、複数個
の表示用メモリに同時に書き込みを行なうようにして、
描画を高速化するようにしている。
数個の表示用メモリを使用して、１アドレスで、複数個
の表示用メモリに同時に書き込みを行なうようにして、
描画を高速化するようにしている。
【００１０】
【発明が解決しようとする課題】従来の２Ｄ描画方式で
は、複数個の表示用メモリを使用することによって、描
画の高速化を図っている。しかしながら、表示用メモリ
を複数個使用しても、１度に描画できるのは、データバ
ス幅に対応するピクセル数に限られる。一方、表示用メ
モリのデータバス幅は、装置構成上の制約を受けるの
で、あまり大きくすることはできない。そのため、長い
水平線や矩形描画の際には、何度も表示用メモリをアク
セスしなければならず、そのため、描画に時間がかかる
という問題があった。
は、複数個の表示用メモリを使用することによって、描
画の高速化を図っている。しかしながら、表示用メモリ
を複数個使用しても、１度に描画できるのは、データバ
ス幅に対応するピクセル数に限られる。一方、表示用メ
モリのデータバス幅は、装置構成上の制約を受けるの
で、あまり大きくすることはできない。そのため、長い
水平線や矩形描画の際には、何度も表示用メモリをアク
セスしなければならず、そのため、描画に時間がかかる
という問題があった。
【００１１】本発明は、このような従来技術の課題を解
決しようとするものであって、２Ｄ描画方式において、
描画データを格納する手段と、書き込みアドレスを制御
する手段とを設けることによって、水平方向に与えられ
た線分長または矩形のデータを同時に書き込むことがで
きるようにして、描画の高速化を可能にすることを目的
としている。
決しようとするものであって、２Ｄ描画方式において、
描画データを格納する手段と、書き込みアドレスを制御
する手段とを設けることによって、水平方向に与えられ
た線分長または矩形のデータを同時に書き込むことがで
きるようにして、描画の高速化を可能にすることを目的
としている。
【００１２】
【課題を解決するための手段】本発明は、ビットマップ
された表示用メモリ９に対して、描画データを格納する
データ格納部５と、アドレスに応じて表示用メモリ９に
おける行位置を指定するローデコーダ６と、アドレスに
応じて表示用メモリ９における列位置を指定するカラム
デコーダ７とを備え、データ格納部５のデータを表示用
メモリ９に対して１ドットずつ書き込む２Ｄ描画方式に
おいて、データ格納部５からのデータの表示用メモリ９
に対する水平方向の書き込み位置を制御する書き込み制
御部８を設け、書き込み制御部８が、描画始点を指定す
るアドレスと線分長を指定するデータとを与えたとき、
このアドレスによって定められる描画始点からこのデー
タによって定められる水平方向の線分長の描画データを
データ格納部５から同時に表示用メモリ９に書き込むよ
うに制御を行なう、等の構成を採っている。これによっ
て前述した目的を達成しようとするものである。
された表示用メモリ９に対して、描画データを格納する
データ格納部５と、アドレスに応じて表示用メモリ９に
おける行位置を指定するローデコーダ６と、アドレスに
応じて表示用メモリ９における列位置を指定するカラム
デコーダ７とを備え、データ格納部５のデータを表示用
メモリ９に対して１ドットずつ書き込む２Ｄ描画方式に
おいて、データ格納部５からのデータの表示用メモリ９
に対する水平方向の書き込み位置を制御する書き込み制
御部８を設け、書き込み制御部８が、描画始点を指定す
るアドレスと線分長を指定するデータとを与えたとき、
このアドレスによって定められる描画始点からこのデー
タによって定められる水平方向の線分長の描画データを
データ格納部５から同時に表示用メモリ９に書き込むよ
うに制御を行なう、等の構成を採っている。これによっ
て前述した目的を達成しようとするものである。
【００１３】
【作用】本発明の高速２Ｄ描画方式では、ビットマップ
された表示用メモリにおいて、描画カラーデータをデー
タ格納部に予め格納しておき、表示用メモリに対して、
与えられた描画始点アドレスから水平方向に、データと
して与えられた線分長だけのカラーデータを同時に書き
込むようにする。
された表示用メモリにおいて、描画カラーデータをデー
タ格納部に予め格納しておき、表示用メモリに対して、
与えられた描画始点アドレスから水平方向に、データと
して与えられた線分長だけのカラーデータを同時に書き
込むようにする。
【００１４】またこの場合に、表示用メモリに対して、
従来の２Ｄ描画方式の１対１の描画方法と、本発明の高
速２Ｄ描画方式の描画方法とを切り替えて、書き込みを
行なうことができるようにする。
従来の２Ｄ描画方式の１対１の描画方法と、本発明の高
速２Ｄ描画方式の描画方法とを切り替えて、書き込みを
行なうことができるようにする。
【００１５】さらに、この場合に、表示用メモリに対し
て、与えられた描画始点アドレスと、水平方向の終点ア
ドレス間に、データ格納部に予め格納されているカラー
データを同時に書き込むことができるようにする。
て、与えられた描画始点アドレスと、水平方向の終点ア
ドレス間に、データ格納部に予め格納されているカラー
データを同時に書き込むことができるようにする。
【００１６】さらに、この場合に、表示用メモリが、終
点アドレスをデータとして受け取ることができるように
する。
点アドレスをデータとして受け取ることができるように
する。
【００１７】さらに、この場合に、表示用メモリに対し
て、与えられた始点，終点を対角線とする矩形内に、デ
ータ格納部に予め格納されているカラーデータを同時に
書き込むことができるようにする。
て、与えられた始点，終点を対角線とする矩形内に、デ
ータ格納部に予め格納されているカラーデータを同時に
書き込むことができるようにする。
【００１８】従って、本発明によれば、水平方向に与え
られた線分長または矩形内のカラーデータを同時に書き
込むことができるので、表示用メモリに対する描画の時
間が短縮され、２Ｄ描画方式の高速化が可能となる。
られた線分長または矩形内のカラーデータを同時に書き
込むことができるので、表示用メモリに対する描画の時
間が短縮され、２Ｄ描画方式の高速化が可能となる。
【００１９】
【実施例】以下、本発明の実施例を添付図面に基づいて
説明する。
説明する。
【００２０】図１は、本発明の実施例(1) の構成を示し
たものである。ＣＰＵ１は、全体の制御を行なって、２
Ｄ描画を行なうためのデータや、描画命令等を発生す
る。バス２は、ＣＰＵ１と各部を接続して、命令の送出
とデータのやりとりを行なう。メモリ制御部３は、ＣＰ
Ｕ１の命令を受けたとき、メモリ４に対して、描画制御
のための信号を発生する。メモリ４は、表示用メモリと
して、与えられたアドレスに対応してデータを格納する
従来の機能に加えて、高速描画機能を有している。カラ
ーデータ格納部５は、高速描画時に描画するカラーデー
タを格納する。
たものである。ＣＰＵ１は、全体の制御を行なって、２
Ｄ描画を行なうためのデータや、描画命令等を発生す
る。バス２は、ＣＰＵ１と各部を接続して、命令の送出
とデータのやりとりを行なう。メモリ制御部３は、ＣＰ
Ｕ１の命令を受けたとき、メモリ４に対して、描画制御
のための信号を発生する。メモリ４は、表示用メモリと
して、与えられたアドレスに対応してデータを格納する
従来の機能に加えて、高速描画機能を有している。カラ
ーデータ格納部５は、高速描画時に描画するカラーデー
タを格納する。
【００２１】ローデコーダ６は、与えられたローアドレ
スをデコードして、メモリセル９上の行番号を指示す
る。カラムデコーダ７は、与えられたカラムアドレスを
デコードして、メモリセル９上の列番号を指示する。書
き込み制御部８は、メモリセル９における水平方向のデ
ータ格納位置の制御を行なう。メモリセル９は、データ
を格納する。ディジタルアナログ（Ｄ／Ａ）コンバータ
１０は、メモリ４からのディジタル信号を、表示用のア
ナログ信号に変換する。ＣＲＴ１１は、ディスプレイ装
置であって、所要の表示を行なう。
スをデコードして、メモリセル９上の行番号を指示す
る。カラムデコーダ７は、与えられたカラムアドレスを
デコードして、メモリセル９上の列番号を指示する。書
き込み制御部８は、メモリセル９における水平方向のデ
ータ格納位置の制御を行なう。メモリセル９は、データ
を格納する。ディジタルアナログ（Ｄ／Ａ）コンバータ
１０は、メモリ４からのディジタル信号を、表示用のア
ナログ信号に変換する。ＣＲＴ１１は、ディスプレイ装
置であって、所要の表示を行なう。
【００２２】図２は、メモリ上のデータを示したもので
あって、は水平線分を、は矩形を示している。水平
線分は、左端が始点アドレスに対応し、右端が終点ア
ドレスに対応している。矩形は、左上の点が始点アド
レスに対応し、右下の点が終点アドレスに対応してい
る。
あって、は水平線分を、は矩形を示している。水平
線分は、左端が始点アドレスに対応し、右端が終点ア
ドレスに対応している。矩形は、左上の点が始点アド
レスに対応し、右下の点が終点アドレスに対応してい
る。
【００２３】図３は、書き込み制御部８の動作を説明す
るものである。また図４は、実施例(1) における描画制
御方法を説明するための図である。
るものである。また図４は、実施例(1) における描画制
御方法を説明するための図である。
【００２４】以下、図１ないし図４に基づいて、実施例
(1) の動作を説明する。まず、ＣＰＵ１からカラーデー
タがメモリ４内のカラーデータ格納部５にセットされ、
次に描画開始アドレスと、水平方向の線長データが与え
られるとともに、図４に示されたような各制御信号が、
メモリ制御部３から与えられる。メモリ４内の書き込み
制御部８は、図３に示されるように、線長データをデコ
ードして、開始カラムアドレスのセルまでシフトさせ、
描画開始アドレスから線分長分のメモリセルへ書き込み
指示を行なう。これによって、メモリセル９に図２の
に示すような水平線分が書き込まれ、Ｄ／Ａコンバータ
１０を経てアナログ信号に変換されて、ＣＲＴ１１にお
いて表示される。
(1) の動作を説明する。まず、ＣＰＵ１からカラーデー
タがメモリ４内のカラーデータ格納部５にセットされ、
次に描画開始アドレスと、水平方向の線長データが与え
られるとともに、図４に示されたような各制御信号が、
メモリ制御部３から与えられる。メモリ４内の書き込み
制御部８は、図３に示されるように、線長データをデコ
ードして、開始カラムアドレスのセルまでシフトさせ、
描画開始アドレスから線分長分のメモリセルへ書き込み
指示を行なう。これによって、メモリセル９に図２の
に示すような水平線分が書き込まれ、Ｄ／Ａコンバータ
１０を経てアナログ信号に変換されて、ＣＲＴ１１にお
いて表示される。
【００２５】図５は、本発明の実施例(2) を示したもの
であって、１アドレス１メモリセルの書き込み指示と、
１アドレス複数メモリセルの書き込み指示とを切り替え
て行なう場合の制御を説明するものである。書き込み制
御部８は、メモリ制御部３からの書き込み指示選択信号
に応じて、通常動作時の１アドレス１メモリセル（１デ
ータ）書き込み指示から、本発明の特殊動作である１ア
ドレス複数メモリセル書き込み指示に切り替えられる。
であって、１アドレス１メモリセルの書き込み指示と、
１アドレス複数メモリセルの書き込み指示とを切り替え
て行なう場合の制御を説明するものである。書き込み制
御部８は、メモリ制御部３からの書き込み指示選択信号
に応じて、通常動作時の１アドレス１メモリセル（１デ
ータ）書き込み指示から、本発明の特殊動作である１ア
ドレス複数メモリセル書き込み指示に切り替えられる。
【００２６】メモリ制御部３からの書き込み指示選択信
号によって、通常動作を指示されたときは、メモリ４は
従来例の場合と同様に、アドレスによって与えられたメ
モリセル９内のただ１点のセルに、データとして与えら
れた通常のカラーデータを書き込む指示を発生する。一
方、書き込み指示信号によって、特殊動作の指示を受け
たときは、前述の１アドレス複数データの書き込み動作
を行なう。
号によって、通常動作を指示されたときは、メモリ４は
従来例の場合と同様に、アドレスによって与えられたメ
モリセル９内のただ１点のセルに、データとして与えら
れた通常のカラーデータを書き込む指示を発生する。一
方、書き込み指示信号によって、特殊動作の指示を受け
たときは、前述の１アドレス複数データの書き込み動作
を行なう。
【００２７】図６は、本発明の実施例(3) を示したもの
であって、水平線分の始点アドレスと終点アドレスとを
与えて、水平線分の書き込み指示を行なう場合の制御を
説明するものである。書き込み制御部８は、描画する水
平線分の始点アドレスと終点アドレスとを与えられる
と、その始点，終点間のメモリセルにカラーデータ格納
部５に格納されたカラーデータを同時に書き込む指示を
発生する。
であって、水平線分の始点アドレスと終点アドレスとを
与えて、水平線分の書き込み指示を行なう場合の制御を
説明するものである。書き込み制御部８は、描画する水
平線分の始点アドレスと終点アドレスとを与えられる
と、その始点，終点間のメモリセルにカラーデータ格納
部５に格納されたカラーデータを同時に書き込む指示を
発生する。
【００２８】まず、ＣＰＵ１がカラーデータをメモリ４
内のカラーデータ格納部５にセットし、次に水平線分の
描画開始点アドレスと終点アドレスとが与えられる。そ
して図６に示すような制御信号が、メモリ制御部３から
与えられると、書き込み制御部８は、始点，終点間のす
べてのメモリセルに同時に書き込みを行なう指示を発生
し、これによって、瞬時に、メモリセル９に図２のに
示すような水平線分が書き込まれ、Ｄ／Ａコンバータ１
０を経てアナログ信号に変換されて、ＣＲＴ１１におい
て表示される。
内のカラーデータ格納部５にセットし、次に水平線分の
描画開始点アドレスと終点アドレスとが与えられる。そ
して図６に示すような制御信号が、メモリ制御部３から
与えられると、書き込み制御部８は、始点，終点間のす
べてのメモリセルに同時に書き込みを行なう指示を発生
し、これによって、瞬時に、メモリセル９に図２のに
示すような水平線分が書き込まれ、Ｄ／Ａコンバータ１
０を経てアナログ信号に変換されて、ＣＲＴ１１におい
て表示される。
【００２９】図７は、本発明の実施例(4) を示したもの
であって、終点アドレスをデータとして与えて水平線分
の書き込み指示を行なう場合の制御を示したものであ
る。図７においては、描画する水平線分の始点アドレス
と終点アドレスとが与えられると、その始点，終点間の
メモリセルに、カラーデータ格納部５に格納されたカラ
ーデータを同時に書き込む指示が出されることが示され
ている。
であって、終点アドレスをデータとして与えて水平線分
の書き込み指示を行なう場合の制御を示したものであ
る。図７においては、描画する水平線分の始点アドレス
と終点アドレスとが与えられると、その始点，終点間の
メモリセルに、カラーデータ格納部５に格納されたカラ
ーデータを同時に書き込む指示が出されることが示され
ている。
【００３０】まず、ＣＰＵ１がメモリ４内のカラーデー
タ格納部５に、カラーデータをセットする。次に、水平
線分の描画始点アドレスがアドレスとして与えられ、終
点アドレスがデータとして与えられることによって、図
７に示すような制御信号が、メモリ制御部３から与えら
れる。これによって、書き込み制御部８は、始点，終点
間のメモリセルに同時に書き込む指示を出すので、メモ
リセル９に、図２においてに示すような水平線分が瞬
時に書き込まれ、Ｄ／Ａコンバータ１０を介して、ＣＲ
Ｔ１１に表示される。
タ格納部５に、カラーデータをセットする。次に、水平
線分の描画始点アドレスがアドレスとして与えられ、終
点アドレスがデータとして与えられることによって、図
７に示すような制御信号が、メモリ制御部３から与えら
れる。これによって、書き込み制御部８は、始点，終点
間のメモリセルに同時に書き込む指示を出すので、メモ
リセル９に、図２においてに示すような水平線分が瞬
時に書き込まれ、Ｄ／Ａコンバータ１０を介して、ＣＲ
Ｔ１１に表示される。
【００３１】図８は、本発明の実施例(5) の構成を示し
たものであって、矩形描画可能なメモリを使用した場合
を示しており、実施例(1) におけるメモリ４に対して、
書き込み制御部８と同様の機能を有し、メモリセル９に
おける垂直方向のデータ格納位置の制御を行なう書き込
み制御部８’を追加した構成を有している。
たものであって、矩形描画可能なメモリを使用した場合
を示しており、実施例(1) におけるメモリ４に対して、
書き込み制御部８と同様の機能を有し、メモリセル９に
おける垂直方向のデータ格納位置の制御を行なう書き込
み制御部８’を追加した構成を有している。
【００３２】図９は、矩形の書き込み指示の制御を示
し、実施例(1) における書き込み制御部８と、本実施例
の書き込み制御部８’とが、図２においてで示された
ような、始点アドレスと終点アドレスとを対角線とする
矩形内のメモリセルを、カラーデータ格納部５に格納さ
れたカラーデータによって同時に書き込む指示を、メモ
リセル９に対して出力する場合の制御を示している。
し、実施例(1) における書き込み制御部８と、本実施例
の書き込み制御部８’とが、図２においてで示された
ような、始点アドレスと終点アドレスとを対角線とする
矩形内のメモリセルを、カラーデータ格納部５に格納さ
れたカラーデータによって同時に書き込む指示を、メモ
リセル９に対して出力する場合の制御を示している。
【００３３】まず、ＣＰＵ１がメモリ４内のカラーデー
タ格納部５に、カラーデータをセットする。次に、アド
レスとして矩形の描画始点アドレスが与えられ、データ
として終点アドレスが与えられることによって、図９に
示すような制御信号が、メモリ制御部３から与えられ
る。これによって、書き込み制御部８および書き込み制
御部８’は、矩形内のすべてのメモリセルに、カラーデ
ータ格納部５に格納されているカラーデータを同時に書
き込む指示を出すので、メモリセル９に、図２において
に示すような矩形が瞬時に書き込まれ、Ｄ／Ａコンバ
ータ１０を介して、ＣＲＴ１１に表示される。
タ格納部５に、カラーデータをセットする。次に、アド
レスとして矩形の描画始点アドレスが与えられ、データ
として終点アドレスが与えられることによって、図９に
示すような制御信号が、メモリ制御部３から与えられ
る。これによって、書き込み制御部８および書き込み制
御部８’は、矩形内のすべてのメモリセルに、カラーデ
ータ格納部５に格納されているカラーデータを同時に書
き込む指示を出すので、メモリセル９に、図２において
に示すような矩形が瞬時に書き込まれ、Ｄ／Ａコンバ
ータ１０を介して、ＣＲＴ１１に表示される。
【００３４】
【発明の効果】以上説明したように本発明によれば、ビ
ットマップされた表示用メモリにおいて、描画カラーデ
ータを格納する手段と、与えられた描画始点アドレスか
ら水平方向に対して、データとして与えられた線分長だ
け、格納されたカラーデータを同時に書き込む手段とを
有していることによって、与えられたアドレスと線長と
から、線長分を水平に、高速に描画することができる。
ットマップされた表示用メモリにおいて、描画カラーデ
ータを格納する手段と、与えられた描画始点アドレスか
ら水平方向に対して、データとして与えられた線分長だ
け、格納されたカラーデータを同時に書き込む手段とを
有していることによって、与えられたアドレスと線長と
から、線長分を水平に、高速に描画することができる。
【００３５】この場合に、与えられた描画始点アドレス
と、水平方向の終点アドレスとの間に、予め格納されて
いるカラーデータを同時に書き込む手段を有することに
よって、与えられた描画始点アドレスと、水平方向の終
点アドレスとの間を高速に描画することができる。
と、水平方向の終点アドレスとの間に、予め格納されて
いるカラーデータを同時に書き込む手段を有することに
よって、与えられた描画始点アドレスと、水平方向の終
点アドレスとの間を高速に描画することができる。
【００３６】またこの場合に、終点アドレスをデータと
して受け取る手段を有することによって、始点，終点間
を水平方向に高速に描画することができる。
して受け取る手段を有することによって、始点，終点間
を水平方向に高速に描画することができる。
【００３７】さらにこれらの場合に、従来の表示用メモ
リの通常の動作と上述の水平線分の書き込み動作とを切
り替える手段を有し、水平線分描画時のみ、上述の水平
線分の書き込み動作に切り替えることによって、高速に
描画することができる。
リの通常の動作と上述の水平線分の書き込み動作とを切
り替える手段を有し、水平線分描画時のみ、上述の水平
線分の書き込み動作に切り替えることによって、高速に
描画することができる。
【００３８】さらにこの場合に、与えられた始点，終点
を対角線とする矩形内を、格納されたカラーデータで同
時に書き込む手段を有することによって、矩形を高速に
塗り潰す描画を行なうことができる。
を対角線とする矩形内を、格納されたカラーデータで同
時に書き込む手段を有することによって、矩形を高速に
塗り潰す描画を行なうことができる。
【図１】本発明の実施例(1) を示す図である。
【図２】メモリ上のデータを示す図である。
【図３】実施例(1) の構成における書き込み制御部の動
作を説明する図である。
作を説明する図である。
【図４】実施例(1) における描画制御方法を説明する図
である。
である。
【図５】本発明の実施例(2) を示す図である。
【図６】本発明の実施例(3) を示す図である。
【図７】本発明の実施例(4) を示す図である。
【図８】本発明の実施例(5) の構成を示す図である。
【図９】矩形の書き込み指示の制御を示す図である。
【図１０】従来の２Ｄ描画方式を示す図である。
【図１１】従来の表示用メモリにおける１セルの書き込
みを説明する図である。
みを説明する図である。
【図１２】従来の描画制御方法を示す図である。
５ データ格納部 ８ 書き込み制御部 ８’第二の書き込み制御部 ９ 表示用メモリ
Claims (5)
- 【請求項１】 ビットマップされた表示用メモリに対し
て、描画データを格納するデータ格納部と、アドレスに
応じて該表示用メモリにおける行位置を指定するローデ
コーダと、アドレスに応じて該表示用メモリにおける列
位置を指定するカラムデコーダとを備え、前記データ格
納部のデータを前記表示用メモリに対して１ドットずつ
書き込む２Ｄ描画方式において、前記データ格納部から
のデータの前記表示用メモリに対する水平方向の書き込
み位置を制御する書き込み制御部を設け、該書き込み制
御部が、描画始点を指定するアドレスと線分長を指定す
るデータとを与えたとき、該アドレスによって定められ
る描画始点から該データによって定められる水平方向の
線分長の描画データを前記データ格納部から同時に前記
表示用メモリに書き込むように制御を行なうことを特徴
とする高速２Ｄ描画方式。 - 【請求項２】 前記書き込み制御部が、描画始点を指定
するアドレスと描画終点を指定するアドレスとを与えた
とき、該両アドレスによって定められる水平方向の線分
長の描画データを前記データ格納部から同時に前記表示
用メモリに書き込むように制御を行なうことを特徴とす
る請求項１に記載の高速２Ｄ描画方式。 - 【請求項３】 前記書き込み制御部が、描画終点を指定
するアドレスをデータとして受け取る手段を有し、前記
描画始点を指定するアドレスと該描画終点を指定するア
ドレスとから定められる水平方向の線分長の描画データ
を前記データ格納部から同時に前記表示用メモリに書き
込むように制御を行なうことを特徴とする請求項２に記
載の高速２Ｄ描画方式。 - 【請求項４】 前記書き込み制御部の制御の有効，無効
を定める切り替え手段を有し、水平描画時のみ該書き込
み制御部を有効にして描画を行なうことを特徴とする請
求項１ないし３のいずれかに記載の高速２Ｄ描画方式。 - 【請求項５】 請求項１ないし４のいずれかに記載の高
速２Ｄ描画方式において、前記データ格納部からのデー
タの前記表示用メモリに対する垂直方向の書き込み位置
を制御する第二の書き込み制御部を設け、描画始点を指
定するアドレスと描画終点を指定するアドレスとを与え
たとき、前記書き込み制御部と第二の書き込み制御部と
が該アドレスによって定められる描画始点と描画終点と
を対角線とする矩形を前記データ格納部から同時に前記
表示用メモリに書き込むように制御を行なうことを特徴
とする高速２Ｄ描画方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31162891A JPH05127977A (ja) | 1991-10-30 | 1991-10-30 | 高速２ｄ描画方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31162891A JPH05127977A (ja) | 1991-10-30 | 1991-10-30 | 高速２ｄ描画方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05127977A true JPH05127977A (ja) | 1993-05-25 |
Family
ID=18019554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31162891A Withdrawn JPH05127977A (ja) | 1991-10-30 | 1991-10-30 | 高速２ｄ描画方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05127977A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005258433A (ja) * | 2004-02-10 | 2005-09-22 | Nec Electronics Corp | 画像メモリ，画像処理装置，コントローラドライバ，及び，画像メモリ書き込み方法 |
-
1991
- 1991-10-30 JP JP31162891A patent/JPH05127977A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005258433A (ja) * | 2004-02-10 | 2005-09-22 | Nec Electronics Corp | 画像メモリ，画像処理装置，コントローラドライバ，及び，画像メモリ書き込み方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |