JPS63228490A

JPS63228490A - メモリ装置

Info

Publication number: JPS63228490A
Application number: JP62061264A
Authority: JP
Inventors: Makoto Watanabe; 誠渡邊
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1987-03-18
Filing date: 1987-03-18
Publication date: 1988-09-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】Ａ、産業上の利用分野本発明は、ワード線およびビット線を用いてマトリック
ス状に配列されたメモリセルを選択し、情報信号の読み
出しや書き込みを行うＲＡＭ　（ランダム・アクセス・
メモリ）等のメモリ装置に関する。

Ｂ０発明の概要本発明は、複数のメモリセルがマトリックス状に配列さ
れたメモリブロックを有し、ワード線を制御するワード
線制御回路と、ビット線を制御するビット線ｉ＋ｑｍ回
路とを有してメモリセルの選択を行うメモリ装置におい
て、ワード線およびビット線に、全部または一部のメモ
リセルを選択した状態と同じような状態にするワード線
スイッチ回路とビット線スイッチ回路を配設することに
より、高速な情報信号の書き込みや高速クリア等を実現
するものである。

Ｃ０従来の技術複数のメモリセルをマトリックス状に配した構造のメモ
リ装置が知られている。

第４図は、従来のメモリ装置の一例であり・その構造に
ついて簡単に説明する。

第４図に示す従来のメモリ装置は、複数のメモリセルが
マトリックス状に配列されたメモリブロック１０１を有
し、このメモリブロック１０１には、各行のメモリセル
でそれぞれ共通とされた１本のワード線ＷＬＩ　、ＷＬ
２、−＝、ＷＬｎが接続され、さらに各列のメモリセル
でそれぞれ共通とされたｍ本のビット線ＢＬＩ　、ＢＬ
２　、・・・、ＢＬｍが接続されている。上記１本のワ
ード線ＷＬ、。

Ｗ　Ｌ　２　、　＝、　Ｗ　Ｌ　ｎは、それぞれＮＭ、
ＯＳトランジスタＭＸｚ　、ＭＸ２　、・・・、ＭＸｎ
を介して電源電圧Ｖｃｃに接続しており、上記ＮＭＯ３
Ｉ−ランジスタＭＸ１＋　ＭＸ２、−、ＭＸｎの各ゲー
ト電極は、各Ｘデコーダー出力線ＸＬ１．ＸＬ２．・・
・。

ＸＬｎに接続され、ワード線制御回路であるＸデコーダ
ー１０２によって各ワード線の電位は制御される。また
、上記ｍ本のビット線ＢＬ１．ＢＬ２、・・・、ＢＬｍ
は、それぞれＮＭＯ３）ランジスタＭＹｌ、ＭＹ２　、
・・・、ＭＹｍを介して入出力線１０４と接続し、この
入出力線１０４はメインアンプ１０５に接続すると共に
１１０部にも接続する。上記ＮＭＯＳトランジスタＭＹ
１．ＭＹ２　。

・・・、ＭＹｍの各ゲート電極は、各Ｙデコーダー出力
線ＹＬＩ　＋　ＹＬｍ　、−、ＹＬｍに接続され、この
Ｙデコーダー出力線ＹＬ１．ＹＬｍ　、・・・、ＹＬｍ
を介してビット線制御回路であるＹデコーダー１０３よ
り各ビット線の電位は制御される。

そして、このような構造からなるメモリ装置の読み出し
や書き込みを行う場合には、選択するメモリセルに対応
したアドレス情報を上記Ｘデコーダー１０２およびＹデ
コーダー１０３に送り、それに基づいて、ＮＭＯ３）ラ
ンジスタやワード線。

ピント線が動作して１つのメモリセルが選択され、所定
の読み出し動作や書き込み動作が行われることになる。

Ｄ６発明が解決しようとする問題点このようなメモリ装置は完動品か否が等のチェックのた
めに通常機能試験が行われ、この機能試験に際しては、
通常、全メモリセルについて情報信号“１″または“Ｏ
″を書き込み、次いでこれを読み出すことが行われる。

そして、従来のメモリ装置においては、各メモリセルに
対して情報信号を書き込み、次にこれを読み出すときは
、それぞれ順次アドレスを変えながら行われており、例
えばＬＭ（メガ）ＤＲＡＭの例について説明すると、１
つのアドレスに対するサイクルタイムを２００ｎｓｅｃ
とした場合に、その所要時間は２００ｎｓｅｃＸ１０４
８５７６Ｘ２−４１９．４３ｍ５ｅｃを必要とすること
になる。

しかし、機能試験の時間は短時間である方が、好ましく
、特にメモリ装置の集積度を向上させて行き、例えば１
６ＭＤＲＡＭの場合であっては、上述のサイクルタイム
で６．７秒はど必要になる。

そして、このようにメモリ装置の機能試験の時間が長く
なることは、それが製品価格のコスト高にもつながるこ
とになる。

また、ＶＲＡＭ　（ビデオＲＡＭ）等の画像信号用のメ
モリ装置においては、画面を高速でクリアする要求もあ
り、このような場合に上述のような構造では、そのクリ
ア動作を高速なものにすることが困難である。

そこで、本発明は上述の問題点に鑑み、高速な情報信号
の書き込みや高速クリア等を実現するメモリ装置の提供
を目的とする。

Ｅ１問題点を解決するための手段本発明は、複数のメモリセルがマトリックス状に配列さ
れたメモリブロックを有し、そのメモリブロックの各行
のメモリセルと接続するワード線を制御するワード線制
御回路と、上記メモリブロックの各列のメモリセルと接
続するビット線を制御するビット線制御回路を有するメ
モリ装置において、上記各ワード線には、各メモリセル
のアクセストランジスタをオン状態にさせる電圧を全部
または一部のワード線に供給するためのワード線スイッ
チ回路が配設され、上記各ビット線には、全部または一
部のビット線を入出力線と接続させるためのビット線ス
イッチ回路が配設されることを特徴とするメモリ装置に
より上述の問題点を解決する。

ここで、メモリブロックは全メモリセルを含むものであ
っても良く、ブロック分割されたものであっても良い。

また、ワード線制御回路はけデコーダー、ＲＯＷデコー
ダー、Ｘデコーダー等のデコーダーであり、ビット線制
御回路は列デコーダー、ＣＯＬＵＭＮデコーダー、Ｙデ
コーダー等のデコーダーである。

Ｆ０作用各メモリセルのアクセストランジスタをオン状態にさせ
る電圧を全部または一部のワード線に供給するためのワ
ード線スイッチ回路を配することにより、メモリブロッ
クの全部または一部の行のメモリセルを同時に選択した
状態にすることができ、さらに全部または一部のビット
線を入出力線と接続させるための上記ビット線スイッチ
回路を連動させることで、各メモリセルの記憶保持手段
であるキャパシタ等の全部または一部を上記入出力線と
導通させて、高速な書き込みが可能となる。

Ｇ、実施例本発明の好適な実施例を図面を参照しながら説明する。

第１の実施例本発明の第１の実施例のメモリ装置は、それぞれ８ＭＯ
３）ランジスタからなるワード線スイッチ回路とビット
線スイッチ回路を有して、全メモリセルへの高速な書き
込みを可能とするメモリ装置である。

まず、本実施例のメモリ装置の構造は、第１図に示すよ
うに、複数のメモリセルがマトリックス状（ｎＸｍ）に
配４１されたメモリブロック１１を有し、そのメモリブ
ロック１１の各行のメモリセルと接続するワード線ＷＬ
、、ＷＬ２．・・・、ＷＬｎを制御するワードｗＡｉ１
１御回路としてＸデコーダー１２が配設され、上記メモ
リブロック１１の各列のメモリセルと接続するビット線
ＢＬ１．ＢＬ２、・・・、ＢＬｍを制御するビット線制
御回路としてＸデコーダー１３が配設されている。

上記メモリブロック１１で配列されているメモリセルは
、上記ワード線と上記ピント線によってメモリセル毎に
選択され、所定の情報信号の書き込みや読み出しを行う
ことができる。そして、さらに、本実施例のメモリ装置
においては、上記各ワード線ＷＬＩ　、ＷＬｎ　、・・
・、ＷＬｎと接続するように、各メモリセルのアクセス
トランジスタをオン状態にさせる電圧を全部または一部
のそのワード線に供給するためのワード線スイッチ回路
が配設されている。また、さらに、上記各ビット線ＢＬ
Ｉ　、ＢＬ２、−、ＢＬｍと接続するように、全部また
は一部のそのビット線を入出力線１４と接続させるため
のビット線スイッチ回路が配設されている。そして、こ
れらワード線スイッチ回路とビット線スイッチ回路が配
設されていることから、後述するように高速な書き込み
が実現されることになる。

ここで、はじめに上記ワード線スイッチ回路について説
明すると、このワード線スイッチ回路は、１つのワード
線あたり２つの８ＭＯ３）ランジスタを以て構成されて
おり、第１図に示すように、ＮＭＯＳトランジスタＡＮ
Ａ　、ＡＮｎ　、・・・、ＡＮｎおよび８ＭＯ３）ラン
ジスタＢＮ　ｚ　＋　　Ｂ　Ｎ　２　。

・・・、ＢＮｎにより構成されている。

ここで各ワード線ＷＬＩ　、ＷＬｎ　、　・・・、ＷＬ
ｎとＸデコーダー１２との間の接続関係について説明す
ると、まず、上記各ワード線ＷＬｌ　、ＷＬｎ　。

・・・、ＷＬｎは、対応して配された各ＮＭＯ３）ラン
ジスタＭＸｉ　、ＭＸ２　、・・・、ＭＸｎを介して電
源電圧Ｖｃｃが供給される配線構造を有している。

この各ＮＭＯ３）ランジスタＭＸ１．ＭＸ２　、・・・
。

ＭＸｎはその各ゲートにハイレベルの電圧が供給されて
オン状態となるが、その各ゲートは、上述のＮＭｏ５ト
ランジスタＡＮＩ　、ＡＮｎ　、　・、ＡＮｎとＮＭＯ
ＳトランジスタＢ　Ｎｉ　、　　Ｂ　Ｎ２　、　＝。

ＢＮｎＯ間に接続されている。すなわち、各ワード線Ｗ
Ｌｔ　、ＷＬ＊　、・・・、ＷＬｎの電位を制御するＮ
ＭＯＳトランジスタＭＸｔ　、ＭＸ２　、・・・１ＭＸ
ｎの各ゲートは、上記ＮＭＯＳトランジスタＢＮ１．Ｂ
Ｎ２．・・・、ＢＮｎを介して電源電圧Ｖｃｃが供給さ
れる構造とされ、さらに上記ＮＭＯＳトランジスタＡ　
Ｎｚ　、　Ａ　Ｎ２　、・・・、ＡＮｎを介して上記Ｘ
デコーダー１２の各Ｘデコーダー出力線ＸＬ１．ＸＬ２
．・・・、ＸＬｎと接続されている。そして、上記ＮＭ
ｏ５トランジスタＡＮＩ　、ＡＮ２　。

・・・、ＡＮｎの各ゲートは共通接続されてインバータ
１７の出力端子に接続され、上記ＮＭＯ３）ランジスタ
ＢＮＩ　、ＢＮｎ　、　・”、ＢＮｎの各ゲートは共通
接続されて上記インバータ１７の入力端子と共にパッド
部１６に接続される構造となっている。

次に、上記ビット線スイッチ回路について説明すると、
このビット線スイッチ回路は、１つのビット線あたり２
つのＮＭＯ３）ランジスタを以て構成されており、第１
図に示すように、ＮＭＯＳトランジスタＣＮ１．ＣＮ２
　、・・・、ＣＮｍおよびＮＭＯ３）ランジスタＤＮＬ
　、ＢＮｎ　、・・・、ＤＮｍにより構成されている。

各ビット線Ｂ　ＬＬ　、Ｂ　Ｌｌ　＋　＝・＋　Ｂ　Ｌ
ｍとＹデコーダー１３との間の接続関係については、ま
ず、上記各ビットＩＪＩＢ　Ｌｌ　＊　Ｂ　Ｌｌ　、　
−、Ｂ　Ｌｍは、対応して配された各ＮＭＯ３）ランジ
スクＭＹＩ　。

ＭＹｍ　、・・＊、ＭＹｍを介して入出力線１４に接続
され、この入出力線１４はメインアンプ１５や１１０部
１９に接続されている。上記各ＮＭＯＳトランジスタＭ
ＹＬ　、ＭＹ堂、・・・、ＭＹｍはゲートにハイレベル
の電圧が供給されてオン状態となるが、その各ゲートは
、上述のＮＭＯＳトランジスタＣＮ１　、ＣＮ２、−、
ＣＮｍとＮＭＯ３）ランジスタＤＮＬ、ＤＮ♀、・・・
、ＤＮｍの間に接続されている。したがって、各ビット
線ＢＬＩ、ＢＬ２、・・・、ＢＬｍと入出力線１４との
間の導通・非導通を制御するＮＭＯＳトランジスタＭＹ
１．ＭＹｍ、・・・、ＭＹｍの各ゲートは、上記ＮＭＯ
ＳトランジスタＤＮＩ　、ＢＮｎ　、・・・、ＤＮｍを
介して電源電圧Ｖｃｃが供給される構造とされ、さらに
上記ＮＭＯ３Ｉ−ランジスタＣＮ、、ＣＮ、、　、ＣＮ
ｍを介して上記Ｙデコーダー１３の各Ｙデコーダー出力
ＡＩＩＹＬＩ　、ＹＬ２　、＝ｚ　　ＹＬｍと接続され
ている。そして、上記ＮＭＯＳトランジスタＣＮ１．Ｃ
Ｎ２．・・・、ＣＮｍの各ゲートは共通接続されてイン
バータ１７の出力端子に接続され、上記ＮＭｏ５トラン
ジスタＤＮＩ　、ＢＮｎ　、　・、ＤＮｍの各ゲートは
共通接続されて上記インバータ１７の入力端子と共にパ
ッド部１６に接続されている。

このような構成からなる本実施例のメモリ装置は次のよ
うに動作し、このため高速な書き込み動作が可能となる
。

まず、通常のメモリセル毎の読み出しや書き込みの動作
を行う場合について説明すると、抵抗１８を介して上記
ＮＭＯ３）ランジスタＢＮ１．ＢＮ２＋　・・・、ＢＮ
ｎおよｑ上記ＮＭＯ３）ランジスタＤＮ１．ＤＮ２　、
・・・、ＤＮｍの各ゲートには接地電圧が印加され、ま
た、抵抗１８およびインバータ１７を介して上記ＮＭＯ
ＳトランジスタＡＮＬ　Ｉ　ＡＮ＊　、　・”、ＡＮｎ
および上記ＮＭＯ３）ランジスタＣＮｉ　、ＣＮ２　、
・・・、ＣＮｍの各ゲートには電源電圧Ｖｃｃが印加さ
れる。このため、ＮＭＯＳトランジスタＢＮ１　、ＢＮ
ｎ　、−、ＢＮｎ。

ＤＮＩ　、ＢＮｎ　、・・・、ＤＮｍは全てオフ状態と
され、また、ＮＭＯ３Ｉ−ランジスタＡＮｔ　、ＡＮ２
　。

−、ＡＮｎ、ＣＮｔ　＋　　ＣＮ２　、　・・・、ＣＮ
ｍは全てオン状態とされる。その結果、本実施例のメモ
リ装置の回路構成は従来の一例のメモリ装置（第４図参
照）と等価な回路となり、Ｘデコーダー１２およびＹデ
コーダー１３からの信号に基づいて選択されたメモリセ
ルのみで読み出しや書き込みの動作が行われる。

次に、高速の書き込み動作を行う場合について説明する
。

本実施例のメモリ装置では、高速の書き込みを行う場合
には、まず、パッド部１６にハイレベルの信号が与えら
れる。すると、ワード線スイッチ回路とビット線スイッ
チ回路を構成する各ＮＭＯＳトランジスタのオン・オフ
の状態は、前述の通常のメモリセル毎の読み出し等をを
行う場合と反対の状態となり、ＮＭＯＳトランジスタＢ
Ｎｔ。

ＢＮ２　、”・、Ｂ　Ｎ　ｎ　ｒ　　Ｄ　Ｎｚ　、Ｄ　
Ｎ２　＋　＝・＋　　Ｄ　Ｎｍは全てオン状態とされ、
また、ＮＭＯＳ）ランジスタＡＮＩ　、ＡＮ２　、　・
、ＡＮｎ、ＣＮｔ　、ＣＮ２．・・・、ＣＮｍは全てオ
フ状態とされる。このような各ＮＭＯ３）ランジスタの
状態により、Ｘデコーダー１２およびＹデコーダー１３
はそれぞれＮＭＯＳトランジスタＭＸＬ　、ＭＸｎ　、
　・、ＭＸｎの各ゲートおよびＮＭＯＳトランジスタＭ
Ｙ１　、　ＭＹｍ　、・・・、ＭＹｍの各ゲートと分離
されることになり、上記ＮＭＯ３）ランジスタＢＮｔ。

ＢＮ２　、　・＝、ＢＮｎ、ＤＮｔ　、ＤＮｍ　、　・
”、ＤＮｍは全てオン状態とされることから、上記ＮＭ
ＯＳトランジスタＭＸｚ　、ＭＸｎ　、−、ＭＸｎの各
ゲートとＮＭＯＳ　トランジスタＭＹＬ　、ＭＹｍ　。

・・・、ＭＹｍの各ゲートにはそれぞれ電源電圧Ｖｃｃ
が供給される。これによって、これらＮＭＯＳトランジ
スタＭＸ１．ＭＸｎ　、−、ＭＸｎおよび、ＮＭＯＳト
ランジスタＭＹ！ＭＹｍＹｍ　、　・・・、ＭＹｍは全
てオン状態とされ、この状態において、結局、全てのワ
ード線ＷＬ１．ＷＬす、・・・、ＷＬｎがハイレベルで
ある電源電圧Ｖｃｃまで昇圧され、一方、全てのビット
線ＢＬｌ　＋　Ｂ　Ｌ２　、・・・、ＢＬｍは入出力ｍ
１４と接続することになる。そして、メモリブロックの
メモリセルでは、全てのメモリセルのアクセストランジ
スタがオン状態とされることになり、全ビット線ＢＬ１
．ＢＬｇ　、　・・・、ＢＬｍが直接入出力線１４と接
続することから、例えば夏１０部１９に情報信号“１”
または“０′を与えることで、そのまま全部のメモリセ
ルへ１サイクル分の動作で高速に情報１１”または“０
”が書き込まれることになる。

このように本実施例のメモリ装置においては、パッド部
にハイレベルの信号を印加し、入出力線１４をへイレベ
ル若しくはローレベルとすることで、１サイクル分で全
部のメモリセルへの書き込みが可能となる。したがって
、ＲＡＭの機能試験等の場合では、データの書き込みは
瞬時に終わり、読み出しのみの時間が必要とされること
から、単純な計算ではおよそ１／２に試験時間が短縮さ
れることになる。また、本実施例のメモリ装置をＶＲＡ
Ｍ等に通用することで高速な画面クリア等も可能となる
。

本実施例は、ウェハーの状態で行われる機能試験を高速
化することもでき、パッケージに空の外部端子があれば
、その外部端子を上記パッド部１６と接続することで同
様な動作を行うことが可能となる。

また、全部のワード線やビット線を書き込み状態にする
ことに限定されず、行ごとや列ごとの或いは小ブロック
ごとのコントロールも可能である。

さらに、上述の実施例ではワード線スイッチ回路および
ビット線スイッチ回路のトランジスタをＮＭＯＳ）ラン
ジスタとして説明したが、ＰＭＯＳトランジスタで構成
しても良く、この場合にはインバータ１７の位置を変え
たり、抵抗１８を電源電圧Ｖｃｃに接続するようにすれ
ば良い。

第２の実施例本発明の第２の実施例のメモリ装置は、第１の実施例の
メモリ装置の変形例であり、ワード線スイッチ回路とビ
ット線スイッチ回路を有して、全メモリセルへの高速な
書き込みを可能とするメモリ装置である。

まず、その構成は、第１の実施例（第１図）のメモリ装
置と同様に、第２図に示すように、複数のメモリセルが
マトリックス状（ｎＸｍ）に配列されたメモリブロック
２１を有し、そのメモリブロック２１の各行のメモリセ
ルと接続するワード線ＷＬ１　、ＷＬ＊　＋　・・・、
ＷＬｎを制御するワード線制御回路としてＸデコーダー
２２が配設され、上記メモリブロック２１の各列のメモ
リセルと接続するビット線ＢＬＬ、ＢＬ２．・・・、Ｂ
Ｌｍを制御するビット線制御回路としてＹデコーダー２
３が配設されている。

そして、本実施例のメモリ装置においては、第１の実施
例と同様な機能をもったワード線スイッチ回路とビット
線スイッチ回路が配設されており、これらは、第１の実
施例では２つのＮＭＯＳトランジスタを以て構成されて
いたが本実施例では１つのＰｕＯ２）ランジスタと１つ
のＮＭＯＳトランジスタにより構成されている。

すなわち、まず、ワード線スイッチ回路について説明す
ると、第２図に示すように、ワード線スイッチ回路は、
ＰｕＯ２）ランジスタＡＰｔ、ＡＰ２．・・・、ＡＰｎ
およびＮＭＯＳトランジスタＢＮｌ、ＢＮ２．・・・、
ＢＮｎにより構成され、このＰＭＯＳトランジスタＡＰ
ｔ　、ＡＰｎ　＋　・・・、ＡＰｎとＮＭＯ３）ランジ
スタＢＮＬ　、ＢＮ２、−。

ＢＮｎは、上記各ワード＆１ｉＷＬｘ　、ＷＬ２　、　
・−。

Ｗ　Ｌ　ｎに電源電圧Ｖｃｃを供給するか否かを制御す
る各ＮＭＯＳトランジスタＭＸ１．ＭＸ＊　、・・・。

ＭＸｎの各ゲートを挟むように配設されている。

これは第１の実施例のＮＭＯ３）ランジスタＡＮ１　、
ＡＮ２、−、ＡＮｎ；ｆｔＰＭＯ３トランジスタＡＰｌ
、ＡＰ２．・・・、ＡＰｎで置換したものと等価な回路
となっている。

一方、ビット線スイッチ回路は、第２図に示すように、
ＰＭＯ３！−ランジスタＣＰＬ、ＣＰ２゜・・・、ＣＰ
ｍおよびＮＭＯ５）ランジスタＤＮｚ。

Ｄ　Ｎ　＊　＋　・・・、ＤＮｍにより構成され、この
ＰＭＯＳトランジスタＣＰ１．ＣＰｎ　、　・・・、Ｃ
ｐｍとＮＭＯ３Ｉ−ランジスタＤＮ１　、ＯＮ壇、−、
ＤＮｍは、上記各ビット線ＢＬＩ　、ＢＬ２　、”・、
ＢＬｍを１１０部２９及びメインアンプ２５に接続した
入出力線２４に電気的に接続するか否かを制御する各Ｎ
ＭＯ３）ランジスタＭＹｌ　、ＭＹ！　、・・・。

ＭＹｍの各ゲートを挟むように配設されている。

これは第１の実施例のＮＭＯＳトランジスタＣＮＬ　、
ＣＮｍ　、−、ＣＮｍをＰＭＯＳトランジスタＣＰ１．
ＣＰｎ、・・・、ＣＰｎで置換したものと等価な回路と
なっている。

そして、これらＰＭＯＳトランジスタＡＰＩ。

ＡＰ＊　、＝、ＡＰｎとＮＭＯ３）ランジスタＢＮｉ　
、ＢＮｎ　、　・＝、ＢＮｎとＰＭＯＳトランジスタＣ
Ｐｉ　、ＣＰｎ　、　・・・、ＣＰｍとＮＭＯ３）ラン
ジスタＤＮ１　＋　ＤＮｌ　、−、ＤＮｍの各ゲートは
、全てパッド部２６に接続されており、通常のメモリセ
ル毎の書き込み動作等を行う場合には、抵抗２８を介し
て接地電圧が供給されている。

なお、本実施例の他の回路構成については、第１の実施
例のものと同様であり、同じ引用符号を用い、その説明
を省略する。

このような回路構成を有する本実施例のメモリ装置は、
第１の実施例と同様に、上記バンド部２６にハイレベル
例えば電源電圧Ｖｃｃの信号を送ることで、通常の書き
込み等の状態から、Ｘデコーダー２２とＹデコーダー２
３がワード線およびビット線から切り離され、全ワード
線ＷＬｌ　、ＷＬｔ、・・・、ＷＬｎに電源電圧Ｖｃｃ
が供給されると共に全ビット線ＢＬＬ、ＢＬ２．・・・
、ＢＬｍが上記人出力ｖＡ２４に接続されることになる
。そして、１１０部２９に情報信号“１”または“０”
を与えることで、そのまま全部のメモリセルへ１ビット
分の動作で高速に情報“１”または“０”が書き込まれ
ることになる。

このように本実施例のメモリ装置においては、パッド部
２９にハイレベルの信号を印加し、人出力線２４に情報
信号を与えることで、全部のメモリセルへの瞬時の書き
込みが可能となる。このため、ＲＡＭの機能試験等を高
速化することができ、ＶＲＡＭ等に適用することで高速
な画面クリア等も可能となる。

そして、特に本実施例では、第１の実施例で必要とされ
たインバータ１７が不要となり、それだけ素子数を少な
くすることができる。

また、うエバーの状態で行われる機能試験のみならず、
パッケージに空の外部端子があれば、その外部端子を上
記パッド部２６と接続することで同様な動作を行うよう
にしても良い、また、全部のワード線やビット線を書き
込み状態にすることに限定されず、行ごとや列ごとの或
いは小ブロックごとのコントロールも可能である。

第３の実施例第３の実施例のメモリ装置は、第３図に示すように、ワ
ード線スイッチ回路とビット線スイッチ回路がそれぞれ
各ワード若しくはビット線あたり１つのＮＭＯＳトラン
ジスタで構成されるメモリ装置である。

本実施例のメモリ装置を第１の実施例のメモリ装置と比
較してみると、本実施例のメモリ装置は、ワード線スイ
ッチ回路のＮＭＯ３）ランジスタＡＮ１．ＡＮ２　、　
・・・、ＡＮｎがなく、ビット線スイッチ回路のＮＭＯ
ＳトランジスタＣＮ　１ｒ　　ＣＮ　２　。

・・・、ＣＮｍがない構成になっている。

本実施例のメモリ装置の動作について説明すると、通常
のメモリセル毎の書き込み等の場合には、パッド部３６
の電位は抵抗３８を介して供給される接地電圧であり、
このためＮＭＯ３）ランジスタＢＮ１．ＢＮ２　、　・
＝、ＢＮｎはオフ状態であり、ＮＭＯＳ）ランジスタＤ
Ｎｌ　、ＤＮｍ　、・・・、ＤＮｍもオフ状態とされる
。このため、メモリブロック３１のメモリセルは、Ｘデ
コーダー３２とＸデコーダー３３の信号に基づいて選択
されて動作を行い、例えば１つのメモリセルの情報が入
出力線３４に現れてメインアンプ３５で増幅されたり、
１つのメモリセルに対してＩ１０部３９からの情報信号
が入出力線３４を介して書き込まれたりする。

ところが、パッド部３６にハイレベルの信号を与えるこ
とで、上記ＮＭＯ３）ランジスタＢＮ１゜ＢＮ２　、”
・、ＢＮｎはオン状態となり、ＮＭＯＳトランジスタＤ
Ｎｚ　、ＤＮｍ　、・・・、ＤＮｍもオン状態とされる
。このため、各ワード線ＷＬ１．ＷＬ２＋　・・・、Ｗ
Ｌｎは全て電源電圧Ｖｃｃのレベルとなり、−万全ピッ
ト線ＢＬ１．ＢＬ２．・・・、ＢＬｍも入出力線３４と
接続することになる。

したがって、第１の実施例や第２の実施例と同様に、全
部のメモリセルへの瞬時の書き込みが可能となる。この
ため、ＲＡＭの機能試験等を高速化することができ、Ｖ
ＲＡＭ等に適用することで高速な画面クリア等も可能と
なる。

そして、特に本実施例では、素子数が更に少なくなり、
Ｘデコーダー３２やＸデコーダー３３が低出力インピー
ダンスの場合に有効である。

また、ウェハーの状態で行われる機能試験のみならず、
パッケージに空の外部端子があれば、その外部端子を上
記パッド部３６と接続することで同様な動作を行うよう
にしても良い。また、全部のワード線やビット線を書き
込み状態にすることに限定されず、行ごとや列ごとの或
いは小ブロックごとのコントロールも可能である。

また、各スイッチ回路のＮＭＯ３）ランジスタをＰＭＯ
３）ランジスタとしても良く、この場合はインバータを
配したり、抵抗３８の接続を電源電圧Ｖｃｅ側にすれば
良い。

Ｈ，発明の効果本発明のメモリ装置は、全部若しくは一部のメモリセル
への高速な書き込みが可能となる。このため、ＲＡＭの
機能試験等を高速化することができ、さらにＶＲＡＭ等
に適用することで高速な画面クリア等も可能となる。

【図面の簡単な説明】

第１図は本発明の第１の実施例にかかるメモリ装置のブ
ロック図、第２図は本発明の第２の実施例にかかるメモ
リ装置のブロック図、第３図は本発明の第３の実施例に
かかるメモリ装置のブロック図、第４図は従来のメモリ
装置の一例のブロック図である。１１．２１．３１　　・・−メモリブロック１２．２２
．３２　・・・Ｘデコーダー１３、　２３．　３３　・
−・・Ｙデコーダーｉ’４．　２４．　３４　・・−・
入出力線１６．２６．３６　　・・・パッド部ＡＮ　（ＡＰ）　１．ＡＮ　（ＡＰ）２　、・・・、　
ＡＮ　（ＡＰ　）　ｎ−Ｎ　Ｍ　ＯＳ　（Ｐ　Ｍ　ＯＳ
　）　　トランジスタＢＮｚ　、ＢＮｔ　、　・＝、Ｂ
Ｎｎ　−ＮＭＯ３）ランジスタＣＮ　（ＣＰ）Ｌ　、ＣＮ　（ＣＰ）２　、・・・、　
　ＣＮ　（ＣＰ）ｍ・ＮＭＯ３（ＰＭＯ３＞　　トラン
ジスタＤＮｉ　、ＤＮｍ　、　・・・、ＤＮｍ　−ＮＭ
Ｏ３）ランジスタ

Claims

【特許請求の範囲】

　複数のメモリセルがマトリックス状に配列されたメモ
リブロックを有し、そのメモリブロックの各行のメモリ
セルと接続するワード線を制御するワード線制御回路と
、上記メモリブロックの各列のメモリセルと接続するビ
ット線を制御するビット線制御回路を有するメモリ装置
において、上記各ワード線には、各メモリセルのアクセ
ストランジスタをオン状態にさせる電圧を全部または一
部のワード線に供給するためのワード線スイッチ回路が
配設され、上記各ビット線には、全部または一部のビッ
ト線を入出力線と接続させるためのビット線スイッチ回
路が配設されることを特徴とするメモリ装置。