JP3284036B2

JP3284036B2 - 半導体集積回路装置

Info

Publication number: JP3284036B2
Application number: JP29692295A
Authority: JP
Inventors: 淳一岡村; 芳夫岡田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-11-15
Filing date: 1995-11-15
Publication date: 2002-05-20
Anticipated expiration: 2015-11-15
Also published as: JPH09139079A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、出力配線の電位
レベルを所定電位にプリチャージしておいてから、その
出力信号のレベルを、複数の入力信号の論理に応じて決
定するプリチャージ型論理回路の誤動作防止に関する。

【０００２】

【従来の技術】図１７は、従来のプリチャージ型論理回
路の回路図である。図１７に示すように、プリチャージ
型論理回路は、出力配線３００と、ドレインを出力配線
３００に接続し、ソースを高電位電源線ＶＣＣに接続
し、ゲートにプリチャージ信号ＰＲＣＨを受けるＰチャ
ネル型ＭＯＳＦＥＴ（以下ＰＭＯＳ）３０２を含むプリ
チャージ回路３０４と、出力配線３００と低電位電源線
ＶＳＳとの間に直列に接続され、それぞれのゲートに入
力信号Ａ、Ｂを受けるＮチャネル型ＭＯＳＦＥＴ（以下
ＮＭＯＳ）３０６、３０８を含むデコード回路３１０と
を含む。

【０００３】図１７に示すプリチャージ型論理回路は、
プリチャージ信号ＰＲＣＨが“Ｌ”レベルであるとき、
ＰＭＯＳ３０２が開成し、出力配線３００と電源線ＶＣ
Ｃ出力配線３００とが互いに接続され、出力配線３００
の電位が、ほぼＶＣＣレベルとなる。この状態がプリチ
ャージ状態である。そして、プリチャージ状態とされた
後、プリチャージ信号ＰＲＣＨを“Ｈ”レベルとしてＰ
ＭＯＳ３０２を閉成する。この後、入力信号Ａ、Ｂの論
理レベルに応じて、ＮＭＯＳ３０６、３０８をそれぞれ
閉成、開成のいずれかの状態をとらせることで、出力配
線３００が、電源線ＶＳＳに接続されるか否かが選択さ
れ、出力配線３００の電位、即ち出力信号のレベルが決
定される。

【０００４】図１７に示すプリチャージ型論理回路は、
入力信号Ａ、Ｂの論理レベルがともに“Ｈ”のときの
み、ＮＭＯＳ３０６、３０８が同時に開成し、出力配線
３００の電位がほぼＶＳＳレベルとなる。このため、論
理的には、ＮＡＮＤゲート回路に準ずる、といえる。

【０００５】このようなプリチャージ型論理回路は、図
１８に示す通常のＮＡＮＤゲート回路に比べてＰＭＯＳ
の数を減らせるので占有面積を小さくでき、高集積化に
適している。

【０００６】

【発明が解決しようとする課題】しかしながら、図１７
に示すプリチャージ型論理回路は、通常のＮＡＮＤゲー
ト回路に比べて敏感すぎ、選択信号Ａ、Ｂの電位が変動
したときに、誤動作してしまう可能性を秘めていること
が新たな問題として浮上してきた。

【０００７】この誤動作する可能性を秘めたモードを、
ダイナミック型ＲＡＭを用いて説明する。ダイナミック
型ＲＡＭ（以下、ＤＲＡＭと称す）では、ビット線対間
の電位差を増幅するセンスアンプを活性化させると、セ
ンスアンプの電源線に大きな電流が流れる。これは、多
数のビット線を一斉に、“Ｈ”レベル／“Ｌ”レベルと
なるように、充電／放電させるためである。

【０００８】ところで、ＤＲＡＭでは、データが読み出
されるたびにデータが破壊される。このため、メモリセ
ルからデータを読み出した後、再度データを書き込む動
作（リストア動作）が必要であり、センスアンプは頻繁
に活性化される。従って、ビット線の充電／放電も頻繁
に発生する。

【０００９】図１２は、従来のＤＲＡＭのチップ内電源
線ＶＳＳの配置を、概略的に示す図である。ビット線を
充電／放電するときに、センスアンプの電源線に流れた
電流は、さらに、図１２に示すように、チップ２００の
中にメッシュ状に張り巡らされているチップ内電源線Ｖ
ＳＳに流れ込む。そして、チップ内電源線ＶＳＳの電位
は、センスアンプから流れ込んだ電流によって、チップ
内電源線ＶＳＳとセンスアンプの電源線との結合点Ｃを
頂点として持ち上がる。この結果、チップ内電源線ＶＳ
Ｓネットワークに、電位勾配が発生する。チップ内電源
線ＶＳＳが、抵抗成分を含むためである。

【００１０】ＤＲＡＭの大規模容量化は、現在でもなお
急速に進んでいる。その結果、メモリセル数は増え、充
電／放電するときに流れる電流は増加の一途である。反
面、チップ内電源線ＶＳＳは細線化され、その抵抗値は
増加の一途である。このため、電位勾配は、より急峻に
なるばかりである。

【００１１】容量が大規模となってきたＤＲＡＭでは、
チップ内電源線ＶＳＳネットワークに形成された電位勾
配が、回路を誤動作させる原因となり得ることが、分か
ってきた。電位勾配ができると、回路を動作させる基準
となる電位がチップ内でばらつく。特に接地電位である
べき、チップ内電源線ＶＳＳに電位勾配が形成されたと
き、回路を誤動作させる可能性が生じる。

【００１２】図１３は、従来のＤＲＡＭのチップ内回路
のレイアウトを示す図である。図１３には、装置例とし
て、４つの１６メガコア部１００Ａ〜１００Ｄを持つ、
６４メガＤＲＡＭが示されている。１つの１６メガコア
部１００は、例えば２５６キロビットのメモリセルアレ
イ（ＭＣＡ）を上下３２個ずつ、計６４個並べること
で、１６メガビットを達成する。メモリセルアレイは、
１６メガコア部１００Ａ〜１００Ｄそれぞれに上下３２
個ずつ、計６４個設けられた区域１０２に配置される。
メモリセルアレイのロウを選択するロウデコーダ（Ｒ／
Ｄ）は、メモリセルアレイ毎に１つずつ設けられる。ロ
ウデコーダは、区域１０２に隣接する区域１０４に配置
される。メモリセルアレイのカラムを選択するカラムデ
コーダ（Ｃ／Ｄ）は、３２個のメモリセルアレイで共有
される。カラムデコーダは、３２個ずつ並べられたメモ
リセルアレイ列の一端部に設けられた区域１０６に配置
される。メモリセルアレイが配置される区域１０２の両
脇に設けられた区域１０８には、メモリセルからの出力
データ、およびメモリセルへの入力データをそれぞれ増
幅するセンスアンプ（Ｓ／Ａ）群と、メモリセルの入出
力線となるＤＱ線群とが配置される。特にセンスアンプ
には、複数のセンスアンプで共有される、センスアンプ
用電源線が設けられている。センスアンプ用電源線に
は、高電位電源線ＳＡＰと低電位電源線ＢＳＡＮとの二
つがある。これらセンスアンプ用電源線のうち、特に低
電位電源線ＢＳＡＮとチップ内電源線ＶＳＳとの結合点
は、区域１０８に隣接し、かつロウデコーダが配置され
る区域１０４どうしに挟まれた区域１１０に設けられ
る。センスアンプを制御する制御回路が、区域１１０に
配置されるためである。

【００１３】ロウデコーダ（Ｒ／Ｄ）を動かすために
は、これに内部ロウアドレス信号ＸＡi,j を入力する。
内部ロウアドレス信号ＸＡi,j は、チップの外部から与
えられる外部アドレスを、ロウアドレスストローブ信号
に基いてロウアドレスとして取り込み、取り込まれたロ
ウアドレスより生成する。この内部ロウアドレスＸＡi,
j を生成する生成回路（プリデコーダ）は、チップのほ
ぼ中心の区域１１２に設けられる。

【００１４】図１４は、図１３に示すダイナミック型Ｒ
ＡＭの回路図、図１５は図１４の主要部を拡大した回路
図である。図１３に示されるＤＲＡＭにおいて、メモリ
セルアレイ（ＭＣＡ）のうち、区域１１２に近接する区
域１０２-Bに配置されたメモリセルアレイが動作し、か
つ最も区域１１２に近い区域１０８-Bに配置されたセン
スアンプ群が活性化され、ビット線の電荷が放電された
とする。

【００１５】このとき、図１４および図１５それぞれに
示すように、区域１１０-Bには、低電位電源線ＢＳＡＮ
から、チップ内電源線ＶＳＳに大きな電流が流れこむ。
チップ内電源線ＶＳＳに流れ込んだ電流は、チップ内電
源線ＶＳＳのネットワークに、区域１１０-BのＣ点を頂
点とした電位勾配を作り出す。電位勾配は、理解しやす
い形では、区域１１０-B内のＣ点を頂点とする円錐形に
発生する。図１４および図１５中、参照符号ＲＷによっ
て示される抵抗は、チップ内電源線ＶＳＳの配線抵抗で
ある。

【００１６】図１４および図１５に示すように、電位勾
配の頂点となる区域１１０-Bが区域１１２に近接すると
き、区域１１２のチップ内電源線ＶＳＳの電位は、区域
１１０-Bのそれに近くなる。このような電位勾配が形成
されているとき、区域１１２に配置されたプリデコーダ
（PREDEC. ）は、持ち上がった電源線ＶＳＳの電位を、
“Ｌ”レベルとして動作する。“Ｌ”レベルとなるべき
電源線ＶＳＳの電位が持ち上がるためである。

【００１７】図１４では、理解しやすくするために、電
位例が示されている。この電位例では、区域１１０-Bの
Ｃ点における電源線ＶＳＳの電位は、電源線の配線抵抗
の電圧降下により約１．２Ｖに上昇し、この上昇に伴っ
て区域１１２の付近のＣ´点における電源線ＶＳＳの電
位が約０．５〜１．０Ｖの範囲に上昇している。

【００１８】このように“Ｌ”レベルとなる電位が上昇
すると、区域１１２に配置されたプリデコーダは、
“Ｌ”レベルとして約０．５〜１．０Ｖの電位を出力す
るようになる。即ち、プリデコーダは、“Ｌ”レベルが
約０．５〜１．０Ｖとされた内部ロウアドレス信号ＸＡ
i,j を出力する。

【００１９】これら信号ＸＡi,j を受けるロウデコーダ
Ｒ／Ｄのうち、区域１１０-Bに隣接する領域１０４-Bに
配置されたロウデコーダＲ／Ｄでは、電源線ＶＳＳの電
位が持ち上がっている、即ちソース電位が持ち上がって
いるので、誤動作はしない。もちろん、他のロウデコー
ダについても同様に、区域１１０-Bを中心とした、ある
範囲内のものは、電源線ＶＳＳの電位が持ち上がってい
るので、誤動作はしない。

【００２０】しかし、大規模容量化されたＤＲＡＭで
は、チップ内電源線ＶＳＳの電位は、電流が流れ込んだ
区域１１０-Bから遠ざかるにつれて上がらなくなり、例
えばチップの端部付近のＣ´´点では、ほぼ接地レベ
ル、例えば０．１Ｖぐらいとなる。電源線ＶＳＳの電位
が、ほぼ接地レベルのままとなる区域に配置された回路
では、“Ｌ”レベルとなるべき電位が持ち上がらない。
例えばチップの角に近接する区域１０４-Cに配置された
ロウデコーダである。このロウデコーダは、ほぼ接地レ
ベルのＶＳＳ電源線の電位を“Ｌ”レベルとして動作す
る。

【００２１】図１６は、図１３に示す装置の概略的な動
作波形図である。図１６に示すように、ロウデコーダ
に、“Ｌ”レベルを約０．５〜１．０Ｖとした内部アド
レス信号ＸＡi,j が入力されると、これを“Ｈ”レベル
の信号として検出する可能性がある。

【００２２】図１５に示すロウデコーダは、図１７に示
したようなプリチャージ型論理回路が使われている。こ
のため、回路しきい値がＮＭＯＳのしきい値と同等のレ
ベルにある。つまり、図１８に示す通常のＮＡＮＤゲー
ト回路、つまりＣＭＯＳ型インバータが組み合わせられ
たロウデコーダでは、その回路しきい値が、電源間の電
位差の半分、例えば１．５Ｖぐらいにあるが、図１７に
示したようなプリチャージ型論理回路では、その回路し
きい値が、ＮＭＯＳのしきい値、例えば０．７Ｖぐらい
になっている。

【００２３】このため、図１５の拡大された回路図にも
示されるように、ソースの電位（Ｃ´´）がほぼ接地レ
ベルのままで、ゲートの電位（ＡおよびＢ）だけが約
０．５〜１．０Ｖ（＝Ｃ´）となって、ゲート〜ソース
間に電圧（Ｃ´−Ｃ´´）が発生すると、発生した電圧
（Ｃ´−Ｃ´´）が、ロウデコーダＲ／Ｄを構成するＮ
チャネル型ＭＯＳＦＥＴのしきい値（Ｖｔｈ）を越える
と、区域１０４-Cに配置されたロウデコーダＲ／Ｄは、
“Ｌ”レベルであるはずの内部ロウアドレス信号ＸＡi,
j を、“Ｈ”レベルの信号として検出する。

【００２４】この結果、図１５の回路図、および図１６
の動作波形図それぞれに示されるように、ロウデコーダ
Ｒ／Ｄが誤動作してしまう。この発明は上記の点に鑑み
て為されたもので、その目的は、入力される信号の電位
が変動しても、誤動作し難いプリチャージ型回路を備え
た半導体集積回路装置を提供することにある。

【００２５】

【課題を解決するための手段】上記の目的を達成するた
めに、この発明に係る半導体集積回路装置では、一の電
位にプリチャージされる第１の配線と、前記一の電位と
は異なった他の電位が供給されている第２の配線と、前
記第１の配線と前記第２の配線との間に直列に結合され
ているととも、おのおのに入力信号が入力され、これら
入力信号の電位レベルに応じて開閉動作するトランジス
タ群を備え、このトランジスタ群の開閉動作に応じて前
記第１の配線と前記第２の配線とを接続あるいは非接続
のいずれかの状態を選択する選択動作を行う選択回路と
を具備する。そして、前記選択回路が選択動作を行った
後、前記選択回路と前記第２の配線との接続点の近くか
ら得た電位信号によって、前記選択回路を不活性にする
動作を行うとともに、前記選択回路の回路しきい値より
も高い回路しきい値を持つバッファ回路を、さらに備え
たことを特徴としている。

【００２６】

【発明の実施の形態】以下、この発明の実施の形態に係
るダイナミック型ＲＡＭを、図面を参照しながら説明す
る。まず、この発明の第１の実施の形態に係るダイナミ
ック型ＲＡＭを、全体的な構成から説明する。

【００２７】図４は、この発明の第１の実施の形態に係
るダイナミック型ＲＡＭのチップ内電源線ＶＳＳの配置
を概略的に示す図、図５は、チップ内回路のレイアウト
を示す図である。

【００２８】図４および図５に示すように、第１の実施
の形態に係るダイナミック型ＲＡＭは、図１２、図１３
に示したダイナミック型ＲＡＭ回路と同様な、チップ内
電源線ＶＳＳと、チップ内回路レイアウトとを有する。

【００２９】なお、図４および図５に示す参照符号２０
０は、チップを示している。図６は、この発明の第１の
実施の形態に係るダイナミック型ＲＡＭの概略的なブロ
ック構成を示すブロック図である。

【００３０】図６に示すように、まず、区域１０２に
は、ダイナミック型メモリセルCELL11〜CELLmnが集積さ
れたメモリセルアレイ１が設けられている。区域１０２
のワード線延長方向に隣接した区域１０４には、内部ロ
ウアドレス信号ＸＡi,j が入力されるロウデコーダＲ／
Ｄ１〜Ｒ／Ｄｎを含むロウデコード回路３と、ロウデコ
ーダＲ／Ｄ１〜Ｒ／Ｄｎ毎に設けられた、ロウデコーダ
Ｒ／Ｄ１〜Ｒ／Ｄｎの出力をラッチしておくラッチ回路
ＬＡＴ１〜ＬＡＴｎを含むラッチ回路群５と、内部ロウ
アドレス信号ＸＡi,j の一部が入力され、ほぼ昇圧電位
（ＶＰＰ）に近いレベルを持つワード線駆動信号ＷＤＲ
Ｖを出力する昇圧回路７と、ワード線駆動信号ＷＤＲＶ
を高電位電源とし、ラッチ回路ＬＡＴ１〜ＬＡＴｎから
の出力に応じたレベルの信号を、ワード線ＷＬ１〜ＷＬ
ｎに出力するワード線ドライバＷ／Ｄ１〜Ｗ／Ｄｎを含
むワード線駆動回路９とが設けられている。

【００３１】区域１０２のビット線延長方向に隣接した
区域１０８には、メモリセルCELL11〜CELLmnから出力さ
れたデータ、およびメモリセルCELL11〜CELLmnへ入力さ
れるデータをそれぞれ増幅するセンスアンプＳ／Ａ１〜
Ｓ／Ａｍを含むセンスアンプ群１１と、ビット線ＢＬ１
〜ＢＬｍに接続されるＤＱ線バス１３とが設けられてい
る。ＤＱ線バス１３は、ビット線延長方向に直交する方
向に延長されていて、区域１１０を介して、図示せぬＤ
Ｑバッファに接続され、さらに図示せぬＲＷＤ線を介し
て入出力バッファ回路へとつながっている。

【００３２】尚、図６では、メモリセルアレイ１の片側
だけに設けられたＤＱ線群１３のみを示している。実際
には、ＤＱ線群１３は、メモリセルアレイ１の両脇にそ
れぞれ配置され、かつ図示せぬ他のメモリセルアレイと
共有されている。

【００３３】また、センスアンプ群１１も、特に図示し
ないが、シェアードセンスアンプであり、図示せぬ他の
メモリセルアレイと共有されている。さらに、区域１０
８には、センスアンプ群１１の他、例えばカラムゲー
ト、ビット線イコライザなどの回路が設けられている
が、図６では省略している。

【００３４】区域１０８のワード線延長方向に隣接した
区域１１０には、センスアンプ活性化信号ＣＥＮに応答
して、センスアンプ用電源線ＳＡＰ、ＢＳＡＮそれぞれ
に、プリチャージ信号および駆動信号を与えるセンスア
ンプ制御回路１５が設けられている。センスアンプ活性
化信号ＣＥＮは、ワード線立ち上がり検出信号ＷＬＵＰ
を、遅延回路１７によって所定の時間遅延させることで
生成される。遅延回路１７は、センスアンプ制御回路１
５と同様に、区域１１０に設けられている。

【００３５】検出信号ＷＬＵＰは、ワード線モニタ１９
で生成される。ワード線モニタ１９は、内部ロウアドレ
ス信号ＸＡi,j の一部を受け、これから検出信号ＷＬＵ
Ｐを生成する。ワード線モニタ１９は、例えばチップの
ほぼ中心付近に設けられた区域１１２に配置される。こ
の区域１１２には、ワード線モニタ１９の他、チップの
外部から与えられる図示せぬ外部アドレスを、ロウアド
レスストローブ信号ＲＡＳに基いて取り込み、ロウアド
レスに変換する図示せぬ変換回路、この変換回路から出
力されるロウアドレスより内部ロウアドレス信号ＸＡi,
j を発生させるプリデコーダ２１、ロウアドレスストロ
ーブ信号ＲＡＳおよびカラムアドレスストローブ信号Ｃ
ＡＳを受け、ＤＲＡＭの動作サイクルを決定させる内部
クロックを発生するクロック発生回路２３などが配置さ
れている。

【００３６】図７は図６に示すロウデコード回路、ラッ
チ回路群およびワード線駆動回路を含むロウ選択回路の
回路図、図８は図６に示すセンスアンプ制御回路および
遅延回路の回路図、図９は図６に示すメモリセルおよび
センスアンプ群の回路図である。

【００３７】図７に示すように、この実施の形態に係る
ダイナミック型ＲＡＭでは、ロウデコーダＲ／Ｄ１〜Ｒ
／Ｄｎに、プリチャージ型論理回路が含まれている。こ
の第１の実施の形態で使用されているプリチャージ型論
理回路を含むロウデコーダは、クロック発生回路２３で
発生されたプリチャージ信号ＰＲＣＨを受ける。このプ
リチャージ信号ＰＲＣＨが“Ｌ”レベルであるとき、Ｐ
ＭＯＳ３０が開成し、その出力配線を、昇圧電位線ＶＰ
Ｐに接続し、出力配線の電位を“Ｈ”レベルとする。こ
れにより、出力配線は、プリチャージ状態となる。出力
配線のプリチャージ状態は、ラッチ回路ＬＡＴ１〜ＬＡ
Ｔｎによりラッチされる。なお、ラッチ回路ＬＡＴ１〜
ＬＡＴｎを構成するトランジスタは、ＮＭＯＳ３２、３
４よりもサイズの小さいもので形成されていて、弱いラ
ッチ回路となっている。

【００３８】また、プリチャージ信号ＰＲＣＨが“Ｈ”
レベルであるとき、ＰＭＯＳ３０が閉成し、その出力配
線は、昇圧電位線ＶＰＰと非接続となる。この状態は、
デコード動作に移行される状態である。そして、内部ロ
ウアドレスＸＡi,j が、ともに“Ｈ”レベルであるとき
には、ＮＭＯＳ３２、３４が同時に開成し、その出力配
線を内部電源線ＶＳＳに接続し、出力配線の電位は、
“Ｌ”レベルとなる。

【００３９】また、内部ロウアドレスＸＡi,j のいずれ
か一つでも“Ｌ”レベルであるときには、ＮＭＯＳ３
２、３４のいずれかが閉成するので、その出力配線は、
内部電源線ＶＳＳと非接続となる。このとき、出力配線
の電位は、弱いラッチ回路ＬＡＴ１〜ＬＡＴｎによっ
て、上記プリチャージレベルにラッチされ続け、“Ｈ”
レベルとなっている。

【００４０】なお、ラッチ回路ＬＡＴ１〜ＬＡＴｎは、
これから説明される回路のものに限らず、公知のラッチ
回路を使って構成されて良い。ラッチ回路ＬＡＴ１〜Ｌ
ＡＴｎの出力はそれぞれ、対応するワード線ドライバＷ
／Ｄ１〜Ｗ／Ｄｎに入力される。ワード線ドライバＷ／
Ｄ１〜Ｗ／Ｄｎはそれぞれ、ラッチ回路ＬＡＴ１〜ＬＡ
Ｔｎの出力に応答して、ワード線ＷＬ１〜ＷＬｎのう
ち、選ばれたワード線のみに、高電位ＶＰＰレベルを持
つ駆動信号ＷＤＲＶを供給し、ワード線を活性化させ
る。

【００４１】なお、ワード線ドライバＷ／Ｄ１〜Ｗ／Ｄ
ｎもまた、ラッチ回路ＬＡＴ１〜ＬＡＴｎと同様に、公
知の回路を使って構成されて良い。さらに、この実施の
形態に係るＤＲＡＭでは、チップ内電源線ＶＳＳのネッ
トワークに電位勾配が形成されても、プリチャージ型論
理回路が含まれたロウデコーダＲ／Ｄ１〜Ｒ／Ｄｎをそ
れぞれ誤動作させないために、ロウデコーダＲ／Ｄ１〜
Ｒ／Ｄｎの出力によりワード線ＷＬ１〜ＷＬｎのうちい
ずれかを駆動した後で、かつセンスアンプ群１１が活性
化される前に、ロウデコーダＲ／Ｄ１〜Ｒ／Ｄｎを一斉
に非活性化させてしまう機能が付加されている。

【００４２】この機能を達成するために、この発明の第
１の実施の形態に係るＤＲＡＭでは、ワード線立ち上が
り検出信号ＷＬＵＰを受け、検出信号ＷＬＵＰからロウ
デコーダＲ／Ｄ１〜Ｒ／Ｄｎを一斉に非活性化させるた
めの信号ＮＫを出力する非活性化回路（ＢＵＦ．）２５
を有している。非活性化回路２５は、区域１１０に配置
される。ロウデコーダＲ／Ｄ１〜Ｒ／Ｄｎは、非活性化
信号ＮＫが入力されることで、一斉に非活性化される。

【００４３】また、検出信号ＷＬＵＰは、特に図８に示
されているように、非活性化回路２５に入力されるとと
もに、遅延回路１７にも入力される。遅延回路１７は、
例えば偶数個のインバータを直列に接続した回路など、
公知の遅延回路を使って構成されてよい。遅延回路１７
は、検出信号ＷＬＵＰを所定の時間遅らせることで、セ
ンスアンプ活性化信号ＣＥＮを作る。活性化信号ＣＥＮ
は、センスアンプ制御回路１５に入力される。センスア
ンプ制御回路１５もまた、公知の回路が用いられる。セ
ンスアンプ制御回路１５は、活性化信号ＣＥＮの入力に
応じて、センスアンプ用高電位電源線ＳＡＰに高電位Ｖ
ＣＣを供給するとともに、センスアンプ用低電位電源線
ＢＳＡＮに低電位ＶＳＳを供給する。

【００４４】センスアンプ群１１には、複数のセンスア
ンプＳ／Ａ１〜Ｓ／Ａｍが設けられている。センスアン
プＳ／Ａ１〜Ｓ／Ａｍはそれぞれ、クロスカップルＣＭ
ＯＳ型センスアンプなど、公知のセンスアンプが用いら
れる。

【００４５】さらに、ロウデコーダＲ／Ｄ１〜Ｒ／Ｄｎ
を一斉に非活性化させてしまう機能を達成するために、
この第１の実施の形態に係るＤＲＡＭでは、ロウデコー
ダＲ／Ｄ１〜Ｒ／Ｄｎと、ロウデコーダに電源を供給す
るためのチップ内電源線ＶＳＳとを互いに電気的に分離
する分離回路２７-1〜２７-nを有している。この分離回
路２７-1〜２７-nは、非活性化信号ＮＫに応答して、ロ
ウデコーダＲ／Ｄ１〜Ｒ／Ｄｎと、チップ内電源線ＶＳ
Ｓとを電気的に分離する。

【００４６】以下、この発明の第１の実施の形態に係る
ダイナミック型ＲＡＭを、さらに詳細に説明する。尚、
この説明では、ロウデコーダに入力される内部ロウアド
レス信号数を、回路の動作を理解しやすくするために４
本とする。

【００４７】図１はこの発明の第１の実施の形態に係る
ダイナミック型ＲＡＭの回路図、図２は図１の主要部を
拡大した回路図である。図１および図２に示すように、
ロウデコーダＲ／Ｄ１〜Ｒ／Ｄｎはそれぞれ、高電位
（例えばＶＰＰ）電源端から低電位電源端へ向かって順
に直列に接続された、Ｐチャネル型ＭＯＳＦＥＴ（以
下、ＰＭＯＳと称す）３０、Ｎチャネル型ＭＯＳＦＥＴ
（以下、ＮＭＯＳと称す）３２およびＮＭＯＳ３４によ
り構成されている。

【００４８】ＰＭＯＳ３０のゲートにはプリチャージ信
号ＰＲＣＨが供給され、ＮＭＯＳ３２、ＮＭＯＳ３４の
ゲートにはそれぞれ、所定の内部ロウアドレス信号ＸＡ
i 、ＸＡi+1 、ＢＸＡi （先頭のＢは反転信号バーを意
味する）、ＢＸＡi+1 のいずれか２つが供給される。

【００４９】ロウデコーダＲ／Ｄ１〜Ｒ／Ｄｎは、入力
される内部ロウアドレス信号の組み合わせによって、デ
コード動作を行う。ＰＭＯＳ３０とＮＭＯＳ３２との相
互接続点には、ロウデコーダＲ／Ｄ１〜Ｒ／Ｄｎの出力
配線が接続される。出力配線の電位は、ラッチ回路ＬＡ
Ｔ１〜ＬＡＴｎによってラッチされる。

【００５０】さらに、第１の実施の形態に係るＤＲＡＭ
が具備するロウデコーダＲ／Ｄ１〜Ｒ／Ｄｎのソース
（低電位側）とチップ内電源線ＶＳＳとの間には、分離
回路２７-1〜２７-nが設けられている。分離回路２７-1
〜２７-nはそれぞれ、ロウデコーダのソースとチップ内
ＶＳＳ電源線との間に直列に接続されたＮＭＯＳ４０を
含む回路からなる。ＮＭＯＳ４０のゲートには、非活性
化回路２５から出力された非活性化信号ＮＫが入力され
る。非活性化回路２５は、高電位（ＶＣＣもしくはＶＰ
Ｐ）電源端とチップ内電源線ＶＳＳとの間に直列に接続
されたＰＭＯＳ４２と、ＮＭＯＳ４４とからなる。特に
ＮＭＯＳ４４とチップ内電源線ＶＳＳとの相互接続点
は、分離回路２７-1〜２７-nのＮＭＯＳ４０とチップ内
電源線ＶＳＳとの相互接続点との近くに設けられてい
る。これは、チップ内電源線ＶＳＳの電位変動を、デコ
ーダＲ／Ｄ１〜Ｒ／Ｄｎと非活性化回路２５とでほぼ等
しくするためである。

【００５１】非活性化回路２５のＰＭＯＳ４２のゲート
とＮＭＯＳ４４のゲートとは互いに共通に接続され、こ
の共通接続点には、ワード線立ち上がり検知信号ＷＬＵ
Ｐが入力される。この構成により、非活性化回路２５
は、検知信号ＷＬＵＰに応答して、出力を行う。

【００５２】非活性化回路２５は、ＣＭＯＳ型のインバ
ータ回路、あるいはＣＭＯＳ型のＮＡＮＤゲート回路な
どであるとすると、チップ内電源線ＶＳＳのネットワー
クに電位勾配が形成されたとき、ＮＭＯＳ４４のゲート
〜ソース間に発生する電圧に対して鈍感にできる、とい
う効果がある。

【００５３】例えばロウデコーダＲ／Ｄ１〜Ｒ／Ｄｎの
ように、プリチャージ型論理回路では、回路しきい値が
ＮＭＯＳのしきい値とほぼ同等、例えば０．７Ｖ程度に
なるので、ゲート〜ソース間に発生した電圧に非常に敏
感に反応してしまう。

【００５４】この点、ＣＭＯＳ型のインバータ回路、あ
るいはＣＭＯＳ型のＮＡＮＤゲート回路などでは、その
回路しきい値を、電源電圧の半分程度、例えば１．５Ｖ
程度となるので、その分、鈍感にでき、プリチャージ型
論理回路に比べ、入力信号の電圧変動に強くなってい
る。

【００５５】このように図１および図２に示す非活性回
路２５では、入力信号に対する反応が、プリチャージ型
論理回路が含まれたロウデコーダＲ／Ｄ１〜Ｒ／Ｄｎに
比べて鈍感となるので、検出信号ＷＬＵＰが、例えばチ
ップ中心部付近に配置された回路から出力されたもので
あっても、誤動作する可能性は低くなる。

【００５６】次に、この発明の第１の実施の形態に係る
ダイナミック型ＤＲＡＭの動作について説明する。図３
はこの発明の第１の実施の形態に係るダイナミック型Ｒ
ＡＭの動作波形図である。

【００５７】図３に示すように、ロウアドレスストロー
ブ信号ＲＡＳの立ち下がりに応じて、ロウアドレスをチ
ップ内に取り込む。また、信号ＲＡＳの立ち下がりに同
期させて、プリチャージ信号ＰＲＣＨを立ち上げる。信
号ＰＲＣＨの立ち上がりを受けて、上記ロウアドレスよ
り、内部ロウアドレスＸＡi ，ＸＡi+1 ，ＢＸＡi ，Ｂ
ＸＡi+1 ，ＸＡj をそれぞれ作る。さらに信号ＰＲＣＨ
が立ち上がることで、ロウデコーダＲ／Ｄ１〜ロウデコ
ーダＲ／Ｄｎの出力は、弱いラッチ回路ＬＡＴ１〜ＬＡ
Ｔｎによりラッチされた状態となる。上記内部ロウアド
レスのうち、ＸＡj が立ち上がることで、ワード線駆動
信号ＷＤＲＶ、ワード線立ち上がり検出信号ＷＬＵＰが
それぞれ、立ち上がる。また、内部ロウアドレスのう
ち、ＸＡi，ＸＡi+1 が立ち上がることで、ロウデコー
ダＲ／Ｄ１の出力は、“Ｌ”レベルに変化する。これに
より、ラッチ回路ＬＡＴ１の出力は、“Ｌ”レベルから
“Ｈ”レベルへと反転する。このとき、ロウデコーダＲ
／Ｄｎの出力は、内部アドレスＢＸＡi ，ＢＸＡi+1 が
“Ｌ”レベルであることから、弱いラッチ回路ＬＡＴｎ
によってラッチされ続けている。

【００５８】ワード線ＷＬ１〜ＷＬｎのうち、ワード線
ＷＬ１は、ラッチ回路ＬＡＴ１からの“Ｈ”レベルの出
力を受けて立ち上がる。さらに検出信号ＷＬＵＰの立ち
上がりを受けて、非活性化信号ＮＫが立ち下がる。非活
性化信号ＮＫが立ち下がると、ロウデコーダＲ／Ｄ１の
出力は、チップ内電源線ＶＳＳと非接続となり、その出
力は、弱いラッチ回路ＬＡＴ１によってラッチされるよ
うになる。

【００５９】また、ロウデコーダＲ／Ｄｎの出力は、弱
いラッチ回路ＬＡＴｎによってラッチされたままである
が、ロウデコーダＲ／Ｄｎの出力は、分離回路２７-nに
よって、チップ内電源線ＶＳＳと非接続とされる。

【００６０】この後、検出信号ＷＬＵＰの立ち上がりか
ら、所定の時間遅れて、センスアンプ活性化信号ＣＥＮ
Ｂが立ち上がる。活性化信号ＣＥＮＢの立ち上がりを受
けて、センスアンプ用低電位電源線ＢＳＡＮの電位は、
プリチャージレベル電位（ＶＢＬ）から、チップ内接地
電位へと低下する。このとき、センスアンプ群１１が動
作するので、電源線ＢＳＡＮの電位はビット線からの放
電電流によって、一時的に上昇する。さらに放電電流
は、電源線ＢＳＡＮの近くのチップ内電源線ＶＳＳに流
れ込み、その電位を上昇させる。このとき、動作したセ
ンスアンプ群１１が領域１１２に隣接していた場合、プ
リデコーダ付近のチップ内電源線ＶＳＳの電位が上昇す
る。この上昇によって、内部ロウアドレスのうち、ＶＳ
Ｓレベル（“Ｌ”レベル）が出力されているものについ
ては同時に上昇する。さらにチップ内電源線ＶＳＳのネ
ットワークには、それ自体が持つ抵抗によって、従来と
同様に、電位勾配が発生する。

【００６１】しかし、この実施の形態に係るダイナミッ
ク型ＲＡＭでは、ロウデコーダＲ／Ｄ１〜Ｒ／Ｄｎが、
センスアンプ群が動作する以前に、非活性化信号ＮＫに
よって非活性化されている。この信号ＮＫを発生させる
非活性化回路２５は、領域１１０毎に設けられている。
このため、信号ＮＫの“Ｌ”レベルは、図３に示すよう
に、ロウデコーダＲ／Ｄ１〜Ｒ／Ｄｎ付近のチップ内電
源線ＶＳＳの変動と、ほぼ同様に変動するので、図１お
よび図２に示すＮＭＯＳ４０のゲート〜ソース間には、
電圧はほとんどでない。従って、ＮＭＯＳ４０は、信号
ＮＫが“Ｌ”レベルの間、確実にオフさせることができ
る。

【００６２】次に、この発明の第２の実施の形態に係る
ダイナミック型ＲＡＭについて説明する。なお、この説
明において、第２の実施の形態に係るダイナミック型Ｒ
ＡＭと共通の部分については、共通の参照符号を付し、
異なる部分についてのみ、説明する。

【００６３】図１０は、この発明の第２の実施の形態に
係るダイナミック型ＲＡＭの回路図、図、図１１は、図
１０に示すロウデコード回路、ラッチ回路群およびワー
ド線駆動回路の回路図である。

【００６４】図１０に示すように、この第２の実施の形
態に係るダイナミック型ＲＡＭが、第１の実施の形態に
係るダイナミック型ＲＡＭと異なるところは、分離回路
２７´-1〜２７´-nの回路構成である。

【００６５】図１０および図１１に示すように、プリデ
コーダからの内部アドレス信号ＸＡの一部の入力と、非
活性化信号ＮＫとの論理積（ＡＮＤ）を取った信号を、
ロウデコーダＲ／Ｄ１〜Ｒ／Ｄｎそれぞれに入力するこ
とで、ロウデコーダＲ／Ｄ１〜Ｒ／Ｄｎが選択された後
で、センスアンプの活性化信号ＣＥＮＢが出力される前
にロウデコーダＲ／Ｄ１〜Ｒ／Ｄｎに入力される内部ア
ドレス信号ＸＡの一部をういを非活性化状態にするよう
にしている。

【００６６】このような分離回路２７´-1〜２７´-nを
有することでも、第１の実施の形態に係るダイナミック
型ＲＡＭと同様に、チップ内電源線ＶＳＳに電圧降下が
生じた場合でも、プリチャージ型論理回路を含むロウデ
コーダＲ／Ｄ１〜Ｒ／Ｄｎがそれぞれ、入力される内部
ロウアドレス信号ＸＡのレベルのミスマッチにより生ず
る誤動作が防止される。よって、ビット線の充放電電流
などの電源ノイズによる影響を無視できるようになり、
大規模なダイナミック型メモリであっても、その動作を
安定させることができる。

【００６７】なお、上記実施の形態では、チップの中心
部分で発生される信号が、チップの周縁部分でレベルの
ミスマッチを起こす現象を問題とし、これを解決する構
成を提供した。

【００６８】しかし、大規模なダイナミック型メモリ
は、予測できない現象が起きることが予想される。当
然、この明細書で述べた現象以外の現象、特に電源線Ｖ
ＳＳの電位変動によって回路が誤動作する可能性が充分
にある。このような他の現象に基いた電源線ＶＳＳの電
位変動が発生しても、この発明によれば、回路の誤動作
を、充分に抑制することが可能である。

【００６９】さらに、この発明は、ダイナミック型メモ
リに限らず、他のメモリにも使用することができる。ま
た、この発明は、図１７に示したようなプリチャージ型
論理回路の誤動作を防止できる効果があるため、実施の
形態で説明したようなデコーダ以外の回路にも適用でき
ることはもちろんである。

【００７０】

【発明の効果】以上説明したように、この発明によれ
ば、入力される信号の電位が変動しても、誤動作し難い
プリチャージ型回路を備えた半導体集積回路装置を提供
することができる。

【図面の簡単な説明】

【図１】図１はこの発明の第１の実施の形態に係るＤＲ
ＡＭの回路図。

【図２】図２は図１に示す回路の主要部を拡大して示し
た図。

【図３】図３はこの発明の第１の実施の形態に係るＤＲ
ＡＭの動作波形図。

【図４】図４はこの発明の第１の実施の形態に係るＤＲ
ＡＭのチップ内電源線ＶＳＳの配置を示す図。

【図５】図５はこの発明の第１の実施の形態に係るＤＲ
ＡＭのチップ内回路のレイアウトを示す図。

【図６】図６はこの発明の第１の実施の形態に係るＤＲ
ＡＭのブロック図。

【図７】図７は図６に示すロウデコード回路、ラッチ回
路群およびワード線駆動回路の回路図。

【図８】図８は図６に示すセンスアンプ制御回路および
遅延回路の回路図。

【図９】図９は図６に示すメモリセルおよびセンスアン
プ群の回路図。

【図１０】図１０はこの発明の第２の実施の形態に係る
ＤＲＡＭの回路図。

【図１１】図１１は図１０に示すロウデコード回路、ラ
ッチ回路群およびワード線駆動回路の回路図。

【図１２】図１２はＤＲＡＭのチップ内電源線ＶＳＳの
配置を示す図。

【図１３】図１３はＤＲＡＭのチップ内回路のレイアウ
トを示す図。

【図１４】図１４はＤＲＡＭの回路図。

【図１５】図１５は図１４に示す回路の主要部を拡大し
て示した図。

【図１６】図１６はＤＲＡＭの動作波形図。

【図１７】図１７は従来のプリチャージ型論理回路の回
路図。

【図１８】図１８は従来のＮＡＮＤ型論理回路の回路
図。

【符号の説明】

１…メモリセルアレイ、３…ロウデコード回路、５…ラ
ッチ回路群、９…ワード線駆動回路、１１…センスアン
プ群、１５…センスアンプ制御回路、１７…遅延回路、
１９…ワード線モニタ、２１…プリデコーダ、２５…非
活性化回路、２７…分離回路。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/407 H03K 19/096

Claims

(57)【特許請求の範囲】

【請求項１】プリチャージされる配線と電源線との間
に直列に接続された複数の絶縁ゲート型ＦＥＴ群と、前記複数の絶縁ゲート型ＦＥＴ群と前記電源線との接続
点近傍から一レベルの信号を得て、得られた一レベルの
信号を、前記複数の絶縁ゲート型ＦＥＴ群の少なくとも
１つの絶縁ゲート型ＦＥＴのゲートに供給するインバー
タとを具備することを特徴とする半導体集積回路装置。
【請求項２】プリチャージされる配線と電源線との間
に直列に接続され、ゲートにアドレス信号をそれぞれ受
ける複数の絶縁ゲート型ＦＥＴ群を含むデコード回路
と、前記デコード回路によるデコード動作を行った後、かつ
ビット線データの増幅動作が始まる前に、前記複数の絶
縁ゲート型ＦＥＴ群と前記電源線との接続点近傍から一
レベルの信号を得て、得られた一レベルの信号を、前記
複数の絶縁ゲート型ＦＥＴ群の少なくとも１つの絶縁ゲ
ート型ＦＥＴのゲートに供給し、前記デコード回路を不
活性状態にするインバータとを具備することを特徴とす
る半導体集積回路装置。
【請求項３】一の電位にプリチャージされる第１の配
線と、前記一の電位とは異なった他の電位が供給されている第
２の配線と、前記第１の配線と前記第２の配線との間に直列に結合さ
れているとともに、おのおのに入力信号が入力され、こ
れら入力信号の電位レベルに応じて開閉動作するトラン
ジスタ群を備え、このトランジスタ群の開閉動作に応じ
て前記一の電位にプリチャージされている第１の配線と
前記他の電位が供給されている第２の配線とを接続およ
び非接続のいずれかの状態を選択する選択動作を行う選
択回路と、前記選択回路が選択動作を行った後、前記選択回路と前
記第２の配線との接続点の近くから得た電位信号によっ
て、前記選択回路を不活性にする動作を行うとともに、
前記選択回路の回路しきい値よりも高い回路しきい値を
持つバッファ回路とを具備する半導体集積回路装置。
【請求項４】前記バッファ回路が行う、前記選択回路
を不活性にする動作は、前記選択回路と前記第２の配線
とを非接続状態にする動作であることを特徴とする請求
項３に記載の半導体集積回路装置。
【請求項５】前記バッファ回路が行う、前記選択回路
を不活性にする動作は、前記トランジスタそれぞれに入
力される入力信号のうち、少なくとも１つの入力信号の
レベルを、前記選択回路と前記第２の配線との接続点の
近くから得た電位とほぼ同等とし、この入力信号が供給
されるトランジスタを閉成させ、前記選択回路と前記第
２の配線とを非接続状態にする動作であることを特徴と
する請求項３に記載の半導体集積回路装置。
【請求項６】前記複数の入力信号はアドレス信号群で
あり、前記選択回路は、前記アドレス信号群をデコード
するデコーダであることを特徴とする請求項３乃至請求
項５いずれか一項に記載の半導体集積回路装置。
【請求項７】前記デコーダはロウデコーダであり、前
記バッファ回路が行う、前記ロウデコーダを不活性にす
る動作は、前記ロウデコーダによる選択動作が行われた
後、かつビット線の放電動作が始まる前に、行われるこ
とを特徴とする請求項６に記載の半導体集積回路装置。
【請求項８】メモリセルが行列状に集積されたメモリ
セルアレイと、前記メモリセルに接続されたワード線と、前記メモリセルに接続されたビット線と、前記ビット線に読み出されたデータを増幅する増幅手段
と、ロウアドレスをデコードし、前記メモリセルアレイのロ
ウを選択するロウ選択回路とを具備し、前記ロウ選択回路が、ロウ選択線と、一端を前記ロウ選択線に接続し、他端を所定電位が供給
される所定電位配線に接続し、デコード動作が始まる前
に、前記ロウ選択線を所定電位配線に接続して前記ロウ
選択線を予め前記所定電位に充電するプリチャージ部
と、一端を前記ロウ選択線に接続し、他端を電源配線に接続
するとともに複数のロウアドレスの入力を受け、これら
のロウアドレスをデコードし、このデコードの結果に応
じて、前記所定電位に充電されているロウ選択線と前記
電源配線とを接続および非接続のいずれかの状態を選択
するデコード部と、前記ロウ選択線の電位をラッチしておくラッチ部と、少なくとも前記ラッチ回路の出力に応答して前記ワード
線を駆動する駆動部とを備え、デコード部がデコード動作を終えた後、前記増幅手段が
前記ビット線の電荷を前記電源配線に放電させる前に、
前記デコード部と前記電源配線との接続点の近くから得
た電位信号を出力することによって、前記デコード部を
不活性にする動作を行うとともに、前記デコード部の回
路しきい値よりも高い回路しきい値を持つ不活性化手段
を、さらに具備することを特徴とする半導体集積回路装
置。
【請求項９】前記不活性化手段は、前記デコード部と
前記電源配線との間に直列に接続された不活性化用トラ
ンジスタを含み、前記不活性化手段が行う、前記デコー
ド部を不活性にする動作は、このトランジスタを、前記
デコード部と前記電源配線との接続点の近くから得た電
位によって閉成させることで、前記デコード部と前記電
源配線とを非接続状態にする動作であることを特徴とす
る請求項８に記載の半導体集積回路装置。
【請求項１０】前記不活性化手段が行う、前記デコー
ド部を不活性にする動作は、前記複数のロウアドレスの
うち、少なくとも１つのロウアドレスのレベルを、前記
デコード部と前記電源配線との接続点の近くから得た電
位とし、このロウアドレスを受ける、前記デコード部中
に含まれたデコード用トランジスタを閉成させること
で、前記デコード部と前記電源配線とを非接続状態にす
る動作であることを特徴とする請求項８に記載の半導体
集積回路装置。