JP3284036B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Description
レベルを所定電位にプリチャージしておいてから、その
出力信号のレベルを、複数の入力信号の論理に応じて決
定するプリチャージ型論理回路の誤動作防止に関する。
路の回路図である。図17に示すように、プリチャージ
型論理回路は、出力配線300と、ドレインを出力配線
300に接続し、ソースを高電位電源線VCCに接続
し、ゲートにプリチャージ信号PRCHを受けるPチャ
ネル型MOSFET(以下PMOS)302を含むプリ
チャージ回路304と、出力配線300と低電位電源線
VSSとの間に直列に接続され、それぞれのゲートに入
力信号A、Bを受けるNチャネル型MOSFET(以下
NMOS)306、308を含むデコード回路310と
を含む。
プリチャージ信号PRCHが“L”レベルであるとき、
PMOS302が開成し、出力配線300と電源線VC
C出力配線300とが互いに接続され、出力配線300
の電位が、ほぼVCCレベルとなる。この状態がプリチ
ャージ状態である。そして、プリチャージ状態とされた
後、プリチャージ信号PRCHを“H”レベルとしてP
MOS302を閉成する。この後、入力信号A、Bの論
理レベルに応じて、NMOS306、308をそれぞれ
閉成、開成のいずれかの状態をとらせることで、出力配
線300が、電源線VSSに接続されるか否かが選択さ
れ、出力配線300の電位、即ち出力信号のレベルが決
定される。
入力信号A、Bの論理レベルがともに“H”のときの
み、NMOS306、308が同時に開成し、出力配線
300の電位がほぼVSSレベルとなる。このため、論
理的には、NANDゲート回路に準ずる、といえる。
18に示す通常のNANDゲート回路に比べてPMOS
の数を減らせるので占有面積を小さくでき、高集積化に
適している。
に示すプリチャージ型論理回路は、通常のNANDゲー
ト回路に比べて敏感すぎ、選択信号A、Bの電位が変動
したときに、誤動作してしまう可能性を秘めていること
が新たな問題として浮上してきた。
ダイナミック型RAMを用いて説明する。ダイナミック
型RAM(以下、DRAMと称す)では、ビット線対間
の電位差を増幅するセンスアンプを活性化させると、セ
ンスアンプの電源線に大きな電流が流れる。これは、多
数のビット線を一斉に、“H”レベル/“L”レベルと
なるように、充電/放電させるためである。
されるたびにデータが破壊される。このため、メモリセ
ルからデータを読み出した後、再度データを書き込む動
作(リストア動作)が必要であり、センスアンプは頻繁
に活性化される。従って、ビット線の充電/放電も頻繁
に発生する。
線VSSの配置を、概略的に示す図である。ビット線を
充電/放電するときに、センスアンプの電源線に流れた
電流は、さらに、図12に示すように、チップ200の
中にメッシュ状に張り巡らされているチップ内電源線V
SSに流れ込む。そして、チップ内電源線VSSの電位
は、センスアンプから流れ込んだ電流によって、チップ
内電源線VSSとセンスアンプの電源線との結合点Cを
頂点として持ち上がる。この結果、チップ内電源線VS
Sネットワークに、電位勾配が発生する。チップ内電源
線VSSが、抵抗成分を含むためである。
急速に進んでいる。その結果、メモリセル数は増え、充
電/放電するときに流れる電流は増加の一途である。反
面、チップ内電源線VSSは細線化され、その抵抗値は
増加の一途である。このため、電位勾配は、より急峻に
なるばかりである。
チップ内電源線VSSネットワークに形成された電位勾
配が、回路を誤動作させる原因となり得ることが、分か
ってきた。電位勾配ができると、回路を動作させる基準
となる電位がチップ内でばらつく。特に接地電位である
べき、チップ内電源線VSSに電位勾配が形成されたと
き、回路を誤動作させる可能性が生じる。
のレイアウトを示す図である。図13には、装置例とし
て、4つの16メガコア部100A〜100Dを持つ、
64メガDRAMが示されている。1つの16メガコア
部100は、例えば256キロビットのメモリセルアレ
イ(MCA)を上下32個ずつ、計64個並べること
で、16メガビットを達成する。メモリセルアレイは、
16メガコア部100A〜100Dそれぞれに上下32
個ずつ、計64個設けられた区域102に配置される。
メモリセルアレイのロウを選択するロウデコーダ(R/
D)は、メモリセルアレイ毎に1つずつ設けられる。ロ
ウデコーダは、区域102に隣接する区域104に配置
される。メモリセルアレイのカラムを選択するカラムデ
コーダ(C/D)は、32個のメモリセルアレイで共有
される。カラムデコーダは、32個ずつ並べられたメモ
リセルアレイ列の一端部に設けられた区域106に配置
される。メモリセルアレイが配置される区域102の両
脇に設けられた区域108には、メモリセルからの出力
データ、およびメモリセルへの入力データをそれぞれ増
幅するセンスアンプ(S/A)群と、メモリセルの入出
力線となるDQ線群とが配置される。特にセンスアンプ
には、複数のセンスアンプで共有される、センスアンプ
用電源線が設けられている。センスアンプ用電源線に
は、高電位電源線SAPと低電位電源線BSANとの二
つがある。これらセンスアンプ用電源線のうち、特に低
電位電源線BSANとチップ内電源線VSSとの結合点
は、区域108に隣接し、かつロウデコーダが配置され
る区域104どうしに挟まれた区域110に設けられ
る。センスアンプを制御する制御回路が、区域110に
配置されるためである。
は、これに内部ロウアドレス信号XAi,j を入力する。
内部ロウアドレス信号XAi,j は、チップの外部から与
えられる外部アドレスを、ロウアドレスストローブ信号
に基いてロウアドレスとして取り込み、取り込まれたロ
ウアドレスより生成する。この内部ロウアドレスXAi,
j を生成する生成回路(プリデコーダ)は、チップのほ
ぼ中心の区域112に設けられる。
AMの回路図、図15は図14の主要部を拡大した回路
図である。図13に示されるDRAMにおいて、メモリ
セルアレイ(MCA)のうち、区域112に近接する区
域102-Bに配置されたメモリセルアレイが動作し、か
つ最も区域112に近い区域108-Bに配置されたセン
スアンプ群が活性化され、ビット線の電荷が放電された
とする。
示すように、区域110-Bには、低電位電源線BSAN
から、チップ内電源線VSSに大きな電流が流れこむ。
チップ内電源線VSSに流れ込んだ電流は、チップ内電
源線VSSのネットワークに、区域110-BのC点を頂
点とした電位勾配を作り出す。電位勾配は、理解しやす
い形では、区域110-B内のC点を頂点とする円錐形に
発生する。図14および図15中、参照符号RWによっ
て示される抵抗は、チップ内電源線VSSの配線抵抗で
ある。
配の頂点となる区域110-Bが区域112に近接すると
き、区域112のチップ内電源線VSSの電位は、区域
110-Bのそれに近くなる。このような電位勾配が形成
されているとき、区域112に配置されたプリデコーダ
(PREDEC. )は、持ち上がった電源線VSSの電位を、
“L”レベルとして動作する。“L”レベルとなるべき
電源線VSSの電位が持ち上がるためである。
位例が示されている。この電位例では、区域110-Bの
C点における電源線VSSの電位は、電源線の配線抵抗
の電圧降下により約1.2Vに上昇し、この上昇に伴っ
て区域112の付近のC´点における電源線VSSの電
位が約0.5〜1.0Vの範囲に上昇している。
すると、区域112に配置されたプリデコーダは、
“L”レベルとして約0.5〜1.0Vの電位を出力す
るようになる。即ち、プリデコーダは、“L”レベルが
約0.5〜1.0Vとされた内部ロウアドレス信号XA
i,j を出力する。
R/Dのうち、区域110-Bに隣接する領域104-Bに
配置されたロウデコーダR/Dでは、電源線VSSの電
位が持ち上がっている、即ちソース電位が持ち上がって
いるので、誤動作はしない。もちろん、他のロウデコー
ダについても同様に、区域110-Bを中心とした、ある
範囲内のものは、電源線VSSの電位が持ち上がってい
るので、誤動作はしない。
は、チップ内電源線VSSの電位は、電流が流れ込んだ
区域110-Bから遠ざかるにつれて上がらなくなり、例
えばチップの端部付近のC´´点では、ほぼ接地レベ
ル、例えば0.1Vぐらいとなる。電源線VSSの電位
が、ほぼ接地レベルのままとなる区域に配置された回路
では、“L”レベルとなるべき電位が持ち上がらない。
例えばチップの角に近接する区域104-Cに配置された
ロウデコーダである。このロウデコーダは、ほぼ接地レ
ベルのVSS電源線の電位を“L”レベルとして動作す
る。
作波形図である。図16に示すように、ロウデコーダ
に、“L”レベルを約0.5〜1.0Vとした内部アド
レス信号XAi,j が入力されると、これを“H”レベル
の信号として検出する可能性がある。
したようなプリチャージ型論理回路が使われている。こ
のため、回路しきい値がNMOSのしきい値と同等のレ
ベルにある。つまり、図18に示す通常のNANDゲー
ト回路、つまりCMOS型インバータが組み合わせられ
たロウデコーダでは、その回路しきい値が、電源間の電
位差の半分、例えば1.5Vぐらいにあるが、図17に
示したようなプリチャージ型論理回路では、その回路し
きい値が、NMOSのしきい値、例えば0.7Vぐらい
になっている。
示されるように、ソースの電位(C´´)がほぼ接地レ
ベルのままで、ゲートの電位(AおよびB)だけが約
0.5〜1.0V(=C´)となって、ゲート〜ソース
間に電圧(C´−C´´)が発生すると、発生した電圧
(C´−C´´)が、ロウデコーダR/Dを構成するN
チャネル型MOSFETのしきい値(Vth)を越える
と、区域104-Cに配置されたロウデコーダR/Dは、
“L”レベルであるはずの内部ロウアドレス信号XAi,
j を、“H”レベルの信号として検出する。
の動作波形図それぞれに示されるように、ロウデコーダ
R/Dが誤動作してしまう。この発明は上記の点に鑑み
て為されたもので、その目的は、入力される信号の電位
が変動しても、誤動作し難いプリチャージ型回路を備え
た半導体集積回路装置を提供することにある。
めに、この発明に係る半導体集積回路装置では、一の電
位にプリチャージされる第1の配線と、前記一の電位と
は異なった他の電位が供給されている第2の配線と、前
記第1の配線と前記第2の配線との間に直列に結合され
ているととも、おのおのに入力信号が入力され、これら
入力信号の電位レベルに応じて開閉動作するトランジス
タ群を備え、このトランジスタ群の開閉動作に応じて前
記第1の配線と前記第2の配線とを接続あるいは非接続
のいずれかの状態を選択する選択動作を行う選択回路と
を具備する。そして、前記選択回路が選択動作を行った
後、前記選択回路と前記第2の配線との接続点の近くか
ら得た電位信号によって、前記選択回路を不活性にする
動作を行うとともに、前記選択回路の回路しきい値より
も高い回路しきい値を持つバッファ回路を、さらに備え
たことを特徴としている。
るダイナミック型RAMを、図面を参照しながら説明す
る。まず、この発明の第1の実施の形態に係るダイナミ
ック型RAMを、全体的な構成から説明する。
るダイナミック型RAMのチップ内電源線VSSの配置
を概略的に示す図、図5は、チップ内回路のレイアウト
を示す図である。
の形態に係るダイナミック型RAMは、図12、図13
に示したダイナミック型RAM回路と同様な、チップ内
電源線VSSと、チップ内回路レイアウトとを有する。
0は、チップを示している。図6は、この発明の第1の
実施の形態に係るダイナミック型RAMの概略的なブロ
ック構成を示すブロック図である。
は、ダイナミック型メモリセルCELL11〜CELLmnが集積さ
れたメモリセルアレイ1が設けられている。区域102
のワード線延長方向に隣接した区域104には、内部ロ
ウアドレス信号XAi,j が入力されるロウデコーダR/
D1〜R/Dnを含むロウデコード回路3と、ロウデコ
ーダR/D1〜R/Dn毎に設けられた、ロウデコーダ
R/D1〜R/Dnの出力をラッチしておくラッチ回路
LAT1〜LATnを含むラッチ回路群5と、内部ロウ
アドレス信号XAi,j の一部が入力され、ほぼ昇圧電位
(VPP)に近いレベルを持つワード線駆動信号WDR
Vを出力する昇圧回路7と、ワード線駆動信号WDRV
を高電位電源とし、ラッチ回路LAT1〜LATnから
の出力に応じたレベルの信号を、ワード線WL1〜WL
nに出力するワード線ドライバW/D1〜W/Dnを含
むワード線駆動回路9とが設けられている。
区域108には、メモリセルCELL11〜CELLmnから出力さ
れたデータ、およびメモリセルCELL11〜CELLmnへ入力さ
れるデータをそれぞれ増幅するセンスアンプS/A1〜
S/Amを含むセンスアンプ群11と、ビット線BL1
〜BLmに接続されるDQ線バス13とが設けられてい
る。DQ線バス13は、ビット線延長方向に直交する方
向に延長されていて、区域110を介して、図示せぬD
Qバッファに接続され、さらに図示せぬRWD線を介し
て入出力バッファ回路へとつながっている。
だけに設けられたDQ線群13のみを示している。実際
には、DQ線群13は、メモリセルアレイ1の両脇にそ
れぞれ配置され、かつ図示せぬ他のメモリセルアレイと
共有されている。
ないが、シェアードセンスアンプであり、図示せぬ他の
メモリセルアレイと共有されている。さらに、区域10
8には、センスアンプ群11の他、例えばカラムゲー
ト、ビット線イコライザなどの回路が設けられている
が、図6では省略している。
区域110には、センスアンプ活性化信号CENに応答
して、センスアンプ用電源線SAP、BSANそれぞれ
に、プリチャージ信号および駆動信号を与えるセンスア
ンプ制御回路15が設けられている。センスアンプ活性
化信号CENは、ワード線立ち上がり検出信号WLUP
を、遅延回路17によって所定の時間遅延させることで
生成される。遅延回路17は、センスアンプ制御回路1
5と同様に、区域110に設けられている。
で生成される。ワード線モニタ19は、内部ロウアドレ
ス信号XAi,j の一部を受け、これから検出信号WLU
Pを生成する。ワード線モニタ19は、例えばチップの
ほぼ中心付近に設けられた区域112に配置される。こ
の区域112には、ワード線モニタ19の他、チップの
外部から与えられる図示せぬ外部アドレスを、ロウアド
レスストローブ信号RASに基いて取り込み、ロウアド
レスに変換する図示せぬ変換回路、この変換回路から出
力されるロウアドレスより内部ロウアドレス信号XAi,
j を発生させるプリデコーダ21、ロウアドレスストロ
ーブ信号RASおよびカラムアドレスストローブ信号C
ASを受け、DRAMの動作サイクルを決定させる内部
クロックを発生するクロック発生回路23などが配置さ
れている。
チ回路群およびワード線駆動回路を含むロウ選択回路の
回路図、図8は図6に示すセンスアンプ制御回路および
遅延回路の回路図、図9は図6に示すメモリセルおよび
センスアンプ群の回路図である。
ダイナミック型RAMでは、ロウデコーダR/D1〜R
/Dnに、プリチャージ型論理回路が含まれている。こ
の第1の実施の形態で使用されているプリチャージ型論
理回路を含むロウデコーダは、クロック発生回路23で
発生されたプリチャージ信号PRCHを受ける。このプ
リチャージ信号PRCHが“L”レベルであるとき、P
MOS30が開成し、その出力配線を、昇圧電位線VP
Pに接続し、出力配線の電位を“H”レベルとする。こ
れにより、出力配線は、プリチャージ状態となる。出力
配線のプリチャージ状態は、ラッチ回路LAT1〜LA
Tnによりラッチされる。なお、ラッチ回路LAT1〜
LATnを構成するトランジスタは、NMOS32、3
4よりもサイズの小さいもので形成されていて、弱いラ
ッチ回路となっている。
レベルであるとき、PMOS30が閉成し、その出力配
線は、昇圧電位線VPPと非接続となる。この状態は、
デコード動作に移行される状態である。そして、内部ロ
ウアドレスXAi,j が、ともに“H”レベルであるとき
には、NMOS32、34が同時に開成し、その出力配
線を内部電源線VSSに接続し、出力配線の電位は、
“L”レベルとなる。
か一つでも“L”レベルであるときには、NMOS3
2、34のいずれかが閉成するので、その出力配線は、
内部電源線VSSと非接続となる。このとき、出力配線
の電位は、弱いラッチ回路LAT1〜LATnによっ
て、上記プリチャージレベルにラッチされ続け、“H”
レベルとなっている。
これから説明される回路のものに限らず、公知のラッチ
回路を使って構成されて良い。ラッチ回路LAT1〜L
ATnの出力はそれぞれ、対応するワード線ドライバW
/D1〜W/Dnに入力される。ワード線ドライバW/
D1〜W/Dnはそれぞれ、ラッチ回路LAT1〜LA
Tnの出力に応答して、ワード線WL1〜WLnのう
ち、選ばれたワード線のみに、高電位VPPレベルを持
つ駆動信号WDRVを供給し、ワード線を活性化させ
る。
nもまた、ラッチ回路LAT1〜LATnと同様に、公
知の回路を使って構成されて良い。さらに、この実施の
形態に係るDRAMでは、チップ内電源線VSSのネッ
トワークに電位勾配が形成されても、プリチャージ型論
理回路が含まれたロウデコーダR/D1〜R/Dnをそ
れぞれ誤動作させないために、ロウデコーダR/D1〜
R/Dnの出力によりワード線WL1〜WLnのうちい
ずれかを駆動した後で、かつセンスアンプ群11が活性
化される前に、ロウデコーダR/D1〜R/Dnを一斉
に非活性化させてしまう機能が付加されている。
1の実施の形態に係るDRAMでは、ワード線立ち上が
り検出信号WLUPを受け、検出信号WLUPからロウ
デコーダR/D1〜R/Dnを一斉に非活性化させるた
めの信号NKを出力する非活性化回路(BUF.)25
を有している。非活性化回路25は、区域110に配置
される。ロウデコーダR/D1〜R/Dnは、非活性化
信号NKが入力されることで、一斉に非活性化される。
されているように、非活性化回路25に入力されるとと
もに、遅延回路17にも入力される。遅延回路17は、
例えば偶数個のインバータを直列に接続した回路など、
公知の遅延回路を使って構成されてよい。遅延回路17
は、検出信号WLUPを所定の時間遅らせることで、セ
ンスアンプ活性化信号CENを作る。活性化信号CEN
は、センスアンプ制御回路15に入力される。センスア
ンプ制御回路15もまた、公知の回路が用いられる。セ
ンスアンプ制御回路15は、活性化信号CENの入力に
応じて、センスアンプ用高電位電源線SAPに高電位V
CCを供給するとともに、センスアンプ用低電位電源線
BSANに低電位VSSを供給する。
ンプS/A1〜S/Amが設けられている。センスアン
プS/A1〜S/Amはそれぞれ、クロスカップルCM
OS型センスアンプなど、公知のセンスアンプが用いら
れる。
を一斉に非活性化させてしまう機能を達成するために、
この第1の実施の形態に係るDRAMでは、ロウデコー
ダR/D1〜R/Dnと、ロウデコーダに電源を供給す
るためのチップ内電源線VSSとを互いに電気的に分離
する分離回路27-1〜27-nを有している。この分離回
路27-1〜27-nは、非活性化信号NKに応答して、ロ
ウデコーダR/D1〜R/Dnと、チップ内電源線VS
Sとを電気的に分離する。
ダイナミック型RAMを、さらに詳細に説明する。尚、
この説明では、ロウデコーダに入力される内部ロウアド
レス信号数を、回路の動作を理解しやすくするために4
本とする。
ダイナミック型RAMの回路図、図2は図1の主要部を
拡大した回路図である。図1および図2に示すように、
ロウデコーダR/D1〜R/Dnはそれぞれ、高電位
(例えばVPP)電源端から低電位電源端へ向かって順
に直列に接続された、Pチャネル型MOSFET(以
下、PMOSと称す)30、Nチャネル型MOSFET
(以下、NMOSと称す)32およびNMOS34によ
り構成されている。
号PRCHが供給され、NMOS32、NMOS34の
ゲートにはそれぞれ、所定の内部ロウアドレス信号XA
i 、XAi+1 、BXAi (先頭のBは反転信号バーを意
味する)、BXAi+1 のいずれか2つが供給される。
される内部ロウアドレス信号の組み合わせによって、デ
コード動作を行う。PMOS30とNMOS32との相
互接続点には、ロウデコーダR/D1〜R/Dnの出力
配線が接続される。出力配線の電位は、ラッチ回路LA
T1〜LATnによってラッチされる。
が具備するロウデコーダR/D1〜R/Dnのソース
(低電位側)とチップ内電源線VSSとの間には、分離
回路27-1〜27-nが設けられている。分離回路27-1
〜27-nはそれぞれ、ロウデコーダのソースとチップ内
VSS電源線との間に直列に接続されたNMOS40を
含む回路からなる。NMOS40のゲートには、非活性
化回路25から出力された非活性化信号NKが入力され
る。非活性化回路25は、高電位(VCCもしくはVP
P)電源端とチップ内電源線VSSとの間に直列に接続
されたPMOS42と、NMOS44とからなる。特に
NMOS44とチップ内電源線VSSとの相互接続点
は、分離回路27-1〜27-nのNMOS40とチップ内
電源線VSSとの相互接続点との近くに設けられてい
る。これは、チップ内電源線VSSの電位変動を、デコ
ーダR/D1〜R/Dnと非活性化回路25とでほぼ等
しくするためである。
とNMOS44のゲートとは互いに共通に接続され、こ
の共通接続点には、ワード線立ち上がり検知信号WLU
Pが入力される。この構成により、非活性化回路25
は、検知信号WLUPに応答して、出力を行う。
ータ回路、あるいはCMOS型のNANDゲート回路な
どであるとすると、チップ内電源線VSSのネットワー
クに電位勾配が形成されたとき、NMOS44のゲート
〜ソース間に発生する電圧に対して鈍感にできる、とい
う効果がある。
ように、プリチャージ型論理回路では、回路しきい値が
NMOSのしきい値とほぼ同等、例えば0.7V程度に
なるので、ゲート〜ソース間に発生した電圧に非常に敏
感に反応してしまう。
るいはCMOS型のNANDゲート回路などでは、その
回路しきい値を、電源電圧の半分程度、例えば1.5V
程度となるので、その分、鈍感にでき、プリチャージ型
論理回路に比べ、入力信号の電圧変動に強くなってい
る。
路25では、入力信号に対する反応が、プリチャージ型
論理回路が含まれたロウデコーダR/D1〜R/Dnに
比べて鈍感となるので、検出信号WLUPが、例えばチ
ップ中心部付近に配置された回路から出力されたもので
あっても、誤動作する可能性は低くなる。
ダイナミック型DRAMの動作について説明する。図3
はこの発明の第1の実施の形態に係るダイナミック型R
AMの動作波形図である。
ブ信号RASの立ち下がりに応じて、ロウアドレスをチ
ップ内に取り込む。また、信号RASの立ち下がりに同
期させて、プリチャージ信号PRCHを立ち上げる。信
号PRCHの立ち上がりを受けて、上記ロウアドレスよ
り、内部ロウアドレスXAi ,XAi+1 ,BXAi ,B
XAi+1 ,XAj をそれぞれ作る。さらに信号PRCH
が立ち上がることで、ロウデコーダR/D1〜ロウデコ
ーダR/Dnの出力は、弱いラッチ回路LAT1〜LA
Tnによりラッチされた状態となる。上記内部ロウアド
レスのうち、XAj が立ち上がることで、ワード線駆動
信号WDRV、ワード線立ち上がり検出信号WLUPが
それぞれ、立ち上がる。また、内部ロウアドレスのう
ち、XAi,XAi+1 が立ち上がることで、ロウデコー
ダR/D1の出力は、“L”レベルに変化する。これに
より、ラッチ回路LAT1の出力は、“L”レベルから
“H”レベルへと反転する。このとき、ロウデコーダR
/Dnの出力は、内部アドレスBXAi ,BXAi+1 が
“L”レベルであることから、弱いラッチ回路LATn
によってラッチされ続けている。
WL1は、ラッチ回路LAT1からの“H”レベルの出
力を受けて立ち上がる。さらに検出信号WLUPの立ち
上がりを受けて、非活性化信号NKが立ち下がる。非活
性化信号NKが立ち下がると、ロウデコーダR/D1の
出力は、チップ内電源線VSSと非接続となり、その出
力は、弱いラッチ回路LAT1によってラッチされるよ
うになる。
いラッチ回路LATnによってラッチされたままである
が、ロウデコーダR/Dnの出力は、分離回路27-nに
よって、チップ内電源線VSSと非接続とされる。
ら、所定の時間遅れて、センスアンプ活性化信号CEN
Bが立ち上がる。活性化信号CENBの立ち上がりを受
けて、センスアンプ用低電位電源線BSANの電位は、
プリチャージレベル電位(VBL)から、チップ内接地
電位へと低下する。このとき、センスアンプ群11が動
作するので、電源線BSANの電位はビット線からの放
電電流によって、一時的に上昇する。さらに放電電流
は、電源線BSANの近くのチップ内電源線VSSに流
れ込み、その電位を上昇させる。このとき、動作したセ
ンスアンプ群11が領域112に隣接していた場合、プ
リデコーダ付近のチップ内電源線VSSの電位が上昇す
る。この上昇によって、内部ロウアドレスのうち、VS
Sレベル(“L”レベル)が出力されているものについ
ては同時に上昇する。さらにチップ内電源線VSSのネ
ットワークには、それ自体が持つ抵抗によって、従来と
同様に、電位勾配が発生する。
ク型RAMでは、ロウデコーダR/D1〜R/Dnが、
センスアンプ群が動作する以前に、非活性化信号NKに
よって非活性化されている。この信号NKを発生させる
非活性化回路25は、領域110毎に設けられている。
このため、信号NKの“L”レベルは、図3に示すよう
に、ロウデコーダR/D1〜R/Dn付近のチップ内電
源線VSSの変動と、ほぼ同様に変動するので、図1お
よび図2に示すNMOS40のゲート〜ソース間には、
電圧はほとんどでない。従って、NMOS40は、信号
NKが“L”レベルの間、確実にオフさせることができ
る。
ダイナミック型RAMについて説明する。なお、この説
明において、第2の実施の形態に係るダイナミック型R
AMと共通の部分については、共通の参照符号を付し、
異なる部分についてのみ、説明する。
係るダイナミック型RAMの回路図、図、図11は、図
10に示すロウデコード回路、ラッチ回路群およびワー
ド線駆動回路の回路図である。
態に係るダイナミック型RAMが、第1の実施の形態に
係るダイナミック型RAMと異なるところは、分離回路
27´-1〜27´-nの回路構成である。
コーダからの内部アドレス信号XAの一部の入力と、非
活性化信号NKとの論理積(AND)を取った信号を、
ロウデコーダR/D1〜R/Dnそれぞれに入力するこ
とで、ロウデコーダR/D1〜R/Dnが選択された後
で、センスアンプの活性化信号CENBが出力される前
にロウデコーダR/D1〜R/Dnに入力される内部ア
ドレス信号XAの一部をういを非活性化状態にするよう
にしている。
有することでも、第1の実施の形態に係るダイナミック
型RAMと同様に、チップ内電源線VSSに電圧降下が
生じた場合でも、プリチャージ型論理回路を含むロウデ
コーダR/D1〜R/Dnがそれぞれ、入力される内部
ロウアドレス信号XAのレベルのミスマッチにより生ず
る誤動作が防止される。よって、ビット線の充放電電流
などの電源ノイズによる影響を無視できるようになり、
大規模なダイナミック型メモリであっても、その動作を
安定させることができる。
部分で発生される信号が、チップの周縁部分でレベルの
ミスマッチを起こす現象を問題とし、これを解決する構
成を提供した。
は、予測できない現象が起きることが予想される。当
然、この明細書で述べた現象以外の現象、特に電源線V
SSの電位変動によって回路が誤動作する可能性が充分
にある。このような他の現象に基いた電源線VSSの電
位変動が発生しても、この発明によれば、回路の誤動作
を、充分に抑制することが可能である。
リに限らず、他のメモリにも使用することができる。ま
た、この発明は、図17に示したようなプリチャージ型
論理回路の誤動作を防止できる効果があるため、実施の
形態で説明したようなデコーダ以外の回路にも適用でき
ることはもちろんである。
ば、入力される信号の電位が変動しても、誤動作し難い
プリチャージ型回路を備えた半導体集積回路装置を提供
することができる。
AMの回路図。
た図。
AMの動作波形図。
AMのチップ内電源線VSSの配置を示す図。
AMのチップ内回路のレイアウトを示す図。
AMのブロック図。
路群およびワード線駆動回路の回路図。
遅延回路の回路図。
プ群の回路図。
DRAMの回路図。
ッチ回路群およびワード線駆動回路の回路図。
配置を示す図。
トを示す図。
て示した図。
路図。
図。
ッチ回路群、9…ワード線駆動回路、11…センスアン
プ群、15…センスアンプ制御回路、17…遅延回路、
19…ワード線モニタ、21…プリデコーダ、25…非
活性化回路、27…分離回路。
Claims (10)
- 【請求項1】 プリチャージされる配線と電源線との間
に直列に接続された複数の絶縁ゲート型FET群と、 前記複数の絶縁ゲート型FET群と前記電源線との接続
点近傍から一レベルの信号を得て、得られた一レベルの
信号を、前記複数の絶縁ゲート型FET群の少なくとも
1つの絶縁ゲート型FETのゲートに供給するインバー
タとを具備することを特徴とする半導体集積回路装置。 - 【請求項2】 プリチャージされる配線と電源線との間
に直列に接続され、ゲートにアドレス信号をそれぞれ受
ける複数の絶縁ゲート型FET群を含むデコード回路
と、 前記デコード回路によるデコード動作を行った後、かつ
ビット線データの増幅動作が始まる前に、前記複数の絶
縁ゲート型FET群と前記電源線との接続点近傍から一
レベルの信号を得て、得られた一レベルの信号を、前記
複数の絶縁ゲート型FET群の少なくとも1つの絶縁ゲ
ート型FETのゲートに供給し、前記デコード回路を不
活性状態にするインバータとを具備することを特徴とす
る半導体集積回路装置。 - 【請求項3】 一の電位にプリチャージされる第1の配
線と、 前記一の電位とは異なった他の電位が供給されている第
2の配線と、 前記第1の配線と前記第2の配線との間に直列に結合さ
れているとともに、おのおのに入力信号が入力され、こ
れら入力信号の電位レベルに応じて開閉動作するトラン
ジスタ群を備え、このトランジスタ群の開閉動作に応じ
て前記一の電位にプリチャージされている第1の配線と
前記他の電位が供給されている第2の配線とを接続およ
び非接続のいずれかの状態を選択する選択動作を行う選
択回路と、 前記選択回路が選択動作を行った後、前記選択回路と前
記第2の配線との接続点の近くから得た電位信号によっ
て、前記選択回路を不活性にする動作を行うとともに、
前記選択回路の回路しきい値よりも高い回路しきい値を
持つバッファ回路とを具備する半導体集積回路装置。 - 【請求項4】 前記バッファ回路が行う、前記選択回路
を不活性にする動作は、前記選択回路と前記第2の配線
とを非接続状態にする動作であることを特徴とする請求
項3に記載の半導体集積回路装置。 - 【請求項5】 前記バッファ回路が行う、前記選択回路
を不活性にする動作は、前記トランジスタそれぞれに入
力される入力信号のうち、少なくとも1つの入力信号の
レベルを、前記選択回路と前記第2の配線との接続点の
近くから得た電位とほぼ同等とし、この入力信号が供給
されるトランジスタを閉成させ、前記選択回路と前記第
2の配線とを非接続状態にする動作であることを特徴と
する請求項3に記載の半導体集積回路装置。 - 【請求項6】 前記複数の入力信号はアドレス信号群で
あり、前記選択回路は、前記アドレス信号群をデコード
するデコーダであることを特徴とする請求項3乃至請求
項5いずれか一項に記載の半導体集積回路装置。 - 【請求項7】 前記デコーダはロウデコーダであり、前
記バッファ回路が行う、前記ロウデコーダを不活性にす
る動作は、前記ロウデコーダによる選択動作が行われた
後、かつビット線の放電動作が始まる前に、行われるこ
とを特徴とする請求項6に記載の半導体集積回路装置。 - 【請求項8】 メモリセルが行列状に集積されたメモリ
セルアレイと、 前記メモリセルに接続されたワード線と、 前記メモリセルに接続されたビット線と、 前記ビット線に読み出されたデータを増幅する増幅手段
と、 ロウアドレスをデコードし、前記メモリセルアレイのロ
ウを選択するロウ選択回路とを具備し、 前記ロウ選択回路が、 ロウ選択線と、 一端を前記ロウ選択線に接続し、他端を所定電位が供給
される所定電位配線に接続し、デコード動作が始まる前
に、前記ロウ選択線を所定電位配線に接続して前記ロウ
選択線を予め前記所定電位に充電するプリチャージ部
と、 一端を前記ロウ選択線に接続し、他端を電源配線に接続
するとともに複数のロウアドレスの入力を受け、これら
のロウアドレスをデコードし、このデコードの結果に応
じて、前記所定電位に充電されているロウ選択線と前記
電源配線とを接続および非接続のいずれかの状態を選択
するデコード部と、 前記ロウ選択線の電位をラッチしておくラッチ部と、 少なくとも前記ラッチ回路の出力に応答して前記ワード
線を駆動する駆動部とを備え、 デコード部がデコード動作を終えた後、前記増幅手段が
前記ビット線の電荷を前記電源配線に放電させる前に、
前記デコード部と前記電源配線との接続点の近くから得
た電位信号を出力することによって、前記デコード部を
不活性にする動作を行うとともに、前記デコード部の回
路しきい値よりも高い回路しきい値を持つ不活性化手段
を、さらに具備することを特徴とする半導体集積回路装
置。 - 【請求項9】 前記不活性化手段は、前記デコード部と
前記電源配線との間に直列に接続された不活性化用トラ
ンジスタを含み、前記不活性化手段が行う、前記デコー
ド部を不活性にする動作は、このトランジスタを、前記
デコード部と前記電源配線との接続点の近くから得た電
位によって閉成させることで、前記デコード部と前記電
源配線とを非接続状態にする動作であることを特徴とす
る請求項8に記載の半導体集積回路装置。 - 【請求項10】 前記不活性化手段が行う、前記デコー
ド部を不活性にする動作は、前記複数のロウアドレスの
うち、少なくとも1つのロウアドレスのレベルを、前記
デコード部と前記電源配線との接続点の近くから得た電
位とし、このロウアドレスを受ける、前記デコード部中
に含まれたデコード用トランジスタを閉成させること
で、前記デコード部と前記電源配線とを非接続状態にす
る動作であることを特徴とする請求項8に記載の半導体
集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29692295A JP3284036B2 (ja) | 1995-11-15 | 1995-11-15 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29692295A JP3284036B2 (ja) | 1995-11-15 | 1995-11-15 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09139079A JPH09139079A (ja) | 1997-05-27 |
JP3284036B2 true JP3284036B2 (ja) | 2002-05-20 |
Family
ID=17839920
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29692295A Expired - Lifetime JP3284036B2 (ja) | 1995-11-15 | 1995-11-15 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3284036B2 (ja) |
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---|---|---|---|---|
US6696880B2 (en) | 2001-11-09 | 2004-02-24 | Sandisk Corporation | High voltage switch suitable for non-volatile memories |
US8106701B1 (en) | 2010-09-30 | 2012-01-31 | Sandisk Technologies Inc. | Level shifter with shoot-through current isolation |
US8537593B2 (en) | 2011-04-28 | 2013-09-17 | Sandisk Technologies Inc. | Variable resistance switch suitable for supplying high voltage to drive load |
US8395434B1 (en) | 2011-10-05 | 2013-03-12 | Sandisk Technologies Inc. | Level shifter with negative voltage capability |
US9330776B2 (en) | 2014-08-14 | 2016-05-03 | Sandisk Technologies Inc. | High voltage step down regulator with breakdown protection |
-
1995
- 1995-11-15 JP JP29692295A patent/JP3284036B2/ja not_active Expired - Lifetime
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Publication number | Publication date |
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JPH09139079A (ja) | 1997-05-27 |
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