JPH09147598A - 半導体記憶装置およびアドレス変化検出回路 - Google Patents

半導体記憶装置およびアドレス変化検出回路

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JPH09147598A
JPH09147598A JP7308866A JP30886695A JPH09147598A JP H09147598 A JPH09147598 A JP H09147598A JP 7308866 A JP7308866 A JP 7308866A JP 30886695 A JP30886695 A JP 30886695A JP H09147598 A JPH09147598 A JP H09147598A
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Kiyohiro Furuya
清広 古谷
Tsukasa Oishi
司 大石
Mikio Asakura
幹雄 朝倉
Hideto Hidaka
秀人 日高
Hiroshi Hamaide
啓 浜出
Yoshito Nakaoka
義人 中岡
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Original Assignee
Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 高速でテストを正確に行なうことができかつ
高速動作する信頼性の高い半導体記憶装置を提供する。 【解決手段】 複数のメモリセルアレイ（２ａ〜２ｄ）
それぞれに対応して設けられる内部読出データバス（Ｒ
ＤＡ０〜ＲＤＡ３）に対し、同時に選択される複数ビッ
トのメモリセルに対応して設けられるリードドライバ
（８）がワイヤードＯＲ接続される。また、内部読出デ
ータバス（ＲＤＡ０〜ＲＤＡ３）に対しこれらの内部読
出データバス線上の信号電位の論理の一致／不一致を検
出するテストモード回路（１０）が設けられる。テスト
動作時にリードドライバをすべて活性状態として選択メ
モリセルデータを対応の内部読出データバス線上に読出
す。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特にダイナミック型半導体記憶装置の信号および
データ入出力部の構成に関する。
【０００２】
【従来の技術】図３０は、従来のダイナミック型半導体
記憶装置の全体の構成を概略的に示す図である。図３０
において、半導体記憶装置は、半導体チップ１上に形成
され、各々が行列状に配列される複数のメモリセルを有
する４つのメモリセルアレイ２ａ−２ｄを含む。アドレ
ス信号に従ってメモリセルを選択するために、行選択回
路（ロウプリデコーダ、ロウデコーダおよびワード線ド
ライバ）および列選択回路（コラムプリデコーダ、コラ
ムデコーダおよびＩＯゲート）が設けられているが、こ
れらは、図面を簡略化するために示していない。メモリ
セルアレイ２ａ−２ｄの各々は、４つの列グループに分
割され、各列グループに対応して、グローバルＩＯ線対
ＧＩＯＰが配置される。メモリセルアレイ２ａ−２ｄ各
々において、選択時各列グループにおいて１ビットのメ
モリセルが選択されて、選択メモリセルのグローバルＩ
Ｏ線対ＧＩＯＰと結合される。
【０００３】半導体記憶装置は、さらに、グローバルＩ
Ｏ線対ＧＩＯＰそれぞれに対応して設けられ、対応のグ
ローバルＩＯ線対ＧＩＯＰとデータの入出力を行なうプ
リアンプ／書込バッファ７と、プリアンプ／書込バッフ
ァ７に対応して設けられ、対応のプリアンプから与えら
れた内部読出データを増幅して対応の読出データバスＲ
ＤＡＰ（ＲＤＡＰａ〜ＲＤＡＰｄ）へ伝達する読出ドラ
イバ８と、メモリセルアレイ２ａ〜２ｄそれぞれに対応
して設けられ、テスト動作モード時対応のメモリセルア
レイのプリアンプから読出されるデータの論理の一致／
不一致を判別する第１のテストモード回路９と、メモリ
セルアレイ２ａ〜２ｄそれぞれに設けられた第１のテス
トモード回路９からの判別結果を示す信号を受けて、こ
れらの与えられた判別結果信号の論理の一致／不一致を
判別する第２のテストモード回路１０と、読出データバ
スＲＤＡＰａ〜ＲＤＡＰｄ上の信号とテストモード回路
１０からの信号とを受け、与えられた信号を選択的に出
力バスＲＤＰを介して出力バッファ１３へ伝達するドラ
イバ１１を含む。プリアンプ／書込バッファ７により、
メモリセルアレイ２ａ〜２ｄそれぞれにおいて、４つの
列グループのうち１つの列グループが選択され、選択さ
れた列グループのメモリセルデータが読出ドライバ８を
介して対応の読出データバスＲＤＡＰａ〜ＲＤＡＰｄ上
に伝達される。テスト動作モード時においては、メモリ
セルアレイ２ａ〜２ｄそれぞれにおいて４つの列グルー
プがすべて選択状態とされ、４つのプリアンプ７の出力
信号が対応の第１のテストモード回路９へ伝達される。
【０００４】ドライバ１１は、通常動作モード時におい
ては、読出データバスＲＤＡＰａ〜ＲＤＡＰｄ上に読出
されたデータのうちの選択状態とされたメモリアレイか
らの読出データを選択して出力バッファ１３へ与える。
テスト動作モード時においては、ドライバ１１は、この
テストモード回路１０からのテスト結果を示す信号を選
択して出力データバスＲＤＰを介して出力バッファ１３
上へ伝達する。入力データバスＷＤを介してプリアンプ
／書込バッファ７の書込バッファが入力バッファ１２に
結合される。メモリセルアレイ２ａ〜２ｄのうち選択さ
れたメモリセルアレイに対する書込バッファ４が活性状
態とされ、選択されたメモリセルアレイにおいて、選択
された列グループに含まれる選択メモリセルに対して書
込バッファを介してデータが書込まれる。
【０００５】半導体記憶装置は、さらに、外部から与え
られるアドレス信号を受けて内部アドレス信号を生成す
るアドレスバッファ３と、アドレスバッファ３から与え
られる内部アドレス信号（内部コラムアドレス信号）の
変化を検出して、アドレス変化検出信号ＡＴＤを発生す
るＡＴＤ発生回路４と、ＡＴＤ発生回路４からのアドレ
ス変化検出信号ＡＴＤに応答して、プリアンプ／書込バ
ッファ７に含まれるプリアンプを活性化するためのプリ
アンプイネーブル信号ＰＡＥを発生するＰＡＥ発生回路
５と、ＡＴＤ発生回路４からのアドレス変化検出信号Ａ
ＴＤに応答して、グローバルＩＯ線対ＧＩＯＰをイコラ
イズするためのイコライズ指示信号ＩＯＥＱを発生する
ＩＯＥＱ発生回路６を含む。ここで、グローバルＩＯ線
対ＧＩＯＰは、相補信号線対で構成されており、互いに
相補なデータ信号を伝達する。このイコライズ信号ＩＯ
ＥＱにより、グローバルＩＯ線対ＧＩＯＰのグローバル
ＩＯ線の電位が等しくされる。
【０００６】この半導体記憶装置は、さらに、外部から
与えられる電源電位Ｖｃｃを受け、この外部電源電位Ｖ
ｃｃよりも低い周辺回路用電源電位Ｖｃｃｐおよびメモ
リセルアレイ用電源電位Ｖｃｃｓを発生する内部降圧回
路２９を含む。周辺回路用電源電位Ｖｃｃｐは、プリア
ンプ／書込バッファ７および読出ドライバ８などの周辺
回路へ一方動作電源電位として供給される。メモリセル
アレイ用電源電位Ｖｃｃｓは、後に詳細に説明するが、
メモリセルアレイ２ａ〜２ｄを駆動する回路（ビット線
の充放電を行なうセンスアンプ）およびアレイ内部のｐ
チャネルＭＯＳトランジスタの基板領域へ印加される。
ビット線イコライズを行なうためのビット線イコライズ
回路およびメモリセルのセルプレート（メモリキャパシ
タの一方電源ノード）へ印加されるセルプレート電位を
発生する回路部分へは周辺回路用電源電位Ｖｃｃｐが供
給される。
【０００７】出力バッファ１３および入力バッファ１２
は、共通のデータ入出力端子ＤＱを介して装置外部とデ
ータの入出力を行なうように示される。この半導体記憶
装置は、１ビットのデータの入出力を行なう。次に、こ
の発明と関連する、マルチビットテスト動作について説
明する。
【０００８】半導体記憶装置の記憶容量が増大すると、
応じてメモリセルの数も増大する。メモリセルの良／不
良の判定を１ビット単位で行なうと、テスト時間が極め
て長くなる。そこで、複数のメモリセルについて同時に
良／不良の判定を行なうことによりテスト時間の短縮を
図る。このような複数のメモリセル単位でテストを行な
うモードをマルチビットテストモードと称す。
【０００９】マルチビットテストモードのテストデータ
書込動作について説明する。メモリセルアレイ２ａ〜２
ｄそれぞれにおいて、１行のメモリセルが選択される。
次いで、メモリセルアレイ２ａ〜２ｄそれぞれにおい
て、４ビットのメモリセルを選択する。この選択された
メモリセルに対し書込まれるべきテストデータを入力バ
ッファ１２からプリアンプ／書込バッファ７に含まれる
書込バッファへ伝達する。マルチビットテストモードに
おいては、書込バッファは、すべて動作状態とされる。
これにより、メモリセルアレイ２ａ〜２ｄそれぞれにお
いて選択された４ビットのメモリセルに対し同じテスト
データが書込まれ、合計１６ビットのメモリセルに対し
同じテストデータが書込まれる。
【００１０】次に、マルチビットテストモード時におけ
るデータ読出動作について説明する。テストデータ書込
時と同様にして、メモリセルアレイ２ａ〜２ｄそれぞれ
において４ビットのメモリセルが同時に選択される。プ
リアンプ／書込バッファ７に含まれるプリアンプがすべ
て動作状態とされる。メモリセルアレイ２ａ〜２ｄそれ
ぞれにおいて選択された４ビットのメモリセルデータが
プリアンプで増幅されて、対応の第１のテストモード回
路９へ伝達される。第１のテストモード回路９は、それ
ぞれ与えられた４ビットのメモリセルデータの論理の一
致／不一致を判別し、該判別結果を示す信号を第２のテ
ストモード回路１０へ伝達する。第２のテストモード回
路１０は、この４つの第１のテストモード回路９から与
えられた判別結果指示信号に従って、４つの第１のテス
トモード回路９においてすべて論理の一致が検出された
か否かを判別する。このテストモード回路１０の判別結
果指示信号は、ドライバ１１を介して出力バッファ１３
へ与えられ、出力バッファ１３は、この判別結果を示す
信号をデータ入出力端子ＤＱへ伝達する。この第２のテ
ストモード回路１０により、メモリセルアレイ２ａ〜２
ｄそれぞれにおいて選択された４ビットのメモリセル、
つまり１６ビットのメモリセルのデータの論理がすべて
一致しているか否かが判別される。この第２のテストモ
ード回路１０の出力信号の論理を見ることにより、同時
に選択された１６ビットのメモリセルにおいて不良メモ
リセルが存在するか否かが判別される。
【００１１】１回に１６ビットのメモリセルをテストす
ることができるため、テスト時間を大幅に短縮すること
ができる。
【００１２】
【発明が解決しようとする課題】従来の半導体記憶装置
の構成においては、第１のテストモード回路が、複数の
メモリセルアレイそれぞれに対応して設けられており、
かつこれら複数の第１のテストモード回路の出力信号が
第２のテストモード回路へ伝達されてそこで同時に選択
されたメモリセルの良／不良が最終的に判定されてい
る。この第１のテストモード回路から第２のテストモー
ド回路への信号伝達のためには、読出データバスと別の
経路に設けられた信号線が用いられている。したがっ
て、このテストのための配線占有面積が増大するという
問題が生じる。
【００１３】図３１は、データ書込部の構成を概略的に
示す図である。図３１においては、１対のビット線ＢＬ
および／ＢＬと、それに対応して設けられるｐチャネル
ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジス
タ）で構成されるセンスアンプを代表的に示す。Ｐセン
スアンプはビット線ＢＬに接続される一方導通端子（ド
レイン）と、ビット線／ＢＬに接続されるゲートを有す
るｐチャネルＭＯＳトランジスタＰＱａと、ビット線／
ＢＬに接続される一方導通端子（ドレイン）とビット線
ＢＬに接続されるゲートを有するｐチャネルＭＯＳトラ
ンジスタＰＱｂと、センスアンプ活性化信号φＳＰに応
答して導通し、アレイ用電源電位ＶｃｃｓをＭＯＳトラ
ンジスタ，ＰＱａおよびＰＱｂの他方導通端子（ソー
ス）を伝達するｐチャネルＭＯＳトランジスタＰＱｃを
含む。ビット線ＢＬおよび／ＢＬへはメモリセルが接続
されるが、図面を簡略化するために示していない。この
ビット線ＢＬおよび／ＢＬに対しては、列選択信号Ｙに
応答して導通して、ビット線ＢＬおよび／ＢＬを内部デ
ータ線ＩＯおよび／ＩＯへ電気的に接続する選択ゲート
ＴＧａおよびＴＧｂが設けられる。この内部データ線Ｉ
Ｏおよび／ＩＯは、書込バッファＷＢに接続される。
【００１４】書込バッファＷＢはプリアンプ／書込バッ
ファに含まれており、周辺回路用電源電位Ｖｃｃｐを一
方動作電源電位として動作する。メモリセルアレイ部分
に与えられる電源電位Ｖｃｃｓおよび周辺回路用電源電
位Ｖｃｃｐは、図３０に示す内部降圧回路２９から生成
される。これらの電源電位を別に発生することによりア
レイにおいてメモリセルデータのセンス動作が行なわれ
て電源電位Ｖｃｃｓが変動しても、書込バッファまたは
周辺回路用の電源電位Ｖｃｃｐは何ら変動せず、周辺回
路を安定に動作させることができる。逆に、周辺回路が
動作したときにこの周辺回路用電源電位Ｖｃｃｐが変動
しても、この変動はアレイ用電源電位Ｖｃｃｓには及ば
されないため、アレイ部における誤動作は防止される。
【００１５】列選択信号Ｙは、周辺回路に含まれるコラ
ムデコーダから出力されており、周辺回路用電源電位Ｖ
ｃｃｐレベルである。データ書込時においては、列選択
信号Ｙは、Ｈレベルとなり、列選択ゲートＴＧａおよび
ＴＧｂが導通し、ビット線ＢＬおよび／ＢＬが書込バッ
ファＷＢに電気的に結合される。書込バッファＷＢは、
内部書込データＷＤから相補書込データを生成して内部
データ線ＩＯおよび／ＩＯ上に生成する。これによりビ
ット線ＢＬおよび／ＢＬに書込データが伝達される。メ
モリセルアレイ部においては、数多くのメモリセルが配
置されており、応じてセンスアンプの数も多くなる（セ
ンスアンプは各列（ビット線対）に対応して配置されて
いる）。したがって、センスアンプ動作時におけるビッ
ト線充放電による消費電流は多くなる。この消費電流を
小さくするために、アレイ用電源電位Ｖｃｃｓを低くす
ることを考える。
【００１６】図３２は、図３１に示すｐチャネルＭＯＳ
トランジスタＰＱａおよびＰＱｂの断面構造を概略的に
示す図である。ＭＯＳトランジスタＰＱａ（またはＰＱ
ｂ）は、低濃度ｎ型不純物領域で構成されるウェル領域
ＷＥＬ表面に互いに間をおいて形成される高濃度ｐ型不
純物領域ＩＤＲａおよびＩＤＲｂと、これら不純物領域
ＩＤＲａおよびＩＤＲｂの間のウェル領域ＷＥＬ表面上
にゲート絶縁膜（図示せず）を介して形成されるゲート
電極層ＧＥＬで構成される。ウェル領域ＷＥＬは、ｐ型
半導体基板ＳＵＢ上に形成される。ウェル領域ＷＥＬ
は、高濃度ｎ型不純物領域ＩＤＲｃを介してアレイ用電
源電位Ｖｃｃｓを受ける。半導体基板ＳＵＢは、基板バ
イアス電位ＶＢＢ（負電位）を受ける。
【００１７】書込バッファＷＢから電源電位Ｖｃｃｐレ
ベルの信号が不純物領域ＩＤＲａへ与えられた状態を考
える。このウェル構造においては、不純物領域ＩＤＲａ
をエミッタとし、ウェル領域ＷＥＬをベース領域とし、
半導体基板ＳＵＢをコレクタとするバーティカルｐｎｐ
寄生バイポーラトランジスタが存在する。電源電位Ｖｃ
ｃｐがアレイ用電源電位Ｖｃｃｓよりも低い場合には、
この寄生バイポーラトランジスタのベース−エミッタ間
は逆バイアス状態とされているため、この不純物領域Ｉ
ＤＲａから不純物領域ＷＥＬへは電流が流れず、このｐ
チャネルＭＯＳトランジスタは安定に動作する。
【００１８】しかしながら、アレイ部における消費電流
を低減するために、アレイ用電源電位Ｖｃｃｓを低く
し、周辺回路用電源電位Ｖｃｃｐよりも低くした場合、
寄生バイポーラトランジスタのベース−エミッタ間が順
方向にバイアスされ、この寄生バイポーラトランジスタ
はオン状態とされ、不純物領域ＩＤＲａからウェル領域
ＷＥＬへ電流が流れ、次いでこのウェル領域ＷＥＬから
半導体基板ＳＵＢへ電流が流れ、半導体基板ＳＵＢの基
板電位ＶＢＢが上昇するという問題が生じる。この基板
電位ＶＢＢの上昇は、図示しない部分において形成され
ているｎチャネルＭＯＳトランジスタのしきい値電圧の
変動および信号線下部に形成される寄生ＭＯＳトランジ
スタの形成などをもたらし、内部動作が不安定となる。
したがって、周辺回路用電源電位Ｖｃｃｐは、アレイ用
電源電位Ｖｃｃｓよりも低くすることができない。この
周辺回路部においては、この電源電位Ｖｃｃｐが低くな
ると信号振幅が小さくなり、高速でデータ転送を行なう
ことができるものの、電源電位が低くされると、その動
作速度が遅くなる（ＭＯＳトランジスタの動作速度はゲ
ート電位に比例する）。この周辺回路用電源電位Ｖｃｃ
ｐをアレイ用電源電位Ｖｃｃｓの低下に伴ってさらに低
下させることも考えられるが、特に、周辺回路用電源電
位は書込バッファのみならず、他のプリアンプおよびバ
ッファ回路部分などにも与えられているため、高速動作
性のためにアレイ用電源電位Ｖｃｃｓの低下に伴って周
辺回路用電源電位Ｖｃｃｐを低下すると、動作速度が低
下するという問題が生じる。
【００１９】この場合、メモリセルアレイ内部のｐチャ
ネルＭＯＳトランジスタの基板領域（ウェル領域）のバ
イアス電位を、周辺回路用電源電位Ｖｃｃｐとすること
も考えられるが、メモリセルアレイ部に別々の電源電位
を伝達する電源線を配設すると、電源線配線面積が増大
し、限られた面積のアレイ部分内に、別々の電源電位を
伝達する電源線を配線するのは極めて困難であるという
問題が生じる。
【００２０】したがって、従来の半導体記憶装置のよう
に、アレイ用電源電位と周辺回路用電源電位が別々に発
生される場合、アクセス速度を低下させることなく、ア
レイ用電源電位Ｖｃｃｐを低下させて低消費電流を実現
するのが困難であるという問題が生じる。
【００２１】図３３は、出力バッファの構成を概略的に
示す図である。図３３において、出力バッファ１３は、
外部電源電位Ｖｃｃ供給ノードと出力ノードＮＤＱとの
間に接続されるｎチャネルＭＯＳトランジスタＯＱ１
と、出力ノードＮＤＱと他方電源ノード（接地ノード）
との間に接続されるｎチャネルＭＯＳトランジスタＯＱ
２と、内部読出データ／ＲＯを受けてドライブ信号を生
成して出力ＭＯＳトランジスタＯＱ１のゲートへ与える
ドライブ回路ＯＤａと、読出データＲＯを受けてドライ
ブ信号を生成してＭＯＳトランジスタＯＱ２のゲートへ
与えるドライブ回路ＯＤｂを含む。読出データ／ＲＯお
よびＲＯは、周辺回路用電源電位Ｖｃｃｐの振幅を有す
る。ドライブ回路ＯＤａは、この読出データ／ＲＯのＬ
レベルの電位（内部電源電位Ｖｃｃｐ）を電位Ｖｃｄに
変換する。このドライブ回路ＯＤａは、チャージポンプ
キャパシタを用いる昇圧回路またはレベル変換回路で構
成される。ＭＯＳトランジスタＯＱ１のゲートへ、外部
電源電位Ｖｃｃよりも高い電圧レベルのドライブ信号Ｖ
ｃｄを印加することにより、このＭＯＳトランジスタＯ
Ｑ１のしきい値電圧の損失を伴うことなく、外部電源電
位Ｖｃｃレベルの信号を出力ノードＮＤＱへ伝達するこ
とができる。
【００２２】ドライブ回路ＯＤｂは、読出データＲＯの
ＬレベルをＨレベルに反転しかつこのＨレベルの信号を
外部電源電位Ｖｃｃレベルに変換する。このドライブ回
路ＯＤｂは、読出データＲＯを受けるインバータＩＶ１
と、外部電源電位供給ノードＶｃｃ（ノードとそこへ供
給される電位を同じ符号で示す）とノードＮａとの間に
接続されかつそのゲートがノードＮｂに接続されるｐチ
ャネルＭＯＳトランジスタＰＱ１と、外部電源電位供給
ノードＶｃｃとノードＮｂとの間に接続されかつそのゲ
ートがノードＮａに接続されるｐチャネルＭＯＳトラン
ジスタＰＱ２と、ノードＮａと接地ノードとの間に接続
されかつそのゲートが読出データＲＯを受けるように接
続されるｎチャネルＭＯＳトランジスタＮＱ１と、ノー
ドＮｂと接地ノードとの間に接続されかつそのゲートが
インバータＩＶ１の出力信号を受けるように接続される
ｎチャネルＭＯＳトランジスタＮＱ２と、ノードＮｂ上
の信号を反転してＭＯＳトランジスタＯＱ２のゲートへ
与えるインバータＩＶ２を含む。
【００２３】インバータＩＶ２は、外部電源電位供給ノ
ードＶｃｃ上に与えられる外部電源電位Ｖｃｃ（たとえ
ば３Ｖ）を一方動作電源電位として動作する。このドラ
イブ回路ＯＤｂにおいては、読出信号ＲＯがＬレベルの
とき、ＭＯＳトランジスタＮＱ２はオン状態、ＭＯＳト
ランジスタＮＱ１がオフ状態となり、ノードＮｂがＭＯ
ＳトランジスタＮＱ２を介して接地電位レベルへ放電さ
れる。このノードＮｂの電位レベルの低下に応じてＭＯ
ＳトランジスタＰＱ１がオン状態となり、ノードＮａ
が、外部電源電位Ｖｃｃレベルに充電され、ＭＯＳトラ
ンジスタＰＱ２がオフ状態とされる。これにより、ノー
ドＮｂ上の電位は接地電位レベルに固定され、インバー
タＩＶ２の出力信号が外部電源電位Ｖｃｃレベルとな
る。ＭＯＳトランジスタＯＱ２が、このインバータＩＶ
２からの外部電源電位ＶｃｃレベルのＨレベルの信号に
応答して導通して、ノードＮＤＱを接地電位レベルへ放
電する。
【００２４】半導体記憶装置は、たとえばＣＰＵ（中央
演算処理装置）である外部装置ＥＸとデータの授受を行
なう。外部装置ＥＸは、半導体記憶装置と比べてその構
成要素の微細化は進んでいない（集積度は低い）ため、
この外部装置ＥＸの電源電位は半導体記憶装置と同じと
することができず、たとえば５Ｖの電源電位が外部装置
の電源電位として利用される。半導体記憶装置の電源電
位Ｖｃｃとしては、前の世代（電源電圧が低くされてい
ない世代）の半導体記憶装置との互換性を保つため、３
Ｖの電源電位が利用される。
【００２５】出力ノードＮＤＱを充電するＭＯＳトラン
ジスタＯＱ１は、そのゲートへ与えられる電位Ｖｃｄ
は、外部電源電位Ｖｃｃよりも十分に高くされているた
め、このドレイン（電源電位を受けるノード）とゲート
の電位の差は小さいため、ピンチオフ点とドレイン領域
との間の距離は極めて小さい。
【００２６】一方、出力ノードＮＤＱを放電するＭＯＳ
トランジスタＯＱ２は、そのゲートの電位が３Ｖであ
り、一方そのドレインの電位は５Ｖとされ、ゲート電位
は、ドレイン電位に比べてかなり低い。このような場
合、放電用ＭＯＳトランジスタＯＱ２が劣化するという
問題が生じる。この劣化の機構について以下に説明す
る。
【００２７】図３４は、ｎチャネルＭＯＳトランジスタ
ＯＱ２の概略断面構造を示す図である。図３４におい
て、ＭＯＳトランジスタＯＱ２は、ｐ型半導体基板ＳＵ
Ｂ表面に形成される高濃度ｎ型不純物領域ＩＲＳおよび
ＩＲＤと、これら不純物領域ＩＲＳおよびＩＲＤの間の
基板ＳＵＢの表面上にゲート絶縁膜（図示せず）を介し
て形成されるゲート電極層ＧＬを含む。不純物領域ＩＲ
Ｓはソース領域を構成して、接地ノードＳに接続されて
接地電位ＧＮＤを受ける。不純物領域ＩＲＤは、ドレイ
ン領域を形成し、出力ノードＮＤＱに結合されて、ドレ
イン電位Ｖｄ（たとえば５Ｖ）を受ける。ゲート電極層
ＧＬには、インバータＩＶ２からゲート電位Ｖｇが印加
される。ＭＯＳトランジスタにおいては、チャネル領域
において反転層が消失するピンチオフ現象が生じること
がある。このピンチオフは、Ｖｇ−Ｖｔｈ＝Ｖｄのとき
に生じる。ＶｔｈはＭＯＳトランジスタのしきい値電圧
である。ドレイン電位Ｖｄが増加すると、このピンチオ
フ点（反転層消失点）は、ソースを構成する不純物領域
ＩＲＳ側に移動する。ドレイン電位Ｖｄが、飽和電位
（ピンチオフが生じる電圧であり、Ｖｇ−Ｖｔｈで表わ
される）よりも高くなると、領域Ｌには、反転層が消失
し、空乏層のみが存在する。この領域Ｌに対しては、ド
レイン不純物領域ＩＲＤに印加された電圧Ｖｄが印加さ
れる。したがって、ゲート電位Ｖｇが、ドレイン電位Ｖ
ｄよりも低い場合、すなわち図３３に示すような、ドレ
イン電位Ｖｄが３Ｖであり、ドレイン電位Ｖｄは５Ｖの
ような場合、ピンチオフ現象が生じ、高電界が印加され
る領域Ｌの区間が長くなる。この高電界が印加される区
間Ｌにおいて、ホットキャリアが発生し、ホールがゲー
ト絶縁膜中にトラップされ、ゲート絶縁膜の特性を悪化
させ、絶縁耐性が悪化するという問題が生じる。
【００２８】ここで、ドライブ回路ＯＤｂが、ドライブ
回路ＯＤａのように、その出力信号の電位レベルを、外
部電源電位Ｖｃｃよりも高い電位レベルにする機能は備
えていないのは、出力放電用のＭＯＳトランジスタＯＱ
２は、単に出力ノードＮＤＱを、接地電位レベルへ放電
することが要求されるだけであり、その場合、しきい値
電圧損失の問題は生じないため、回路占有面積および消
費電流の観点から単に、このドライブ回路ＯＤｂは、レ
ベル変換機能のみが与えられている。
【００２９】それゆえ、この発明の目的は、信頼性の高
い半導体記憶装置を提供することである。
【００３０】この発明の他の目的は、低占有面積のテス
ト回路を備える半導体記憶装置を提供することである。
【００３１】この発明のさらに他の目的は、低占有面積
のテスト回路に適した内部回路の構成を提供することで
ある。
【００３２】この発明のさらに他の目的は、低占有面積
のテスト回路を用いて高速かつ正確にテストを行なうこ
とのできる半導体記憶装置を提供することである。
【００３３】この発明の他の目的は、構成要素の信頼性
の高い出力バッファを備えた半導体記憶装置を提供する
ことである。
【００３４】この発明の特定的な目的は、正確にテスト
を行なうことのできる内部タイミング信号を発生する回
路を提供することである。
【００３５】この発明の他の特定的な目的は、列アドレ
ス信号の変化の検出を正確かつ高速に行なうことのでき
るアドレス変化検出回路を備えた半導体記憶装置を提供
することである。
【００３６】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、各々が複数のメモリセルを有する複数のアレ
イグループに分割されるメモリセルアレイと、メモリセ
ルアレイに対応してかつ各アレイグループに共通に設け
られる内部データバスと、これら複数のアレイグループ
各々に対応して配置され、かつ内部データバスに共通に
結合され、選択時対応のアレイグループの選択されたメ
モリセルのデータを内部データバスへ各々が伝達する複
数の読出手段と、テストモード指示信号の活性化に応答
して、これら複数の読出手段をすべて選択状態とする手
段と、内部データバスに結合され、この内部データバス
に複数の読出手段から読出されたデータの論理の一致／
不一致を判別し、該判別結果を示す信号を出力する判別
手段とを備える。
【００３７】請求項２に係る半導体記憶装置は、請求項
１の装置において、内部データバスが、少なくとも１本
のデータ線を含み、複数の読出手段のデータ出力部がこ
のデータ線にワイヤードＯＲ接続され、判別手段は、こ
のデータ線上の電位に従って判別結果を示す信号を出力
する手段を含む。
【００３８】請求項３に係る半導体記憶装置は、請求項
１の装置において、メモリセルアレイが複数個設けら
れ、かつ内部データバスが各メモリセルアレイに対応し
て設けられ、かつさらに複数の読出手段が各メモリセル
アレイに対応して配置され、判別手段は、これら複数の
内部データバス上の信号電位の論理の一致／不一致を検
出する手段を含む。
【００３９】請求項４に係る半導体記憶装置は、複数の
メモリセルを有するメモリセルアレイと、メモリセルア
レイの選択されたメモリセルへ書込まれるべきデータを
伝達するデータ書込線と、外部から与えられる外部書込
データを受けて内部書込データを生成してデータ書込線
へ伝達するデータ書込手段と、第１の電位レベルの電位
を動作電源電位として動作して、このメモリセルアレイ
を駆動するためのアレイ駆動手段を備える。データ書込
手段は、このデータ書込線へ伝達される内部書込データ
の振幅を第１のレベルの電位以下に制限する振幅制御手
段を備える。
【００４０】請求項５に係る半導体記憶装置は、請求項
４の装置が、さらに、外部からの電源電位を受けて第１
のレベルの電位を発生しかつこの第１のレベルと異なる
第２のレベルの電位を発生してそれぞれアレイ駆動手段
およびデータ書込手段へ伝達する内部電位発生回路を備
え、振幅制御手段は、この第２のレベルの電位を第１の
レベル以下に低下させてデータ書込手段の出力段の一方
動作電源電位として供給する電源手段を備える。
【００４１】請求項６に係る半導体記憶装置は、複数の
メモリセルを有するメモリセルアレイと、活性化信号に
応答して、このメモリセルアレイの選択されたメモリセ
ルのデータを増幅して出力する第１の増幅手段と、この
活性化信号の活性化を遅延する遅延手段と、この遅延手
段からの遅延活性化信号の活性化に応答して第１の増幅
手段の出力信号をそれより増幅して内部読出データを生
成する第２の増幅手段を備える。請求項７に係る半導体
記憶装置は、請求項６の装置が、さらに、選択されたメ
モリセルのデータを相補データの形態で第１の増幅手段
へ伝達する内部伝達手段を備え、第１の増幅手段は、こ
の内部伝達手段からの相補データを差動的に増幅するカ
レントミラー型差動増幅回路を備え、第２の増幅手段
は、この活性化信号の非活性化時に出力ノードをプリチ
ャージするプリチャージ素子と、カレントミラー型差動
増幅回路からの相補信号の一方の信号に応答して出力ノ
ードをプリチャージ電位に保持する第１の素子と、この
相補信号の他方信号に応答して出力ノードをプリチャー
ジ電位とは異なる電位レベルヘ駆動する第２の素子と、
この第２の素子と電源ノードとの間に結合され、遅延活
性化信号の活性化に応答して導通する第３の素子を備え
る。
【００４２】請求項８に係る半導体記憶装置は、外部電
源電位供給ノードとデータ出力端子との間に結合され、
内部読出データの第１の論理レベルに応答してこのデー
タ出力端子を外部電源電位レベルへ駆動する第１の出力
トランジスタと、データ出力端子と他方電源ノードとの
間に結合される第２の出力トランジスタと、内部読出デ
ータが第２の論理レベルのとき外部電源電位より高い電
位レベルの信号を生成して第２の出力トランジスタの制
御電極ノードへ印加するドライブ手段を備える。
【００４３】請求項９に係るアドレス変化検出回路は、
アドレス信号ビットを遅延する第１の遅延手段と、この
第１の遅延手段の出力信号をさらに遅延する第２の遅延
手段と、アドレス信号ビットを制御電極ノードに受ける
第１のトランジスタ素子と、この第２の遅延手段の出力
信号を制御電極ノードに受ける第２のトランジスタ素子
と、第１の遅延手段の出力信号を制御電極ノードに受け
る第３のトランジスタ素子と、アドレス信号ビットを制
御電極ノードに受けかつ第１のトランジスタ素子と相補
的に導通する第４のトランジスタ素子を含む。第１およ
び第２のトランジスタ素子は一方電源ノードと出力ノー
ドとの間に直列に結合され、また第３および第４のトラ
ンジスタ素子は他方電源ノードと出力ノードとの間に直
列に結合される。
【００４４】請求項１０に係るアドレス変化検出回路
は、請求項９の回路が、さらに、アドレス信号ビットを
反転する反転手段と、この反転手段の出力信号を遅延す
る第３の遅延手段と、この第３の遅延手段の出力信号を
さらに遅延する第４の遅延手段と、反転手段の出力信号
を制御電極ノードに受ける第５のトランジスタ素子と、
第３の遅延手段の出力信号を制御電極ノードに受ける第
６のトランジスタ素子と、第４の遅延手段の出力信号を
制御電極ノードに受ける第７のトランジスタ素子と、こ
の反転手段の出力信号を制御電極ノードに受ける第８の
トランジスタ素子を備える。第５および第６のトランジ
スタ素子は一方電源ノードと出力ノードとの間に直列に
結合されかつ第７および第８のトランジスタ素子は出力
ノードと他方電源ノードとの間に直列に結合される。第
５および第８のトランジスタ素子は互いに相補的に導通
状態とされる。
【００４５】請求項１１に係るアドレス変化検出回路
は、多ビットアドレス信号の各ビットに対応して設けら
れ、対応のアドレス信号ビットの変化を検出する複数の
アドレスビット変化検出手段と、これら複数のアドレス
ビット変化検出手段の各々に対応して設けられかつ信号
線に共通に互いに並列に結合され、対応のアドレスビッ
ト変化検出手段からの変化検出信号に応答してこの信号
線を第１の電位へドライブする複数のドライブ素子と、
第１の入力論理しきい値を有しかつ第１の電流ドライブ
力を有し、この信号線の電位が第１の入力論理しきい値
を超えて第１の電位に近くなるとこの信号線を第１の電
位へドライブする第１のドライブ回路と、第１の入力論
理しきい値よりも第１の電位に近い第２の入力論理しき
い値を有し信号線上の電位が第２の入力論理しきい値を
超えて第１の電位へ近くなると多ビットアドレス信号の
変化を示すアドレス変化検出信号を活性化する信号発生
手段と、この信号線上の信号を遅延する遅延手段と、第
１の電流ドライブ力よりも大きな電流ドライブ力を有し
この遅延手段の出力信号の第１の電位への変化に応答し
て信号線を第１および第２の入力論理しきい値に関して
第１の電位レベルの電位と反対側に位置する第２の電位
レベルへ駆動する手段とを備える。
【００４６】請求項１２に係るアドレス変化検出回路
は、多ビットアドレス信号の各ビットに対応して設けら
れ、対応のアドレス信号ビットの変化を検出する複数の
アドレスビット変化検出手段と、これら複数のアドレス
ビット変化検出手段の少なくとも１つの変化検出信号の
活性化に応答して多ビットアドレス信号の変化を示すア
ドレス変化検出信号を出力するアドレス変化検出手段を
備える。複数のアドレスビット変化検出手段はこのアド
レス変化検出手段に関して対称的に配置される。
【００４７】請求項１３に係るアドレス変化検出回路
は、この請求項１２の回路が、多ビットアドレス信号の
各ビットに対応して設けられ、対応のアドレス信号ビッ
トを受けて対応のアドレスビット変化検出手段へ内部ア
ドレス信号ビットを伝達する複数のアドレスバッファ回
路をさらに備える。各アドレスバッファ回路から対応の
アドレスビット変化検出手段を介してアドレス変化検出
手段へ至る信号の伝搬経路の長さは、実質的にすべて等
しくなるように複数のアドレスビット変化検出手段は配
置される。
【００４８】請求項１４に係るアドレス変化検出回路
は、請求項１２の回路において、複数のアドレスビット
変化検出手段がアドレス変化検出手段の配置領域を取囲
むように配置される。
【００４９】請求項１５に係る半導体記憶装置は、各々
が複数のメモリセルを有する複数のアレイグループに分
割されるメモリセルアレイと、これら複数のアレイグル
ープ各々に対応して配置され、対応のアレイグループの
選択されたメモリセルとデータの授受を行なうための複
数の内部データバスと、これら複数の内部データバス各
々に対応して設けられ、対応の内部データバス上のデー
タを増幅して内部データバスへ伝達する複数の読出増幅
器と、これら複数の内部データバス各々に対応して設け
られ、活性化時対応の内部データバスを所定電位に設定
する電位設定手段と、多ビットアドレス信号のうち複数
の内部データバスから１つの内部データバスを選択する
ために用いられる第１のアドレス信号ビットの変化を検
出する第１のアドレスビット変化検出手段と、この第１
のアドレスビット変化検出手段からの変化検出信号の活
性化に応答して電位設定手段を活性状態とする第１の制
御手段と、第１のアドレスビット以外のアドレス信号ビ
ットの変化を検出する第２のアドレスビット変化検出手
段と、第１のアドレスビット変化検出手段の出力信号と
第２のアドレスビット変化検出手段の出力信号の少なく
とも一方の活性化に応答して読出増幅器を活性化する第
２の制御手段を備える。
【００５０】請求項１６に係る半導体記憶装置は、請求
項１５の第２の制御手段が、第１および第２のアドレス
ビット変化検出手段の少なくとも一方の出力信号の活性
化に応答して第１のタイミング信号を発生する手段と、
このタイミング信号の非活性化に応答して読出増幅器を
活性化する手段とを含む。
【００５１】請求項１７に係る半導体記憶装置は、複数
のメモリセルを有するメモリセルアレイと、縦続接続さ
れた複数の読出増幅器を含む読出増幅手段と、活性化信
号に応答してこれらの縦続接続された複数の読出増幅器
を順次活性状態とする制御手段とを備える。
【００５２】請求項１８に係る半導体記憶装置は、請求
項１７の半導体記憶装置がさらに、メモリセルアレイか
ら読出されたメモリセルデータを伝達させるデータ線
と、このデータ線を読出増幅手段の初段の読出増幅器へ
選択的に結合する接続手段と、活性化信号に応答して、
この初段の読出増幅器の活性化の後接続手段を導通状態
とする手段を備える。
【００５３】内部データバスへ、複数の読出手段の出力
信号を同時に伝達し、この内部データバス上の電位に従
って読出データの論理の一致／不一致を判別することに
より、排他的論理和をとって論理の一致／不一致を求め
る構成と異なり、単に信号電位に応じて論理の一致／不
一致を判別することができるため、装置構成が簡略化さ
れ、占有面積は低減される。また、内部データバスは通
常動作時においては読出データが伝達されているため、
テストのための専用の配線を設ける必要もなく、配線占
有面積が低減される。
【００５４】データ書込手段の出力信号の振幅を制限す
ることによりアレイ駆動手段の動作電源電位をこの書込
手段の動作電源電位と独立に設定することができ、書込
データがアレイ部に含まれる構成要素に悪影響を及ぼす
ことなくアレイの電源電位を低減することができ、応じ
て消費電力を低減することができる。
【００５５】またメモリセルデータ読出時において第１
の増幅手段が活性化された後に第２の読出手段を増幅す
ることにより、確実に読出データの増幅を行なうことが
できる。
【００５６】また出力回路において、出力ノードを他方
電源電位レベルへ駆動する出力トランジスタの制御電極
ノードへ印加される電位を外部電源電位よりも高い電位
レベルとすることにより、この出力トランジスタのゲー
ト−ドレイン間電位差を小さくすることができ、出力ト
ランジスタにおけるホットキャリアの発生を抑制するこ
とができ、応じてゲート絶縁膜の絶縁耐性の劣化を抑制
することができる。
【００５７】また多ビットアドレス信号の変化を、遅延
手段とトランジスタ素子を用いて検出することにより、
アドレス変化検出時にアドレス変化検出信号を活性状態
とするまでの遅延時間を、このトランジスタ素子におけ
る遅延時間および第２の遅延手段における遅延時間およ
びトランジスタ素子の有する遅延時間の和に設定するこ
とができ、アドレス変化時において高速でアドレス変化
検出信号を活性状態とすることができる。
【００５８】また、信号線にこのアドレス変化検出信号
に応答して信号線をドライブするトランジスタ素子を並
列に設け、この信号線の電位を互いに入力論理値の異な
る内部回路で駆動することにより、アドレス信号のスキ
ュー発生時においても確実に所定の幅を有するアドレス
変化検出信号を高速で生成することができ、ノイズに起
因するヒゲ状のアドレス変化検出信号の発生を確実に抑
制することができる。
【００５９】またアドレスビット変化検出手段をアドレ
ス変化検出手段に対し対称的に配置することにより、こ
れらのアドレスビット変化検出信号のアドレス変化検出
手段へ伝達される信号伝搬遅延をほぼ同じとすることが
でき、アドレス変化検出信号のスキューを低減すること
ができ、速いタイミングでアドレス変化検出信号を確定
状態とすることができる。
【００６０】また別々のアドレス変化検出手段でアドレ
ス変化を検出することにより、アドレスビット変化検出
手段の負荷が軽減され、高速かつ安定にアドレス信号の
変化を検出することができる。
【００６１】このアドレス信号の変化検出に従って内部
のデータの読出タイミングが決定されるため、アクセス
時間を低減することができ、高速読出が可能となる。ま
た、テスト動作時においては、確実に同じタイミングで
内部データバスへテストデータが伝達されるため、正確
なテストを行なうことが可能となる。
【００６２】また、複数の縦続接続された読出増幅器を
それぞれ所定の順序で活性化することにより、読出増幅
器はそれぞれ内部状態が予め設定されている動作点に達
したとき活性状態とされるため各読出増幅器を所定の動
作特性をもって動作状態とすることができ安定な増幅動
作が実現される。
【００６３】
【発明の実施の形態】
［実施の形態１］図１は、この発明の実施の形態１に従
う半導体記憶装置の全体の構成を概略的に示す図であ
る。図１において、半導体チップ１上に、各々が複数の
メモリセルを有しかつ複数の列グループに分割されるメ
モリセルアレイ２ａ〜２ｄが形成される。これらメモリ
セルアレイ２ａ〜２ｄの内部構成については後に詳細に
説明するが、テスト動作時において、メモリセルアレイ
２ａ〜２ｄそれぞれにおいて、４ビットのメモリセルが
選択される（各列グループにおいて１ビットのメモリセ
ルが選択される）。通常動作時は１つのアレイのみが活
性化される。
【００６４】メモリセルアレイ２ａ〜２ｄそれぞれの列
グループに対応して、読出データを増幅しかつ内部書込
データを増幅して選択メモリセルへ伝達するプリアンプ
／書込バッファ７と、このプリアンプ／書込バッファ７
からの読出データを増幅するリードドライバ８が設けら
れる。メモリセルアレイ２ａ〜２ｄそれぞれに対応し
て、読出データおよびテストデータを伝達するための内
部読出データバスＲＤＡ０〜ＲＤＡ３が配置される。本
実施の形態においては、この内部読出データバスＲＤＡ
０〜ＲＤＡ３は、従来の半導体記憶装置の構成とは異な
り、内部読出データおよびテストデータ両者を伝達する
ため、これらを符号ＲＤＡ０〜ＲＤＡ３で示す。内部読
出データバスＲＤＡ０〜ＲＤＡ３は、後に説明するが、
互いに相補な読出データ信号を伝達する相補読出データ
線対を含む。これらの内部読出データバスＲＤＡ０〜Ｒ
ＤＡ３それぞれに対応して、対応のメモリセルアレイ２
ａ〜２ｄに対して設けられたドライバ８がワイヤードＯ
Ｒ接続される。
【００６５】これらの内部読出データバスＲＤＡ０〜Ｒ
ＤＡ３に対し、これらの内部読出データバスＲＤＡ０〜
ＲＤＡ３上の信号電位の論理の一致／不一致を判別し、
これによりテスト動作時において同時に選択された複数
のメモリセル（１６ビットのメモリセル）に不良メモリ
セルが存在するか否かを識別するテストモード回路１０
が設けられる。内部読出データバスＲＤＡ０〜ＲＤＡ３
を、テストデータ伝達線として利用することにより、テ
ストモード回路１０のみで、すべての同時に選択された
複数ビットのメモリセルの良／不良を判別することがで
きる。したがって、メモリセルアレイ２ａ〜２ｄそれぞ
れに対して第１のテストモード回路９を設ける必要がな
く、装置占有面積が低減される。また、この第１のテス
トモード回路９からテストモード回路１０へテスト結果
を伝達する信号配線が不要となり、配線占有面積が低減
される。
【００６６】出力バッファ１３と、内部読出データバス
ＲＤＡ０〜ＲＤＡ３の間に、ドライバ１１が設けられ
る。このドライバ１１は、またテストモード回路１０の
出力信号も受ける。ドライバ１１は、通常動作モード時
においては、与えられたアドレス信号（図示せず）に従
って読出データバスＲＤＡ０〜ＲＤＡ３のうちの１つの
読出データバスを選択し、該選択された読出データバス
上の信号を出力データバスＲＤを介して出力バッファ１
３へ伝達する。テスト動作モード時においては、ドライ
バ１１は、テストモード回路１０の出力信号を選択して
出力データバスＲＤ上に伝達する。
【００６７】入力バッファ１２は、入力バスＷＤＢを介
してプリアンプ／書込バッファ７に含まれる書込バッフ
ァに結合される。この書込バッファは、ドライバ１１に
与えられる同様のアドレス信号（アレイ選択用のアドレ
ス信号）および列グループ選択アドレス信号に従って、
選択されたアレイの選択列グループに対応する書込バッ
ファのみが活性状態とされる。
【００６８】この半導体チップ１上には、さらに、外部
から与えられるアドレス信号を受けて内部アドレス信号
を生成するアドレスバッファ３と、このアドレスバッフ
ァ３からの内部アドレス信号（内部コラムアドレス信
号）の変化を検出し、アドレス変化検出を示すアドレス
変化検出信号ＡＴＤを発生するＡＴＤ発生回路４と、Ａ
ＴＤ発生回路４からのアドレス変化検出信号ＡＴＤに応
答してプリアンプ／書込バッファ７に含まれるプリアン
プを活性化するためのプリアンプイネーブル信号ＰＡＥ
を発生するＰＡＥ発生回路５と、ＡＴＤ発生回路４から
のアドレス変化検出信号に応答して、メモリセルアレイ
２ａ〜２ｄとプリアンプ／書込バッファ７との間に設け
られるＩＯ線（より正確にはグローバルＩＯ線）の電位
をイコライズするためのイコライズ信号ＩＯＥＱを発生
するＩＯＥＱ発生回路６が設けられる。ＩＯバスＩＯ
は、後にその構成は説明するが、相補データ信号を伝達
する相補信号線を備え、電位設定信号としてのイコライ
ズ信号ＩＯＥＱに応答して、この相補信号線の電位が等
化される。
【００６９】半導体チップ１上には、さらに、外部から
与えられる電源電位Ｖｃｃをレベル変換して、アレイ用
の電源電位Ｖｃｃｓおよび周辺回路用電源電位Ｖｃｃｐ
を生成する降圧回路２９が設けられる。アレイ用電源電
位Ｖｃｃｓは、メモリセルが配設されるアレイ部におい
て、使用される電源電位を示し、アレイの駆動手段とし
てのセンスアンプに対する一方動作電源電位およびアレ
イ内のｐチャネルＭＯＳトランジスタの基板バイアス電
位として利用される。周辺回路用電源電位Ｖｃｃｐは、
このメモリセルアレイを活性化する周辺回路、すなわち
ロウおよびコラムデコーダ、プリアンプ／書込バッファ
７、ドライバ８、テストモード回路１０、ドライバ１１
において利用される。出力バッファ１３においては、後
に説明するように、外部電源電位Ｖｃｃが一方動作電源
電位として利用される。次に各部分の構成について説明
する。
【００７０】［アレイ部の構成］図２は、この発明の実
施の形態１に従う半導体記憶装置のメモリセルアレイ部
分の構成を概略的に示す図である。図２においては、１
つのメモリセルアレイの部分の構成が代表的に示され
る。図２において、メモリセルアレイ２は、行および列
のマトリクス状に配列されるメモリセル１９を有し、か
つこのメモリセルの列延在方向に沿って複数の行グルー
プＲＧに分割されかつメモリセルの行延在方向に沿って
複数の列グループＣＧに分割される。図２においては、
メモリセルアレイ２は、４つの行グループＲＧ０〜ＲＧ
３および４つの列グループＣＧ０〜ＣＧ３に分割される
状態が一例として示される。行グループＲＧ０〜ＲＧ３
のそれぞれにおいて、メモリセル１９の各行に対応して
ワード線ＷＬが配設され、かつメモリセルの各列に対応
してビット線対ＢＬ，／ＢＬが配設される。ワード線Ｗ
Ｌに１行のメモリセルが接続され、かつビット線ＢＬ，
／ＢＬの各対に１列のメモリセルが接続される。図２に
おいては、行グループＲＧ０〜ＲＧ３それぞれにおける
列グループＣＧ０〜ＣＧ３の各々においてワード線ＷＬ
とビット線ＢＬの交差部に対応して配置されるメモリセ
ル１９が一例として示される。
【００７１】行グループＲＧ０〜ＲＧ３それぞれに対応
して、アドレスバッファから与えられる行アドレス信号
をデコードし、対応の行グループにおいてワード線を選
択状態へ駆動する行デコーダ１５が配置され、列グルー
プＣＧ０〜ＣＧ３それぞれに対応して、図示しない列ア
ドレス信号をデコードして、列選択信号を出力する列デ
コーダ１４が配置される。列デコーダ１４からの列選択
信号は、後に説明する列選択線ＣＳＬ上に伝達される。
後に説明するが、列デコーダ１４からの列選択信号を伝
達する列選択線は、対応の列グループＣＧ０〜ＣＧ３に
おいてすべての行グループＲＧ０〜ＲＧ３にわたって配
設される。すなわち、列選択線は、複数の行グループＲ
Ｇ０〜ＲＧ３にわたって列延在方向に沿って配設され、
また一方ワード線ＷＬは複数の列ブロックＣＧ０〜ＣＧ
３にわたって行延在方向に沿って配設される。
【００７２】行ブロックＲＧ０およびＲＧ１の間に、セ
ンスアンプ（ＳＡ）１７が各ビット線対ＢＬ，／ＢＬに
対応して配置され、また行グループＲＧ２およびＲＧ３
の間にセンスアンプ（ＳＡ）１７が各ビット線対に対応
して配置される。このセンスアンプ１７の配置は、「シ
ェアードセンスアンプ配置」として知られている。この
センスアンプは、ビット線対の両側に、１対のビット線
おきにセンスアンプＳＡが配置される「交互配置型シェ
アードセンスアンプ」配置に従ってセンスアンプ１７が
配置されてもよい。センスアンプ１７の列に沿って、各
列グループＣＧ０〜ＣＧ３それぞれに対し、サブＩＯ線
ＳＩＯ，／ＳＩＯが配置される。このサブＩＯ線ＳＩ
Ｏ，／ＳＩＯは、センスアンプ１７を共有する列グルー
プに共通に設けられ、対応の列グループにおいてのみ行
延在方向に沿って配設される。
【００７３】列グループＣＧ０〜ＣＧ３それぞれに対
し、グローバルＩＯ線ＧＩＯ，／ＧＩＯが配設される。
グローバルＩＯ線ＧＩＯ，／ＧＩＯとサブＩＯ線ＳＩ
Ｏ，／ＳＩＯの交差部に対応して、行グループ選択スイ
ッチ１８が配置される。この行グループ選択スイッチ１
８の構成については後に詳細に説明するが、図示しない
行グループ選択信号に従って、列グループＣＧ０〜ＣＧ
３それぞれにおいて、１つの行グループ選択スイッチ１
８が導通状態とされ、グローバルＩＯ線ＧＩＯ，／ＧＩ
Ｏと選択されたサブＩＯ線ＳＩＯ，／ＳＩＯが電気的に
接続される。これにより、列グループＣＧ０〜ＣＧ３そ
れぞれにおいて、１ビットのメモリセルが選択される。
選択されたメモリセルがグローバルＩＯ線ＧＩＯ，／Ｇ
ＩＯと結合されて、両者の間でデータの授受が行なわれ
る。
【００７４】列グループＣＧ０〜ＣＧ３から１つの列グ
ループを選択するために、グループデコーダ１３１が、
列グループＣＧ０〜ＣＧ３それぞれに対して設けられ
る。列グループデコーダ１３１は、２ビットのグループ
選択信号を受けるＮＡＮＤ回路ＮＡ１と、このＮＡＮＤ
回路ＮＡ１の出力信号とテストモード指示信号／ＭＢＴ
を受けるＮＡＮＤ回路ＮＡ２を含む。列グループ選択信
号として、列アドレス信号ビットＣＡ〈９〉およびＣＡ
〈１０〉が用いられる。列グループＣＧ０は、列アドレ
ス信号ビットＣＡ〈９〉およびＣＡ〈１０〉がともにＨ
レベルのときに選択される。列グループＣＧ１は、列ア
ドレス信号ビットＣＡ〈１０〉および／ＣＡ〈９〉がと
もにＨレベルのときに選択される。列グループＣＧ２
は、列アドレス信号ビット／ＣＡ〈１０〉およびＣＡ
〈９〉がともにＨレベルのときに選択される。列グルー
プＣＧ３は、列アドレス信号ビット／ＣＡ〈１０〉およ
び／ＣＡ〈９〉がともにＨレベルのときに選択される。
列アドレス信号ビットＣＡ〈９〉および／ＣＡ〈９〉は
互いに相補な列アドレス信号ビットである。列アドレス
信号ビットＣＡ〈１０〉および／ＣＡ〈１０〉は、互い
に相補な列アドレス信号ビットである。メモリセルアレ
イ２は、列アドレス信号ビットＣＡ〈１１〉およびＣＡ
〈１２〉の組合せにより選択される。選択メモリセルア
レイにおいて列選択動作が行なわれる。
【００７５】グローバルＩＯ線ＧＩＯ，／ＧＩＯを選択
的に活性状態とするために、各列グループＣＧ０〜ＣＧ
３のグローバルＩＯ線ＧＩＯ，／ＧＩＯに対し、対応の
列グループデコーダ１３１の出力信号と電位設定信号で
あるイコライズ指示信号／ＩＯＥＱを受けるＮＡＮＤ回
路１３５と、ＮＡＮＤ回路１３５の出力信号のＨレベル
に応答して導通して対応のグローバルＩＯ線ＧＩＯ，／
ＧＩＯを電気的に短絡するｎチャネルＭＯＳトランジス
タで構成されるイコライズトランジスタ１４０が設けら
れる。
【００７６】列グループデコーダ１３１は、選択時（対
応の列アドレス信号ビットがともにＨレベルのとき）、
Ｌレベルの信号を出力する。電位設定信号であるイコラ
イズ信号／ＩＯＥＱは、後にその発生態様は詳細に説明
するが、コラムアドレス信号ＣＡの変化に応答して所定
期間Ｌレベルの活性状態とされる。このイコライズ信号
／ＩＯＥＱの活性化（Ｌレベル）に応答して、ＮＡＮＤ
回路１３５の出力信号がＨレベルとなり、イコライズト
ランジスタ１４０が導通状態とされ、グローバルＩＯ線
ＧＩＯ，／ＧＩＯの電位レベルが互いに等しくされる。
選択された列グループデコーダ１３１の出力信号はＨレ
ベルであり、このイコライズ信号／ＩＯＥＱがＨレベル
とされると、選択された列グループＣＧｉ（ｉ＝０〜
３）のイコライズトランジスタ１４０が非導通状態とさ
れる。非選択列グループに対する列グループデコーダ１
３１の出力信号はＬレベルであり、ＮＡＮＤ回路１３５
の出力信号が応じてＨレベルとされ、非選択列グループ
に設けられたイコライズトランジスタ１４０は導通状態
を維持し、非選択列グループのグローバルＩＯ線ＧＩ
Ｏ，／ＧＩＯは同じ電位レベルを維持する。これにより
選択された列グループＣＧｉに設けられたグローバルＩ
Ｏ線ＧＩＯ，／ＧＩＯのみが書込または読出データに従
ってその電位レベルが変化し、選択されたメモリセルに
対するデータの書込／読出が行なわれる。
【００７７】マルチビットテストモード時においては、
テストモード指示信号／ＭＢＴがＬレベルとされ、ＮＡ
ＮＤ回路ＮＡ２の出力信号がＨレベルとされ、すべての
メモリアレイ２ａ−２ｄにおいて列グループＣＧ０〜Ｃ
Ｇ３それぞれの列グループデコーダ１３１の出力信号が
Ｈレベルとされる。これにより列グループＣＧ０〜ＣＧ
３がすべて選択状態とされ、イコライズトランジスタ１
４０は、すべてイコライズ／ＩＯＥＱがＨレベルのとき
に非導通状態とされる。これにより、列グループＣＧ０
〜ＣＧ３それぞれに設けられたグローバルＩＯ線ＧＩ
Ｏ，／ＧＩＯに対し、並列にデータの書込／読出が実行
される。
【００７８】列グループデコーダ１３１、ＮＡＮＤ回路
１３５、列デコーダ１４および行デコーダ１５へは、周
辺回路用の電源電位Ｖｃｃｐが印加される。アレイ用電
源電位Ｖｃｃｓは、アレイ部におけるセンスアンプＳＡ
に含まれるｐチャネルＭＯＳトランジスタに対する一方
動作電源電位として供給されかつメモリセルアレイ内に
設けられたｐチャネルＭＯＳトランジスタの基板領域へ
バイアス電位として印加される。
【００７９】上述のように、列グループデコーダ１３１
と、テストモード指示信号／ＭＢＴとにより、テスト動
作モード時においては、すべてのメモリアレイ２ａ−２
ｄにおいて列グループＣＧ０〜ＣＧ３をすべて選択状態
とし、通常動作モード時においては、１つのメモリアレ
イにおいて列グループＣＧ０〜ＣＧ３のうちの１つの列
グループを選択することができる。
【００８０】図３は、図２に示すセンスアンプ部分の構
成を示す図である。図３においては、１つのセンスアン
プおよびそれに関連する部分の構成が代表的に示され
る。アレイ駆動手段としてのセンスアンプ１７は、セン
スノードＮＡａに結合される一方導通ノードと、センス
ノードＳＮｂに結合されるゲートを有するｐチャネルＭ
ＯＳトランジスタＰＱａと、センスノードＳＮｂに結合
される一方導通ノードとセンスノードＳＮａに結合され
るゲートを有するｐチャネルＭＯＳトランジスタＰＱｂ
と、センスノードＳＮａに接続される一方導通ノード
と、センスノードＳＮｂに結合されるゲート電極を有す
るｎチャネルＭＯＳトランジスタＮＱａと、センスノー
ドＳＮｂに結合される一方導通ノードと、センスノード
ＳＮａに結合されるゲートを有するｎチャネルＭＯＳト
ランジスタＮＱｂを含む。
【００８１】このセンスアンプ１７に対し、センス活性
化回路３５からのセンスアンプ活性化信号φＳＰに応答
して導通し、ｐチャネルＭＯＳトランジスタＰＱａおよ
びＰＱｂの他方導通ノードへ、アレイ用電源電位Ｖｃｃ
ｓを供給するｐチャネルＭＯＳトランジスタＰＱｃと、
センス活性化回路３５からのセンスアンプ活性化信号φ
ＳＮに応答して導通し、接地電位ＧＮＤをｎチャネルＭ
ＯＳトランジスタＮＱａおよびＮＱｂの他方導通ノード
へ伝達するｎチャネルＭＯＳトランジスタＮＱｃとが設
けられる。ｐチャネルＭＯＳトランジスタＰＱａ、ＰＱ
ｂおよびＰＱｃの基板領域（ウェル領域または半導体層
であり、基板として作用する領域）には、アレイ用電源
電位Ｖｃｃｓが供給される。センス活性化回路３５は、
周辺回路用電源電位Ｖｃｃｐを一方動作電源電位として
動作する。
【００８２】センスノードＳＮａおよびＳＮｂは、一方
の行ブロックのビット線ＢＬＬおよび／ＢＬＬにビット
線分離トランジスタ３０ａおよび３０ｂを介してそれぞ
れ接続され、かつ他方行ブロックのビット線ＢＬＲおよ
び／ＢＬＲにビット線分離トランジスタ３２ａおよび３
２ｂを介してそれぞれ接続される。ビット線分離トラン
ジスタ３０ａおよび３０ｂには、ビット線分離制御信号
ＢＬＩＬが与えられ、ビット線分離トランジスタ３２ａ
および３２ｂのゲートには、ビット線分離制御信号ＢＬ
ＩＲが与えられる。
【００８３】スタンバイサイクル時および行ブロックに
選択メモリセルが含まれていない場合には、ビット線分
離信号ＢＬＩＬおよびＢＬＩＲは、Ｈレベルに維持さ
れ、センスノードＳＮａおよびＳＮｂは、ビット線ＢＬ
Ｌ，ＢＬＲおよび／ＢＬＬ，／ＢＬＲに接続される。
【００８４】ビット線対ＢＬＬ，／ＢＬＬおよびビット
線対ＢＬＲ，／ＢＬＲの一方に選択メモリセルが接続さ
れる場合、この選択メモリセルが接続されるビット線対
に対するビット線分離信号のみがＨレベルとされ、他方
のビット線対に対するビット線分離信号はＬレベルとさ
れる。たとえば、ビット線対ＢＬＬ，／ＢＬＬに選択メ
モリセルが接続される場合、ビット線分離信号ＢＬＩＬ
はＨレベルに維持され（通常、アレイ電源電位Ｖｃｃｓ
よりも高い電位レベル）、一方、ビット線分離信号ＢＬ
ＩＲはＬレベルとされる。これにより、センスノードＳ
ＮａおよびＳＮｂは、ビット線ＢＬＬおよび／ＢＬＬに
のみ接続され、センスノードＳＮａおよびＳＮｂの寄生
容量が低減される。ビット線分離信号ＢＬＩＬを、アレ
イ用電源電位Ｖｃｃｓよりも高い電位レベルに設定する
のは、センスノードＳＮａおよびＳＮｂに現れる電源電
位Ｖｃｃｓをビット線分離トランジスタ３０ａおよび３
０ｂのしきい値電圧の損失を伴うことなくビット線ＢＬ
Ｌまたは／ＢＬＬへ伝達するためである。
【００８５】このセンスノードＳＮａおよびＳＮｂとサ
ブＩＯ線ＳＩＯ，／ＳＩＯの間に、図２に示す列デコー
ダ１４から伝達される列選択信号ＣＳＬに応答して導通
しセンスノードＳＮａおよびＳＮｂを、サブＩＯ線ＳＩ
Ｏ，／ＳＩＯへ接続するＩＯゲートトランジスタ３４ａ
および３４ｂが設けられる。列選択信号ＣＳＬが伝達す
る列選択信号線は、ビット線ＢＬ，／ＢＬと並行に、１
つの列グループにおいて、すべての行グループにわたっ
て延在する。
【００８６】選択された列グループに対応して設けられ
た列デコーダ１４は活性化されて、与えられた列アドレ
ス信号をデコードし、対応の列グループにおいて１つの
列選択信号ＣＳＬを活性状態とする。これにより、選択
列グループＣＧ０〜ＣＧ３において、１ビットのメモリ
セルが選択され、この選択メモリセルが接続されるビッ
ト線が対応のサブＩＯ線ＳＩＯ，／ＳＩＯと結合され
る。
【００８７】図４は、図２に示す行グループ選択スイッ
チ１８の構成を示す図である。図４において、行グルー
プ選択スイッチ１８は、行グループ選択信号ＳＯＰに応
答して導通し、サブＩＯ線ＳＩＯ，／ＳＩＯをそれぞれ
グローバルＩＯ線ＧＩＯおよび／ＧＩＯへ結合するｐチ
ャネルＭＯＳトランジスタ３９および４０と、行グルー
プ選択信号ＳＯＮに応答してサブＩＯ線ＳＩＯ，／ＳＩ
ＯをグローバルＩＯ線ＧＩＯおよび／ＧＩＯへ結合する
ｎチャネルＭＯＳトランジスタ３７および３８を含む。
ｐチャネルＭＯＳトランジスタ３９および４０の基板領
域へはアレイ用電源電位Ｖｃｃｓが与えられる。
【００８８】行グループ選択信号ＳＯＰおよびＳＯＮ
は、行グループ選択回路３６から出力される。この行グ
ループ選択回路３６は、周辺用電源電位Ｖｃｃｐを一方
動作電源電位として動作し、行グループ選択信号ＲＡに
従って、行グループ選択信号ＳＯＰおよびＳＯＮを活性
状態のＬレベルおよびＨレベルへ駆動する。この行グル
ープ選択信号ＲＡは、センスアンプ１７を共有する２つ
の行グループそれぞれに対する行グループ選択信号のＯ
Ｒ演算により生成される。
【００８９】グローバルＩＯ線ＧＩＯおよび／ＧＩＯは
プリアンプ／書込バッファ７に結合される。
【００９０】［書込バッファの構成］図４に示すよう
に、プリアンプ／書込バッファ７に含まれる書込バッフ
ァは、周辺回路用電源電位Ｖｃｃｐを一方動作電源電位
として動作する。したがって、データ書込時において
は、グローバルＩＯ線ＧＩＯおよび／ＧＩＯの一方へは
周辺回路用電源電位Ｖｃｃｐレベルの信号が伝達され
る。この場合、ＭＯＳトランジスタ３９および４０は、
その基板領域がアレイ用電源電位Ｖｃｃｓを受けている
ため、電源電位Ｖｃｃｐがアレイ用電源電位Ｖｃｃｓよ
りも高い場合には、先に説明したように、ＭＯＳトラン
ジスタ３９および４０の一方不純物領域と基板領域との
間が順方向にバイアスされ、基板電流が流れる。このよ
うな周辺回路用電源電位Ｖｃｃｐがアレイ用電源電位Ｖ
ｃｃｓよりも高い場合においても、ｐチャネルＭＯＳト
ランジスタ３９および４０が正常に動作するための書込
バッファの構成について以下に説明する。
【００９１】［書込バッファ１］図５は、この発明の実
施の形態１に従う書込バッファの具体的構成を示す図で
ある。図５において、書込バッファは、入力バッファ
（図１参照）から内部入力バス上に与えられる内部書込
データＷＤを反転するインバータ６６と、インバータ６
６の出力信号とライトバッファイネーブル信号／ＷＢＥ
とインバータ６６の出力信号を受けるＮＯＲ回路６９
と、内部書込データＷＤとライトバッファイネーブル信
号／ＷＢＥを受けるＮＯＲ回路７０と、ＮＯＲ回路６９
の出力信号を反転するインバータ６７と、ＮＯＲ回路７
０の出力信号を反転するインバータ６８とを含む。ライ
トバッファイネーブル信号／ＷＢＥは、後に説明する
が、選択されたメモリアレイにおいて選択された列グル
ープに対応して設けられる書込バッファのみを活性状態
とする。したがって、選択された列グループに対する書
込バッファのみが、内部書込データに従って相補データ
を生成する。
【００９２】書込バッファは、さらに、周辺回路用電源
電位Ｖｃｃｐ供給ノード６０と、内部電源ノードＮＶと
の間に接続されかつそのゲートが内部電源ノードＮＶに
接続されるｐチャネルＭＯＳトランジスタ６１と、グロ
ーバルＩＯ線／ＧＩＯと内部電源ノードＮＶとの間に接
続されかつそのゲートがインバータ６８の出力信号を受
けるように結合されるｐチャネルＭＯＳトランジスタ６
２と、内部電源ノードＮＶとグローバルＩＯ線ＧＩＯと
の間に接続されかつそのゲートがインバータ６７の出力
信号を受けるように結合されるｐチャネルＭＯＳトラン
ジスタ６３と、グローバルＩＯ線／ＧＩＯと接地電位供
給ノード（他方電源ノード）との間に接続されかつその
ゲートがＮＯＲ回路６９の出力信号を受けるように結合
されるｎチャネルＭＯＳトランジスタ６４と、グローバ
ルＩＯ線ＧＩＯと接地電位ノードとのに接続されかつそ
のゲートがＮＯＲ回路７０の出力信号を受けるように結
合されるｎチャネルＭＯＳトランジスタ６５を含む。イ
ンバータ６６、６７および６８ならびにＮＯＲ回路６９
および７０は、周辺回路用電源電位Ｖｃｃｐを一方動作
電源電位として動作する。Ｖｃｃｐ供給ノード６０と内
部電源ノードＮＶとの間に接続されたｐチャネルＭＯＳ
トランジスタはソースフォロアモードで動作する。すな
わち、このｐチャネルＭＯＳトランジスタ６１は、その
ゲートとソースとの電位差を自身のしきい値電圧Ｖｔｈ
ｐの絶対値に保持する。このｐチャネルＭＯＳトランジ
スタ６１のソースフォロアモード動作は、ＭＯＳトラン
ジスタ６２〜６５の電流供給力よりも、ＭＯＳトランジ
スタ６１の電流供給力を十分大きくすることにより実現
される（ＭＯＳトランジスタ６１に微小電流が流れるよ
うに構成すればよいためである）。したがって、内部電
源ノードＮＶ上には、Ｖｃｃｐ−｜Ｖｔｈｐ｜の電位が
伝達される。書込バッファの非活性時、すなわちライト
バッファイネーブル信号／ＷＢＥがＨレベルのとき、Ｎ
ＯＲ回路６９および７０は、ともにＬレベルの信号を出
力し、応じてインバータ６７および６８がＨレベルの信
号を出力する。この状態においては、ＭＯＳトランジス
タ６２〜６５は、すべてオフ状態であり、書込バッファ
は出力ハイインピーダンス状態に保持される。
【００９３】ライトバッファイネーブル信号／ＷＢＥが
活性状態のＬレベルとされると、ＮＯＲ回路６９および
７０がインバータとして機能し、内部入力バス上に現れ
た内部書込データＷＤに従って、互いに相補な信号を出
力する。いま、ＮＯＲ回路６９が、Ｈレベルの信号を出
力し、ＮＯＲ回路７０がＬレベルの信号を出力する場合
を想定する。この状態においては、インバータ６７がＬ
レベルの信号を出力し、インバータ６８がＨレベルの信
号を出力する。ＭＯＳトランジスタ６３および６４がオ
ン状態とされ、ＭＯＳトランジスタ６２および６５がオ
フ状態とされる。したがって、グローバルＩＯ線ＧＩＯ
がＭＯＳトランジスタ６３を介して内部電源ノードＮＶ
上の電位Ｖｃｃｐ−｜Ｖｔｈｐ｜のレベルにまで充電さ
れ、一方グローバルＩＯ線／ＧＩＯは接地電位レベルへ
ＭＯＳトランジスタ６３を介して放電される。グローバ
ルＩＯ線ＧＩＯ上の電位は、周辺回路電源電位Ｖｃｃｐ
よりも低い電位レベルである。したがって、図３および
図４に示すようなｐチャネルＭＯＳトランジスタへ、こ
の書込バッファからＨレベルの信号が伝達されても、Ｖ
ｃｃｐ−｜Ｖｔｈｐ｜≦Ｖｃｃｓの関係を満たせば、こ
れらのｐチャネルＭＯＳトランジスタにおいて不純物領
域と基板領域との間の接合が順方向にバイアスされるの
を防止することができる。したがって、このｐチャネル
ＭＯＳトランジスタ６１を、書込バッファの出力信号振
幅制限手段として利用することにより、アレイ用電源電
位Ｖｃｃｓよりも周辺回路用電源電位Ｖｃｃｐが高い場
合においても、メモリセルアレイ部においてｐチャネル
ＭＯＳトランジスタの接合の順方向バイアスの発生を防
止することができる。したがって、周辺回路を高い電源
電位Ｖｃｃｐで高速動作させかつメモリセルアレイ部を
低い電源電位Ｖｃｃｓで動作させて消費電力を低減する
ことができる。これにより、何ら誤動作を生じさせるこ
となくメモリセルアレイ部の消費電力を低減することが
でき、低消費電力で動作する信頼性の高い半導体記憶装
置を実現することができる。
【００９４】図６は、ライトバッファイネーブル信号／
ＷＢＥを発生する部分の構成を示す図である。図６にお
いては、１つの列ブロックに対する構成のみが代表的に
示される。
【００９５】図６において、ライトバッファイネーブル
信号発生系は、アドレス信号ビットＣＡ〈１１〉および
ＣＡ〈１２〉に従って、４つのメモリセルアレイ２ａ〜
２ｄのうちの１つのメモリセルアレイを指定するアレイ
デコーダ７０と、アレイデコーダ７０からのアレイ選択
信号に応答して活性化され、列グループアドレス信号ビ
ットＣＡ〈９〉およびＣＡ〈１０〉に従って、選択され
たメモリセルアレイにおいて１つの列グループを選択す
る列グループデコーダ７２と、列グループデコーダ７２
の出力信号と書込指示信号ＷＩとに従ってライトバッフ
ァイネーブル信号／ＷＢＥを生成するバッファ駆動回路
７４を含む。アレイデコーダ７０は、アドレス信号ビッ
トＣＡ〈１１〉およびＣＡ〈１２〉を受けるＮＡＮＤ回
路７０ａを含む。２ビットのアドレス信号ＣＡ〈１１〉
およびＣＡ〈１２〉により、４つのメモリセルアレイ２
ａ〜２ｄのうち１つのメモリアレイが選択状態とされ
る。このアレイデコーダ７０は、選択されたメモリセル
アレイに対し、Ｌレベルのアレイ選択信号を出力する。
列グループデコーダ７２は、列アドレス信号ビットＣＡ
〈９〉およびＣＡ〈１０〉を受けるＮＡＮＤ回路７２ａ
と、ＮＡＮＤ回路７２ａの出力信号とアレイ選択信号を
受けるＮＯＲ回路７２ｂと、ＮＯＲ回路７２ｂの出力信
号とテストモード指示信号ＭＢＴを受けるＯＲ回路７２
ｃを含む。ＮＡＮＤ回路７２ａにより、４つの列ブロッ
クＣＧ０〜ＣＧ３のうち、列アドレス信号ビットＣＡ
〈９〉およびＣＡ〈１０〉に従って１つの列グループが
選択される。ＮＯＲ回路７２ｂにより、選択されたメモ
リセルアレイにおいて、選択された列グループに対して
Ｈレベルの選択信号が出力される。ＯＲ回路７２ｃは、
テストモード指示信号ＭＢＴが活性状態のＨレベルのと
き、列グループを選択状態とする。したがって、すべて
のメモリセルアレイにおいてすべての列グループが同時
に選択状態とされる。
【００９６】ライトバッファ駆動回路７４は、列グルー
プデコーダ７２の出力信号と書込指示信号ＷＩを受ける
ＮＡＮＤ回路７４ａを含む。ＮＡＮＤ回路７４ａは、選
択されたメモリセルアレイの選択された列グループに対
し、書込指示信号ＷＩの活性化（Ｈレベル）に従って、
ライトバッファイネーブル信号／ＷＢＥを活性状態のＬ
レベルにする。これにより、通常動作モード時において
は、４つのメモリセルアレイのうち１つのメモリセルア
レイが選択されかつ選択されたメモリセルアレイにおい
て１つの列グループに対して設けられた書込バッファの
みが活性状態とされ、対応の列グループの選択されたメ
モリセルに対するデータの書込が行なわれる。
【００９７】［変更例１］図７は、この発明に従う書込
バッファの変更例１の構成を示す図である。図７におい
ては、周辺回路用電源電位Ｖｃｃｐ供給ノード６０と内
部電源ノードＮＶとの間に、ソースフォロアモードで動
作するｎチャネルＭＯＳトランジスタ７３が設けられ
る。ｎチャネルＭＯＳトランジスタ７３は、そのゲート
およびドレインはＶｃｃｐ供給ノード６０に接続され、
そのソースが内部電源ノードＮＶに接続される。この図
７に示す構成においては、内部電源ノードＮＶの電位
は、Ｖｃｃｐ−Ｖｔｈｎとなる。ここで、Ｖｔｈｎは、
ＭＯＳトランジスタ７３のしきい値電圧を示す。したが
って、図７に示す構成においても、内部電源ノードＮＶ
の電位は周辺回路用電源電位Ｖｃｃｐよりも低く、応じ
てグローバルＩＯ線ＧＩＯおよび／ＧＩＯへ伝達される
書込データのＨレベルは、Ｖｃｃｐ−Ｖｔｈｎレベルと
なり、メモリセルアレイ部におけるｐチャネルＭＯＳト
ランジスタ（図４のＭＯＳトランジスタ３９および４０
ならびにセンスアンプ１７に含まれるｐチャネルＭＯＳ
トランジスタＰＱａ，ＰＱｂ）の不純物領域と基板との
間の接合の順バイアスが防止される。
【００９８】［変更例２］図８（Ａ）は、この発明に従
う書込バッファの変更例２の構成を示す図である。図８
（Ａ）においては、ｐチャネルＭＯＳトランジスタ６２
とＶｃｃｐ供給ノード６０との間に、ソースフォロアモ
ードで動作するｐチャネルＭＯＳトランジスタ７３ａが
設けられ、Ｖｃｃｐ供給ノード６０とｐチャネルＭＯＳ
トランジスタ６３との間にソースフォロアモードで動作
するｐチャネルＭＯＳトランジスタ７３ｂが設けられ
る。内部電源ノードＮＶａおよびＮＶｂへは、それぞれ
ＭＯＳトランジスタ７３ａおよび７３ｂを介してＶｃｃ
ｐ−｜Ｖｔｈｐ｜の電位が伝達される。この図８（Ａ）
の構成の場合、振幅制限用のｐチャネルＭＯＳトランジ
スタ７３ａおよび７３ｂは、それぞれＭＯＳトランジス
タ６２および６３へ電流を供給することが要求されるだ
けである。したがって、内部電源ノードＮＶａおよびＮ
Ｖｂの電位をより安定化させることができる。また、Ｍ
ＯＳトランジスタの配置も、グローバルＩＯ線ＧＩＯお
よび／ＧＩＯそれぞれを駆動する部分を対称的に配置す
ることができ、レイアウトが容易となるとともに、その
対称配置によりグローバルＩＯ線ＧＩＯおよび／ＧＩＯ
を駆動する回路部分の特性を同じくすることができ、応
じてデータ書込時のデータの確定タイミングをグローバ
ルＩＯ線ＧＩＯおよび／ＧＩＯに対し同じとすることが
でき、書込データ確定タイミングに対するマージンを見
込む必要がなく、高速書込ができる。
【００９９】［変更例３］図８（Ｂ）は、この発明に従
う書込バッファの変更例３の構成を示す図である。図８
（Ｂ）に示す構成においては、メモリセルアレイ（２ａ
〜２ｄ）の列グループそれぞれに対応して設けられるプ
リアンプ／書込バッファ７ａ〜７ｄに含まれる書込バッ
ファに対し共通に内部電源線７４が配設される。この内
部電源線７４とＶｃｃｐ供給ノード６０との間に、ソー
スフォロアモードで動作するｐチャネルＭＯＳトランジ
スタ７３ｃが設けられる。内部電源線７４上の電源電位
はＶｃｃｐ−｜Ｖｔｈｐ｜である。この図８（Ｂ）に示
す構成の場合、振幅制限用のソースフォロアモードで動
作するｐチャネルＭＯＳトランジスタ７３ｃが１つのメ
モリアレイについてすべての書込バッファに対して共通
に１つ設けられるだけである。したがって素子占有面積
を低減することができる。電源線７４はメモリアレイ２
ａ−２ｄすべてに共通に配設され、１つのＭＯＳトラン
ジスタ７３ｃがすべての書込バッファにより共有されて
もよい。
【０１００】なお図８（Ａ）および（Ｂ）に示す構成に
おいて、振幅制限用のｐチャネルＭＯＳトランジスタ７
３ａ〜７３ｃに代えて、ｎチャネルＭＯＳトランジスタ
が用いられても同様の効果を得ることができる。
【０１０１】［変更例４］図９（Ａ）は、書込バッファ
の変更例４の構成を示す図である。図９（Ａ）において
は、書込バッファの振幅制限用の部分のみを示す。図９
（Ａ）においては、Ｖｃｃｐ供給ノード６０と内部電源
ノードＮＶとの間に、基準電位Ｖｒｅｆをゲートに受け
るｎチャネルＭＯＳトランジスタ７３ａが設けられる。
このＭＯＳトランジスタ７３ａは、ソースフォロアモー
ドで動作し、内部電源ノードＮＶ上に、Ｖｒｅｆ−Ｖｔ
ｈｎの電位を伝達する。基準電位Ｖｒｅｆの電位レベル
を適当に設定することにより、所望のレベルの電位を生
成して内部電源ノードＮＶへ伝達することができる。
【０１０２】［変更例５］図９（Ｂ）は、書込バッファ
の変更例５の構成を示す図である。図９（Ｂ）に示す構
成においては、降圧回路２９は、周辺回路用電源電位Ｖ
ｃｃｐと別に、アレイ用電源電位Ｖｃｃｓよりも低い書
込バッファ用電源電位Ｖｃｃｐａを生成して内部電源線
７５上に伝達する。書込バッファＷＢは、この内部電源
線７５上の電源電位Ｖｃｃｐａを一方動作電源電位とし
て動作する。他の周辺回路用の電源電位Ｖｃｃｐとは別
に、書込バッファ駆動のための電源電位Ｖｃｃｐａを生
成することにより、書込バッファＷＢの動作を安定化さ
せることができる。また、降圧回路７９を用いて電源電
位Ｖｃｃｐを生成しているため、アレイ用電源電位Ｖｃ
ｃｓよりも低い所望の電位レベルの書込データ振幅制限
用の電源電位Ｖｃｃｐａを生成することができる。
【０１０３】［変更例６］図９（Ｃ）は、書込バッファ
の変更例６の構成を示す図である。図９（Ｃ）に示す構
成においては、Ｖｃｃｐ供給ノード６０と内部電源ノー
ドＮＶとの間に、ｎ個（図においては２個）のソースフ
ォロアモードで動作するｐチャネルＭＯＳトランジスタ
７３ｅ１および７３ｅ２が直列に設けられる。この構成
においては、内部電源ノードＮＶへは、Ｖｃｃｐ−ｎ｜
Ｖｔｈｐ｜の電位が伝達される。ｎは、ソースフォロア
モードで動作するｐチャネルＭＯＳトランジスタの数
（図示の例においてはｎ＝２）である。したがって、周
辺回路用電源電位Ｖｃｃｐがアレイ用電源電位Ｖｃｃｓ
よりも十分高い場合においても、確実にアレイ用電源電
位Ｖｃｃｓよりも低い電源電位を書込バッファへ供給す
ることができ、応じて書込バッファＷＢの出力信号の振
幅を制限することができる。
【０１０４】［変更例７］図９（Ｄ）は、書込バッファ
の変更例７の構成を示す図である。図９（Ｄ）において
は、Ｖｃｃｐ供給ノード６０と内部電源ノードＮＶとの
間に、ｎ個（図においては２個）のソースフォロアモー
ドで動作するｎチャネルＭＯＳトランジスタ７３ｆ１お
よび７３ｆ２が直列に設けられる。この構成において
は、内部電源ノードＮＶ上の電位は、Ｖｃｃｐ−ｎ・Ｖ
ｔｈｎで与えられる。変更例６と同様、周辺回路電源電
位Ｖｃｃｐが高い場合においても、確実に振幅制限を行
なって、アレイ用電源電位Ｖｃｃｓよりも低いＨレベル
を有する書込データを生成することができる。
【０１０５】［変更例８］図９（Ｅ）は、書込バッファ
の変更例８の構成を示す図である。図９（Ｅ）におい
て、Ｖｃｃｐ供給ノード６０にソースフォロアモードで
動作するｐチャネルＭＯＳトランジスタ７３ｅが接続さ
れ、かつｐチャネルＭＯＳトランジスタ７３ｅと内部電
源ノードＮＶとの間に、ソースフォロアモードで動作す
るｎチャネルＭＯＳトランジスタ７３ｆが設けられる。
ｐチャネルＭＯＳトランジスタ７３ｅおよびｎチャネル
ＭＯＳトランジスタ７３ｆの数ｍ，ｎは任意である。こ
の構成においては、内部電源ノードＮＶへ与えられる電
位は、Ｖｃｃｐ−ｍ｜Ｖｔｈｐ｜−ｎ・Ｖｔｈｎであ
る。Ｖｃｃｐ供給ノード６０にｐチャネルＭＯＳトラン
ジスタ７３ｅを接続するため、その基板電位を容易に周
辺回路電源電位Ｖｃｃｐに設定することができ、この基
板電位固定のための配線を低減することができる。
【０１０６】［変更例９］図９（Ｆ）は、書込バッファ
の変更例９の構成を示す図である。図９（Ｆ）におい
て、Ｖｃｃｐ供給ノード６０にソースフォロアモードで
動作するｎチャネルＭＯＳトランジスタ７３ｆが接続さ
れる。ＭＯＳトランジスタ７３ｆと内部電源ノードＮＶ
との間に、ソースフォロアモードで動作するｐチャネル
ＭＯＳトランジスタ７３ｅが設けられる。内部電源ノー
ドＮＶ上の電位は、図９（Ｅ）に示す構成と同じであ
る。この図９（Ｆ）に示す構成の場合、ｐチャネルＭＯ
Ｓトランジスタ７３ｅは、内部電源ノードＮＶに接続さ
れるため、書込バッファに含まれるｐチャネルＭＯＳト
ランジスタ６２および６３と同一ウェル領域で、このｐ
チャネルＭＯＳトランジスタ７３ｅを形成することがで
き、素子占有面積を低減することができる。
【０１０７】［変更例１０］図９（Ｇ）は、書込バッフ
ァの変更例１０の構成を示す図である。図９（Ｇ）に示
すおいては、Ｖｃｃｐ供給ノード６０に、基準電位Ｖｒ
ｅｆをゲートに受けるソースフォロアモードで動作する
ｎチャネルＭＯＳトランジスタ７３ｄが接続される。Ｍ
ＯＳトランジスタ７３ｄと内部電源ノードＮＶとの間に
ｎ個のソースフォロアモードで動作するｐチャネルＭＯ
Ｓトランジスタ７３ｅが設けられる。図９（Ｇ）におい
ては、１個のｐチャネルＭＯＳトランジスタを代表的に
示す。この構成においては、内部電源ノードＮＶへ与え
られる電位は、Ｖｃｃｐ−Ｖｒｅｆ−ｎ｜Ｖｔｈｐ｜で
ある。半導体記憶装置内で発生することのできる基準電
位Ｖｒｅｆがアレイ用電源電位Ｖｃｃｓに比べて高い場
合においても、必要とされる書込バッファ用の電源電位
を容易に形成することができ、書込バッファの出力信号
の振幅制限を確実に行なうことができる。
【０１０８】［変更例１１］図９（Ｈ）は、書込バッフ
ァの変更例１１の構成を示す図である。図９（Ｈ）に示
すおいては、Ｖｃｃｐ供給ノード６０に、基準電位Ｖｒ
ｅｆを受けるソースフォロアモードで動作するｎチャネ
ルＭＯＳトランジスタ７３ｄが接続される。ＭＯＳトラ
ンジスタ７３ｄと内部電源ノードＮＶとの間に、ソース
フォロアモードで動作するｎ個のｎチャネルＭＯＳトラ
ンジスタ７３ｆが設けられる。図９（Ｈ）においては、
１個のｎチャネルＭＯＳトランジスタ７３ｆを代表的に
示す。この構成においては、内部電源ノードＮＶへ与え
られる電位は、Ｖｃｃｐ−Ｖｒｅｆ−ｎ・Ｖｔｈｎであ
る。先の変更例１０と同様、使用可能な基準電位Ｖｒｅ
ｆの電位レベルがアレイ用電源電位Ｖｃｃｓよりも高い
場合においても、必要とされる電源電位を生成して書込
バッファＷＢの出力信号の振幅を制限することができ
る。また、ｎチャネルＭＯＳトランジスタのみで構成さ
れるため、この振幅制限用のＭＯＳトランジスタを同一
ウェル内に形成することができ、素子占有面積を低減す
ることができる。
【０１０９】［変更例１２］図９（Ｉ）は、書込バッフ
ァの変更例１２の構成を示す図である。図９（Ｉ）にお
いては、Ｖｃｃｐ供給ノード６０に、ソースフォロアモ
ードで動作するｐチャネルＭＯＳトランジスタ７３ｅが
接続される。ＭＯＳトランジスタ７３ｅと内部電源ノー
ドＮＶとの間に、ソースフォロアモードで動作する、ゲ
ートに基準電位Ｖｒｅｆを受けるｎチャネルＭＯＳトラ
ンジスタ７３ｄが設けられる。この構成は、図９（Ｅ）
に示す構成と、ＭＯＳトランジスタの位置が交換されて
いるだけであり、同様の効果を得ることができる。また
ＭＯＳトランジスタ７３ｅの基板電位を容易に周辺回路
電源電位Ｖｃｃｐの電位レベルに設定することができる
（Ｖｃｃｐ供給ノード６０に基板が結合されているた
め）。
【０１１０】［変更例１３］図９（Ｊ）は、書込バッフ
ァの変更例１３の構成を示す図である。図９（Ｊ）にお
いては、Ｖｃｃｐ供給ノード６０に、ソースフォロアモ
ードで動作するｎチャネルＭＯＳトランジスタ７３ｆが
接続される。ＭＯＳトランジスタ７３ｆと内部電源ノー
ドＮＶとの間に、基準電位Ｖｒｅｆをゲートに受けてソ
ースフォロアモードで動作するｎチャネルＭＯＳトラン
ジスタ７３ｄが設けられる。この図９（Ｊ）に示す構成
は、図９（Ｈ）に示す構成とＭＯＳトランジスタの位置
が交換されているだけであり、同様の効果を得ることが
できる。
【０１１１】なお図９（Ｃ）〜（Ｈ）に示す振幅制限用
の構成は、図８（Ａ）に示す構成または図８（Ｂ）に示
す構成と組合せて用いられてもよい。すなわち、図８
（Ａ）および（Ｂ）に示すそれぞれ振幅制限用のＭＯＳ
トランジスタに代えて、図９（Ｃ）〜（Ｈ）に示す振幅
制限用の構成が適用されてもよい。
【０１１２】以上のように、この実施の形態１に従え
ば、周辺回路用電源電位Ｖｃｃｐで動作する書込バッフ
ァの出力信号の振幅を制限するように構成したため、ア
レイ用電源電位Ｖｃｃｓを周辺回路用電源電位Ｖｃｃｐ
よりも低くすることができ、低消費電流で安定に動作す
る半導体記憶装置を実現することができる。
【０１１３】［実施の形態２］図１０は、この発明の実
施の形態２に従う内部データ読出部の構成を示す図であ
る。図１０においては、１つのメモリセルアレイに対し
て設けられたプリアンプ７−０〜７−３およびドライバ
８−０〜８−３を代表的に示す。プリアンプ７−０〜７
−３は、メモリセルアレイ２ａ（図１参照）の列グルー
プＣＧ０〜ＣＧ３それぞれに対応して設けられ、プリア
ンプイネーブル信号ＰＡＥ０〜ＰＡＥ３に応答して活性
化される。プリアンプ７−０〜７−３の構成については
後に詳細に説明する。
【０１１４】プリアンプ７−０〜７−３それぞれに対応
して設けられるドライバ８−０〜８−３は、同一構成を
有し、図１０においてはドライバ８−０の構成を代表的
に示す。ドライバ８−０は、プリアンプ７−０からの内
部読出データ信号ＲＤとテストモード指示信号／ＭＢＴ
を受けるＡＮＤ回路４５ａと、プリアンプ７−０からの
内部読出データ信号／ＲＤとテストモード指示信号／Ｍ
ＢＴを受けるＡＮＤ回路４６ａと、ＡＮＤ回路４５ａの
出力信号とドライバイネーブル信号／ＰＡＥＤを受ける
ＮＯＲ回路４５ｂと、ＡＮＤ回路４６ａの出力信号とド
ライバイネーブル信号／ＰＡＥＤを受けるＮＯＲ回路４
６ｂと、周辺回路用電源電位Ｖｃｃｐ供給ノード７６と
ノードＮｄａとの間に接続され、そのゲートにＮＯＲ回
路４５ｂの出力信号を受けるｐチャネルＭＯＳトランジ
スタ４１と、Ｖｃｃｐ供給ノード７６とノードＮｄｂと
の間に接続されかつそのゲートにＮＯＲ回路４６ｂの出
力信号を受けるｐチャネルＭＯＳトランジスタ４２と、
ノードＮｄａと接地ノードとの間に接続されかつそのゲ
ートにプリアンプ７−０からの内部読出データ信号／Ｒ
Ｄを受けるｎチャネルＭＯＳトランジスタ４３と、ノー
ドＮｄｂと接地ノードとの間に接続されかつそのゲート
にプリアンプ７−０からの内部読出データ信号／ＲＤを
受けるｎチャネルＭＯＳトランジスタ４４を含む。
【０１１５】ＡＮＤ回路４５ａおよびＮＯＲ回路４５ｂ
は複合ゲートで構成され、またＡＮＤ回路４６ａおよび
ＮＯＲ回路４６ｂも複合ゲートで構成される。この複合
ゲートにより、回路占有面積を低減する。ノードＮｄａ
が内部読出データバス線ＲＤＡ〈０〉に接続され、ノー
ドＮｄｂが内部読出データバス線／ＲＤＡ〈０〉に接続
される。内部読出データバス線ＲＤＡ〈０〉および／Ｒ
ＤＡ〈０〉は、内部読出データバスＲＤＡ０を構成す
る。すなわち、ドライバ８−０−８−３はデータバスＲ
ＤＡ０にワイアードＯＲ接続される。次に動作について
説明する。
【０１１６】通常動作モード時においては、テストモー
ド指示信号／ＭＢＴはＨレベルに固定される。したがっ
て、ＡＮＤ回路４５ａおよび４６ａは、バッファとして
作用する。スタンバイサイクル時においてはプリアンプ
７−０〜７−３それぞれの出力する内部読出データ信号
ＲＤおよび／ＲＤはともにＬレベルである。この状態に
おいては、ＭＯＳトランジスタ４３および４４がともに
オフ状態である。ドライバイネーブル信号／ＰＡＥＤが
非活性状態のＨレベルであり、ＮＯＲ回路４５ｂおよび
４６ｂの出力信号はＬレベルである。したがって、ｐチ
ャネルＭＯＳトランジスタ４１および４２はオン状態と
なり、ノードＮｄａおよびＮｄｂを介して内部読出デー
タバス線ＲＤＡ〈０〉および／ＲＤＡ〈０〉はともに周
辺回路電源電位Ｖｃｃｐレベルにプリチャージされる。
【０１１７】データ読出時において、プリアンプ７−０
〜７−３に対するプリアンプイネーブル信号ＰＡＥ０〜
ＰＡＥ３のいずれかが活性状態のＨレベルとされる（選
択列グループに応じて）。今、プリアンプ７−０に対す
るプリアンプイネーブル信号ＰＡＥ０がＨレベルとされ
たとする。内部読出データ信号ＲＤおよび／ＲＤは相補
信号であるため、ＭＯＳトランジスタ４３および４４の
一方がオン状態となり、他方がオフ状態とされる。この
プリアンプイネーブル信号ＰＡＥ０の活性化に応答し
て、ドライバイネーブル信号／ＰＡＥＤが活性状態のＬ
レベルとされる。これにより、ＮＯＲ回路４５ｂおよび
４６ｂがインバータとして作用し、ｐチャネルＭＯＳト
ランジスタ４１および４２の一方がオフ状態とされ、他
方は、オン状態を維持する。今、読出データ信号ＲＤが
Ｈレベルであるとすると、ＭＯＳトランジスタ４４およ
び４１がオン状態となり、ＭＯＳトランジスタ４２およ
び４３がオフ状態となり、内部読出データバス線／ＲＤ
Ａ〈０〉がＭＯＳトランジスタ４４を介して接地電位レ
ベルへ放電され、一方、内部読出データ線ＲＤＡ〈０〉
は、ＭＯＳトランジスタ４１により電位Ｖｃｃｐレベル
に保持される。これにより、内部読出データバス線ＲＤ
Ａ〈０〉および／ＲＤＡ〈０〉には、相補な読出データ
信号が伝達される。
【０１１８】テスト動作モード時においては、テストモ
ード指示信号／ＭＢＴがＬレベルの活性状態とされる。
この状態においては、ＡＮＤ回路４５ａおよび４６ａは
ともにＬレベルの信号を出力する。したがって、ドライ
バイネーブル信号／ＰＡＥＤが活性状態のＬレベルとさ
れると、ＮＯＲ回路４５ｂおよび４６ｂの出力信号がＨ
レベルとされ、ＭＯＳトランジスタ４１および４２はと
もにオフ状態とされる。テスト動作モード時において
は、その構成は後に説明するがプリアンプイネーブル信
号ＰＡＥ０〜ＰＡＥ３がすべて活性状態のＨレベルとさ
れる。したがって、ドライバ８−０〜８−３それぞれに
おいて、ＭＯＳトランジスタ４３および４４の一方がオ
ン状態とされ、他方がオフ状態とされる。内部読出デー
タバス線ＲＤＡ〈０〉および／ＲＤＡ〈０〉は、ＭＯＳ
トランジスタ４１および４２により、電源電位Ｖｃｃｐ
レベルにプリチャージされている。
【０１１９】テスト動作時において、プリアンプ７−０
〜７−３から論理の同じデータ信号が読出された場合、
ドライバ８−０〜８−３の出力信号はすべて同じ論理で
ある。したがって、内部読出データバス線ＲＤＡ〈０〉
および／ＲＤＡ〈０〉の一方は、接地電位レベルへ放電
され、一方はプリチャージ電位を維持する。不良メモリ
セルが存在した場合、プリアンプ７−０〜７−３から読
出されるデータ信号の論理が不一致となる。したがっ
て、この場合には、ドライバ８−０〜８−３において、
ＭＯＳトランジスタ４４がオン状態とされるドライバ
と、ＭＯＳトランジスタ４３がオン状態とされるドライ
バとが混在することになり、内部読出データバス線ＲＤ
Ａ〈０〉および／ＲＤＡ〈０〉はともに接地電位レベル
へ放電される。ドライバ回路８−０〜８−３を、内部読
出データバス線ＲＤＡ〈０〉および／ＲＤＡ〈０〉にワ
イヤードＯＲ接続することにより、動作時これらのドラ
イバ８−０〜８−３が並列に動作して、対応のプリアン
プ７−０〜７−３から与えられた読出データ信号に従っ
て読出データ線ＲＤＡ〈０〉および／ＲＤＡ〈０〉を接
地電位レベルへドライブするかまたはプリチャージ電位
Ｖｃｃｐに維持する。これにより、４ビットのメモリセ
ルのデータの論理の一致／不一致を容易に識別すること
ができる。
【０１２０】ドライバイネーブル信号／ＰＡＥＤは、ド
ライバ８−０〜８−３に同時に与えられる。非選択のプ
リアンプにおいては、その出力する読出データ信号ＲＤ
および／ＲＤはともにＬレベルであり、ＭＯＳトランジ
スタ４３および４４はオフ状態を維持する。したがっ
て、非選択列グループについては、ドライバイネーブル
信号／ＰＡＥＤが活性状態のＬレベルとされたとき、Ｎ
ＯＲ回路４５ｂおよび４６ｂの出力信号がともにＨレベ
ルとなり、ｐチャネルＭＯＳトランジスタ４１および４
２がオフ状態とされる。したがって、通常動作モード時
において、非選択列グループに対して設けられたドライ
バは出力ハイインピーダンス状態とされるため、ドライ
バ８−０〜８−３が内部読出データバス線ＲＤＡ〈０〉
および／ＲＤＡ〈０〉にワイヤドＯＲ接続されていて
も、通常動作時において選択された列グループの読出デ
ータの読出しに何ら悪影響は及ぼさない。
【０１２１】この図１０に示す構成に従えば、従来と異
なり、プリアンプ７−０〜７−３から読出されたデータ
信号の論理の一致／不一致を識別するための第１のテス
ト回路は必要とされず、回路占有面積が低減されかつそ
のテスト結果を示す信号の伝達する配線が不要となり、
配線占有面積が低減される。
【０１２２】［テスト回路の構成］テスト回路１０は、
内部読出データバスＲＤＡ０〜ＲＤＡ３の信号電位に従
って、４つのメモリセルアレイから選択された合計１６
ビットのメモリセルに不良メモリセルが存在するか否か
を識別する。
【０１２３】図１１（Ａ）はテスト回路１０の構成を示
す図である。図１１（Ａ）において、テスト回路１０
は、内部読出データバス線上の信号／ＲＤＡ〈０〉〜／
ＲＤＡ〈３〉を受けるＮＡＮＤ回路４７と、内部読出デ
ータバス線上の信号ＲＤＡ〈０〉〜ＲＤＡ〈３〉を受け
るＮＡＮＤ回路４８と、ＮＡＮＤ回路４７および４８の
出力信号を受けるＮＡＮＤ回路４９と、ＮＡＮＤ回路４
９の出力信号を受けるインバータ６０とを含む。ここ
で、読出データバス線とその上に伝達される信号電位を
同じ符号で示す。ＮＡＮＤ回路４７は、読出データ信号
／ＲＤＡ〈０〉〜／ＲＤＡ〈３〉がすべてＨレベルのと
きにＬレベルの信号を出力する。ＮＡＮＤ回路４８は、
信号ＲＤＡ〈０〉〜ＲＤＡ〈３〉がすべてＨレベルのと
きにＬレベルの信号を出力する。ＮＡＮＤ回路４９は、
ＮＡＮＤ回路４７および４８の一方がＬレベルの信号を
出力するときにその出力信号ＰＡＳＳをＨレベルとす
る。
【０１２４】テスト回路１０はさらに、信号ＲＤＡ
〈０〉および／ＲＤＡ〈０〉を受けるＮＡＮＤ回路５２
と、信号ＲＤＡ〈１〉および／ＲＤＡ〈１〉を受けるＮ
ＡＮＤ回路５３と、信号ＲＤＡ〈２〉および／ＲＤＡ
〈２〉を受けるＮＡＮＤ回路５４と、信号ＲＤＡ〈３〉
および／ＲＤＡ〈３〉を受けるＮＡＮＤ回路５５と、Ｎ
ＡＮＤ回路５２〜５５の出力信号を受けるＮＡＮＤ回路
５６と、ＮＡＮＤ回路５６の出力信号を受ける３段の縦
続接続されたインバータ５７、５８および５９を含む。
ＮＡＮＤ回路５２〜５５の各々は、対応のデータ信号が
Ｌレベルになった時点を検出する。ＮＡＮＤ回路５６
は、ＮＡＮＤ回路５２〜５５がすべてＨレベルの信号を
出力したとき、すなわち内部読出データバスＲＤＡ０〜
ＲＤＡ３すべてにおいて、変化すべき信号が接地電位レ
ベルへ変化した時点を検出する。インバータ５９から、
判別結果を示す信号の出力タイミングを表わす信号ＲＥ
ＡＤＹが出力される。
【０１２５】テスト回路１０は、さらに、ＮＡＮＤ回路
４９の出力信号と信号ＲＥＡＤＹを受けるＮＡＮＤ回路
５０と、インバータ６０の出力信号と信号ＲＥＡＤＹを
受けるＮＡＮＤ回路５１を含む。ＮＡＮＤ回路５０から
信号／ＲＤＴが出力され、ＮＡＮＤ回路５１から信号Ｒ
ＤＴが出力される。次に、この図１１（Ａ）に示すテス
ト回路１０の動作をその動作波形図である図１１（Ｂ）
を参照して説明する。
【０１２６】図１１（Ｂ）においては、読出データバス
線ＲＤＡ〈０〉〜ＲＤＡ〈３〉にＨレベルのデータが読
出される場合の動作波形が一例として示される。
【０１２７】スタンバイ時においては、信号ＲＤＡ
〈０〉〜ＲＤＡ〈３〉および／ＲＤＡ〈０〉〜ＲＤＡ
〈３〉はすべてＨレベルにプリチャージされている（図
１０のＭＯＳトランジスタ４１および４２参照）。した
がって、ＮＡＮＤ回路４７および４８の出力信号は特に
Ｌレベルであり、信号ＰＡＳＳはＨレベルにあり、信号
ＦＡＩＬがＬレベルにある。一方、ＮＡＮＤ回路５２〜
５５の出力信号は、すべてＬレベルであり、ＮＡＮＤ回
路５６の出力信号がＨレベルであり、信号ＲＥＡＤＹが
Ｌレベルである。したがって、信号ＲＤＴおよび／ＲＤ
ＴもＨレベルに設定されている。
【０１２８】テスト動作が始まり、メモリセルデータが
読出されると、選択メモリセルがすべて正常な場合には
信号ＲＤＡ〈０〉〜ＲＤＡ〈３〉はＨレベルに保持さ
れ、一方、信号／ＲＤＡ〈０〉〜／ＲＤＡ〈３〉はＬレ
ベルに放電される。この信号／ＲＤＡ〈０〉〜／ＲＤＡ
〈３〉のＬレベルへの低下に応答して、ＮＡＮＤ回路４
７がＨレベルの信号を出力する。ＮＡＮＤ回路４８の出
力信号はＬレベルであり、ＮＡＮＤ回路４９からの信号
ＰＡＳＳはＨレベルを維持し、またインバータ６０から
の信号ＦＡＩＬはＬレベルを維持する。
【０１２９】信号／ＲＤＡ〈０〉〜／ＲＤＡ〈３〉がす
べてＬレベルに放電されると、ＮＡＮＤ回路５２〜５５
の出力信号がすべてＨレベルとされ、応じてＮＡＮＤ回
路５６の出力信号がＬレベルに立下がる。インバータ５
７〜５９の有する遅延時間が経過した後、信号ＲＥＡＤ
ＹはＨレベルに立上がる。この信号ＲＥＡＤＹの立上が
りに応答して、ＮＡＮＤ回路５０および５１がイネーブ
ルされ、信号／ＲＤＴがＬレベルに立下がり、一方信号
ＲＤＴはＨレベルを維持する。
【０１３０】一方、選択メモリセルに不良メモリセルが
存在する場合、その不良メモリセルを含むメモリセルア
レイに対して設けられた内部読出データバスＲＤＡ（Ｒ
ＤＡ０〜ＲＤＡ３）上の信号はともにＬレベルとされ
る。したがって、破線で示すように、信号ＲＤＡ〈０〉
〜ＲＤＡ〈３〉の少なくとも１つがＬレベルに低下し、
また信号／ＲＤＡ〈０〉〜／ＲＤＡ〈３〉もともに同様
Ｌレベルに低下する。正常時に比べて、不良メモリセル
が存在する場合、内部読出データバスを放電するＭＯＳ
トランジスタの数が少なくなるため、図１１（Ｂ）にお
いては、その信号／ＲＤＡ〈０〉〜／ＲＤＡ〈３〉の放
電速度は、破線で示すように、遅くなるように示され
る。
【０１３１】これにより、ＮＡＮＤ回路４７および４８
の出力信号がともにＨレベルとなり、信号ＰＡＳＳが破
線で示すようにＬレベルに低下し、信号ＦＡＩＬが、破
線で示すようにＨレベルに立上がる。
【０１３２】信号ＲＥＡＤＹは、内部読出データバスＲ
ＤＡ〈０〉〜ＲＤＡ〈３〉上の放電がすべて完了してか
らＨレベルに立上がる。この信号ＲＥＡＤＹの立上がり
に応答して、ＮＡＮＤ回路５０および５１がイネーブル
され、破線で示すように、信号／ＲＤＴはＨレベルを維
持し、信号ＲＤＴがＬレベルに低下する。
【０１３３】読出データバスＲＤＡ０〜ＲＤＡ３それぞ
れは、４ビットのメモリセルのデータを縮退して伝達し
ている。したがって、このテスト回路１０において、各
信号線の電位の論理の一致／不一致を識別することによ
り、合計１６ビットのメモリセルの良／不良を識別する
ことができる。
【０１３４】［テスト回路の変更例］図１２は、テスト
回路１０の変更例の構成を示す図である。この図１２に
示すテスト回路１０においては、判定結果を示す信号Ｒ
ＤＴおよび／ＲＤＴを出力するために、３入力ＮＡＮＤ
回路５１ａおよび５０ａ設けられる。ＮＡＮＤ回路５０
ａは、ＮＡＮＤ回路４８の出力信号と、ＮＡＮＤ回路４
９の出力信号と、出力タイミング信号ＲＥＡＤＹを受け
る。ＮＡＮＤ回路５１ａは、ＮＡＮＤ回路４７の出力信
号とＮＡＮＤ回路４９の出力信号とタイミング信号ＲＥ
ＡＤＹを受ける。各内部読出データバス線ＲＤＡ０〜Ｒ
ＤＡ３上の信号電位の論理の一致／不一致を判定するた
めの構成およびデータ信号電位確定タイミングを判定す
るための構成は図１１（Ａ）に示す構成と同じであり、
対応する部分には同一の参照番号を付す。次に動作につ
いて簡単に説明する。
【０１３５】ＮＡＮＤ回路４７は、信号／ＲＤＡ〈０〉
〜／ＲＤＡ〈３〉がすべてＨレベルのとき、すなわちメ
モリセルのデータが“０”のときにＬレベルの信号を出
力する。一方、ＮＡＮＤ回路４８は、信号ＲＤＡ〈０〉
〜／ＲＤＡ〈３〉がすべてＨレベルのとき、すなわち、
選択メモリセルデータがすべて“１”のときにＬレベル
の信号を出力する。ＮＡＮＤ回路５２〜５６およびイン
バータ５７−５９により生成されるタイミング信号ＲＥ
ＡＤＹは、各内部読出データバスにおいて信号電位がＬ
レベルに低下したときに、Ｈレベルとされる。選択メモ
リセルがすべて正常な場合には、ＮＡＮＤ回路４７およ
び４８の出力信号の一方がＬレベルとされ、他方はＨレ
ベルとされる。いま、信号ＲＤＡ〈０〉〜ＲＤＡ〈３〉
がすべてＨレベルの場合を考える。この場合、ＮＡＮＤ
回路４８の出力信号がＬレベルとされ、ＮＡＮＤ回路４
７の出力信号がＨレベルとされる。ＮＡＮＤ回路４９か
ら出力される信号ＰＡＳＳは、この状態においては、Ｈ
レベルとされる。したがって、タイミング信号ＲＥＡＤ
ＹがＨレベルとされると、ＮＡＮＤ回路５１ａの出力す
る信号ＲＤＴがＬレベルとされ、一方ＮＡＮＤ回路５０
ａの出力する信号／ＲＤＴはＨレベルとされる。
【０１３６】逆に、信号ＲＤＡ〈０〉〜ＲＤＡ〈３〉が
すべてＬレベルの場合には、ＮＡＮＤ回路４７の出力信
号がＬレベルとされ、ＮＡＮＤ回路４８の出力信号がＨ
レベルとされる。したがってこの状態においては、ＮＡ
ＮＤ回路４９からの信号ＰＡＳＳおよびタイミング信号
ＲＥＡＤＹがＨレベルとされると、ＮＡＮＤ回路５０ａ
の出力する信号／ＲＤＴがＬレベルとされ、ＮＡＮＤ回
路５１ａの出力信号がＨレベルとされる。したがって、
選択されたメモリセル内に不良メモリセルが存在する場
合、ＮＡＮＤ回路４７および４８の出力信号がともにＨ
レベルとされる。この場合においては、ＮＡＮＤ回路４
９からの信号ＰＡＳＳがＬレベルとされるため、ＮＡＮ
Ｄ回路５０ａおよび５１ａから出力される信号／ＲＤＴ
およびＲＤＴはともにＨレベルとされる。この信号ＲＤ
Ｔおよび／ＲＤＴを出力バッファを介して装置外部へ読
出す場合には、不良メモリセルと正常メモリセルとが混
在する場合には、出力ハイインピーダンス状態とされ、
一方選択されたメモリセルのデータの論理が同じ場合に
は、その論理を示す信号が出力される。それにより、メ
モリセルの良／不良を判定することができかつそのメモ
リセルの格納データをも識別することができる。したが
って、選択されたメモリセルがすべて不良の場合におい
て、この読出されたデータを装置外部でテストデータ
（書込データ）と比較することにより、選択メモリセル
がすべて良であるか否かを識別することができ、正確に
メモリセルの良／不良を判定することができる。
【０１３７】図１３は、このテスト回路１０からの出力
信号ＲＤＴおよび／ＲＤＴを選択的に出力バッファへ伝
達するドライバ１１の構成を概略的に示す図である。図
１３において、ドライバ１１は、アレイデコーダ７０か
らのメモリセルアレイ選択信号に従って内部読出データ
バスＲＤＡ０〜ＲＤＡ３のうちの１つのデータバスを選
択するセレクタ１１ａと、テストモード指示信号／ＭＢ
Ｔに応答して、テスト回路からの出力データＲＤＴおよ
び／ＲＤＴとセレクタ１１ａからの出力信号の一方を選
択して内部出力信号ＲＯおよび／ＲＯを生成して出力バ
ッファへ伝達する選択ドライブ回路１１ｂを含む。
【０１３８】アレイデコーダ７０は図６に示す構成と同
じ構成を備え、アドレス信号ビットＣＡ〈１１〉および
ＣＡ〈１２〉をデコードし、４つのメモリセルアレイ２
ａ〜２ｄのうちの１つのメモリセルアレイを指定するア
レイ選択信号を生成する。セレクタ１１ａは、このアレ
イデコーダ７０からのアレイ選択信号が指定するメモリ
セルアレイに対応して設けられた内部読出データバス
（その上の読出データ信号）を選択する。
【０１３９】選択ドライブ回路１１ｂは、テストモード
指示信号／ＭＢＴの非活性化時には、セレクタ１１ａか
ら与えられるデータ信号を選択し、一方テストモード指
示信号／ＭＢＴが活性状態のＬレベルの場合には、テス
ト回路から与えられたテスト結果指示信号ＲＤＴおよび
／ＲＤＴを選択する。この選択ドライブ回路１１ｂは、
その出力部に、内部出力バスＲＤＢを駆動するためのド
ライブ段を備える。
【０１４０】この図１３に示すドライバ１１を利用する
ことにより、テスト結果指示信号を通常動作時に用いら
れる内部出力データバスＲＤＢを利用して出力バッファ
へ伝達することができ、テスト結果指示信号を伝達する
ための専用の配線が不要となり、配線占有面積が低減さ
れる。
【０１４１】図１４は、プリアンプイネーブル信号発生
系の構成を概略的に示す図である。図１４においては、
プリアンプイネーブル信号発生系は、アドレス信号ビッ
トＣＡ〈１１〉およびＣＡ〈１２〉を受けるアレイデコ
ーダ７０と、アレイデコーダ７０からのアレイ選択信号
とアレイ信号ビットＣＡ〈９〉およびＣＡ〈１０〉を受
けるグループデコーダ７２と、グループデコーダ７２の
出力信号とプリアンプ活性化信号ＰＡＥを受けてプリア
ンプイネーブル信号ＰＡＥｉを生成する信号発生回路７
６を含む。アレイデコーダ７０およびグループデコーダ
７２は、それぞれ図６に示す構成と同じ構成を備える。
グループデコーダ７２は、テストモード指示信号ＭＢＴ
が活性状態のＨレベルのとき、すべての列グループを選
択状態とする。これにより、すべてのメモリセルアレイ
に対してすべての列グループが選択状態とされる。信号
発生回路７６は、列グループそれぞれに対応して設けら
れており、プリアンプ活性化信号ＰＡＥおよびグループ
デコーダ７２からの列グループ選択信号がともにＨレベ
ルとされたとき選択されたメモリセルアレイの選択され
た列グループに対するプリアンプイネーブル信号ＰＡＥ
ｉが活性状態のＨレベルとされる。
【０１４２】ドライバ活性化信号／ＰＡＥＤは、プリア
ンプ活性化信号ＰＡＥを受けて反転する反転回路７８か
ら出力される。このドライバイネーブル信号／ＰＡＥＤ
は、すべてのドライバに対し共通に与えられる。これに
より、非選択列グループに対するドライバがスタンバイ
状態を維持し、そのワイヤードＯＲ接続された内部読出
データバスを電源電位Ｖｃｃｐレベルにプリチャージす
るのを防止する。
【０１４３】また、プリアンプ活性化信号ＰＡＥを遅延
してドライバイネーブル信号／ＰＡＥＤを生成する構成
とすれば（インバータ遅延を利用する）、プリアンプの
出力信号が確定した状態でドライバ８をイネーブル状態
とすることができ、プリアンプの過度応答による不確定
状態のデータが内部読出データバスに転送されないた
め、内部読出データバスＲＤＡ０〜ＲＤＡ３の電位がこ
の不確定状態により、低下するのを防止することがで
き、すべてのメモリセルアレイに対して共通に設けられ
た１つのテスト回路を用いて正確にメモリセルの良／不
良を判別することができる。
【０１４４】［実施の形態３：プリアンプの構成］図１
５は、プリアンプ７の構成の一例を示す図である。図１
５において、プリアンプ７は、プリアンプイネーブル信
号ＰＡＥ（ＰＡＥｉ）に応答して活性化されて、グロー
バルＩＯ線ＧＩＯおよび／ＧＩＯ上のデータを増幅する
第１の増幅器８１と、プリアンプイネーブル信号ＰＡＥ
の遅延信号に応答して活性状態とされ、第１の増幅器８
１の出力信号をさらに増幅する第２の増幅器８２を含
む。この第２の増幅器８２の出力信号ＲＤおよび／ＲＤ
が対応のドライバ８へ与えられる。ここで、プリアンプ
７すべての動作を示すため、符号ＰＡＥを用いる。テス
ト動作時においては、対応の読出データバスＲＤＡはＨ
レベルにプリチャージされる。このプリチャージされた
内部読出データバス線を放電することにより、メモリセ
ルの縮退データが読出データバスＲＤＡ上に伝達され
る。プリアンプ７が過度応答により、不確定データを出
力する場合またはその出力信号ＲＤおよび／ＲＤがとも
にＨレベルになると、この過度応答が終わった後にプリ
アンプ７が正常なデータ信号を出力した場合において
も、対応の読出データバス線ＲＤＡ〈ｉ〉および／ＲＤ
Ａ〈ｉ〉はともに放電されてしまい、テスト結果を示す
信号ＰＡＳＳがＬレベルとされ、信号ＦＡＩＬがＨレベ
ルとなり、不良メモリセルが存在しない場合において
も、不良メモリセルが存在すると判定される可能性があ
る。この図１５に示すように、第１の増幅器８１からの
出力信号が確定した後に、第２の増幅器８２を活性状態
とすることにより、ドライバ８がプリアンプの過度応答
による偽データ信号により駆動されるのを防止すること
ができ、正確にテスト動作を行なうことができる。
【０１４５】ここで、プリアンプが複数段の増幅器で構
成されるのは、１つの増幅器により入力信号を増幅する
構成に比べて、小振幅信号を順次増幅することにより各
増幅器の出力負荷を順次大きくすることができ、結果と
して高速増幅動作を行なうことができるためである。第
１の増幅器８１は、周辺回路用電源電位Ｖｃｃｐ供給ノ
ード７９とノードＮｕの間に接続されかつそのゲートが
ノードＮｖに接続されるｐチャネルＭＯＳトランジスタ
８４と、Ｖｃｃｐ供給ノード７９とノードＮｖの間に接
続されかつそのゲートがノードＮｖに接続されるｐチャ
ネルＭＯＳトランジスタ８５と、ノードＮｕとノードＮ
ｔとの間に接続されかつそのゲートがグローバルＩＯ線
ＧＩＯに接続されるｎチャネルＭＯＳトランジスタ９５
と、ノードＮｖとノードＮｔとの間に接続されかつその
ゲートがグローバルＩＯ線／ＧＩＯに接続されるｎチャ
ネルＭＯＳトランジスタ９６と、ノードＮｕとノードＮ
ｖの間に接続されかつそのゲートがプリアンプイネーブ
ル信号ＰＡＥ（ＰＡＥｉ）を受けるように接続されるｐ
チャネルＭＯＳトランジスタ８９と、ノードＮｔと接地
ノードとの間に接続されかつそのゲートがプリアンプイ
ネーブル信号ＰＡＥを受けるように接続されるｎチャネ
ルＭＯＳトランジスタ９９を含む。ＭＯＳトランジスタ
８４および８５がカレントミラー回路を構成し、ＭＯＳ
トランジスタ８５がこのカレントミラー回路のマスター
段を構成する。
【０１４６】第１の増幅器８１は、さらに、Ｖｃｃｐ供
給ノード７９とノードＮｗとの間に接続されかつそのゲ
ートがノードＮｗに接続されるｐチャネルＭＯＳトラン
ジスタ８７と、Ｖｃｃｐ供給ノード７９とノードＮｘと
の間に接続されかつそのゲートがノードＮｗに接続され
るｐチャネルＭＯＳトランジスタ８８と、ノードＮｗと
ノードＮｔとの間に接続されそのゲートがグローバルＩ
Ｏ線ＧＩＯに接続されるｎチャネルＭＯＳトランジスタ
９７と、ノードＮｘとノードＮｔとの間に接続されかつ
そのゲートがグローバルＩＯ線／ＧＩＯに接続されるｎ
チャネルＭＯＳトランジスタ９８と、ノードＮｗおよび
ノードＮｘの間に接続されかつそのゲートがプリアンプ
イネーブル信号ＰＡＥを受けるように接続されるｎチャ
ネルＭＯＳトランジスタ９８と、ノードＮｖとノードＮ
ｗとの間に接続かつそのゲートがプリアンプイネーブル
信号ＰＡＥを受けるように接続されるｐチャネルＭＯＳ
トランジスタ９６を含む。ＭＯＳトランジスタ８７およ
び８８はカレントミラー回路を構成し、ＭＯＳトランジ
スタ８７がこのカレントミラー回路のマスター段を構成
する。
【０１４７】ＭＯＳトランジスタ８９は、プリアンプイ
ネーブル信号ＰＡＥの非活性化時（Ｌレベル）導通し、
ノードＮｕおよびノードＮｖを電気的に短絡し、両者の
電位をイコライズする。ＭＯＳトランジスタ９０は、プ
リアンプイネーブル信号ＰＡＥの非活性化時導通し、ノ
ードＮｗおよびノードＮｘを電気的に短絡する。ＭＯＳ
トランジスタ８６は、プリアンプイネーブル信号ＰＡＥ
の非活性化時導通し、ノードＮｖおよびノードＮｗを電
気的に短絡する。これらＭＯＳトランジスタ８６、８９
および９０により、ノードＮｕ、Ｎｖ、ＮｗおよびＮｘ
をすべて同じ電位にプリチャージすることができる。こ
れにより、第１の増幅器の非活性化時内部ノードの電位
をすべて等化することができ（本実施の形態において、
Ｖｃｃｐの電位レベル）、常に同じ動作点から活性状態
となって増幅動作を行なうことができ、製造パラメータ
のばらつきなどに起因する内部ノード電位のオフセット
を確実に防止することができ、正確な増幅動作を行なう
ことができる。
【０１４８】またグローバルＩＯ線ＧＩＯおよび／ＧＩ
Ｏの電位が正確にイコライズされていない場合において
ＭＯＳトランジスタ９５、９６、９７および９８のコン
ダクタンスに差が生じても、確実にこれらの内部ノード
Ｎｕ、Ｎｖ、ＮｗおよびＮｘを同一電位とすることがで
き、過度応答時における無効データ信号（逆データ）の
出力を防止することができる。
【０１４９】第２の増幅器８２は、Ｖｃｃｐ供給ノード
７９とノードＮｙとの間に接続されかつそのゲートがプ
リアンプイネーブル信号ＰＡＥを受けるように接続され
るｐチャネルＭＯＳトランジスタ９１と、Ｖｃｃｐ供給
ノード７９とノードＮｙとの間に接続されかつそのゲー
トがノードＮｘに接続されるｐチャネルＭＯＳトランジ
スタ９２と、ノードＮｙと接地ノードとの間に直列に接
続されるｎチャネルＭＯＳトランジスタ１００および１
０２を含む。ＭＯＳトランジスタ１００のゲートはグロ
ーバルＩＯ線ＧＩＯに接続され、ＭＯＳトランジスタ１
０２のゲートは、プリアンプイネーブル信号ＰＡＥを遅
延回路８３を介して受けるように接続される。遅延回路
８３は、２段のインバータ１０６および１０７を含む。
【０１５０】第２の増幅器８２は、さらに、Ｖｃｃｐ供
給ノード７９とノードＮｚとの間に接続されかつそのゲ
ートがノードＮｕに接続されるｐチャネルＭＯＳトラン
ジスタ９３と、Ｖｃｃｐ供給ノード７９とノードＮｚの
間に接続されかつそのゲートがプリアンプイネーブル信
号ＰＡＥを受けるように接続されるｐチャネルＭＯＳト
ランジスタ９４と、ノードＮｚと接地ノードとの間に互
いに直列に接続されるｎチャネルＭＯＳトランジスタ１
０１および１０３を含む。ＭＯＳトランジスタ１０１
は、そのゲートがグローバルＩＯ線／ＧＩＯに接続され
る。ＭＯＳトランジスタ１０３は、そのゲートが遅延回
路８３を介してプリアンプイネーブル信号ＰＡＥを受け
るように接続される。
【０１５１】ノードＮｙおよびＮｚに対して、それぞれ
インバータ１０４および１０５が設けられ、これらのイ
ンバータ１０４および１０５からプリアンプ出力信号Ｒ
Ｄおよび／ＲＤが出力される。次に動作について説明す
る。
【０１５２】スタンバイサイクル時およびデータ書込時
においては、プリアンプイネーブル信号ＰＡＥは非活性
状態のＬレベルである。この状態においては、ＭＯＳト
ランジスタ９９はオフ状態にあり、第１の増幅器８１に
おいては、Ｖｃｃｐ供給ノード７９から接地ノードへの
電流が流れる経路が遮断される。このときには、ＭＯＳ
トランジスタ８６、８９および９０はすべてオン状態に
あり、ノードＮｕ、Ｎｖ、ＮｗおよびＮｘがすべて同一
電位（Ｖｃｃｐレベル）に保持される。したがって、第
１の増幅器８１において、信号出力に関連する内部ノー
ドの電位は、確実に同じ電位レベルに保持される。
【０１５３】第２の増幅器８２においては、プリアンプ
イネーブル信号ＰＡＥがＬレベルであり、ＭＯＳトラン
ジスタ９１および９４がオン状態とされ、ＭＯＳトラン
ジスタ９２および９３のゲートは、ノードＮｘおよびＮ
ｕ上のプリチャージ（イコライズ）電位に保持されてお
り、オフ状態を維持する。したがってノードＮｙおよび
ＮｚはＭＯＳトランジスタ９１および９４を介してそれ
ぞれ電源電位Ｖｃｃｐレベルにプリチャージされる。応
じて、出力信号ＲＤおよび／ＲＤは、インバータ１０４
および１０５により、Ｌレベルに保持される。
【０１５４】データ読出時においては、グローバルＩＯ
線ＧＩＯおよび／ＧＩＯが一旦イコライズされる。これ
により、ＭＯＳトランジスタ９５、９６、９７および９
８のゲート電位が等しくされ、これらのコンダクタンス
が同じとされる。ＭＯＳトランジスタ９５〜９８の動作
特性にばらつきが生じている場合においても、ノードＮ
ｕ，Ｎｖ，ＮｗおよびＮｘは、これらのゲート電位、す
なわち周辺回路用電源電位Ｖｃｃｐレベルに保持され
る。次いで、グローバルＩＯ線ＧＩＯおよび／ＧＩＯ上
に読出データが伝達され、またプリアンプイネーブル信
号ＰＡＥが活性状態のＨレベルとされる。このときまだ
遅延回路８３からの出力信号はＬレベルを維持してい
る。したがって、プリアンプイネーブル信号ＰＡＥがＨ
レベルとされたときに、正確に読出データがグローバル
ＩＯ線ＧＩＯおよび／ＧＩＯ上に伝達されていない場合
であっても、第２の増幅器８２においては、ＭＯＳトラ
ンジスタ１０２および１０３がオフ状態を維持してお
り、放電経路が存在しないため、ノードＮｙおよびＮｚ
はプリチャージ電位Ｖｃｃｐを維持しており、出力デー
タ信号ＲＤおよび／ＲＤはＬレベルを維持する。したが
ってプリアンプの過度応答時における無効データの出力
が防止される。またこの第１の増幅器８１の増幅動作に
より出力信号ＲＤおよび／ＲＤはともにＨレベルとされ
るのも防止することができ、テスト動作時において内部
読出データバスＲＤＡの電位が低下するのを防止でき
る。
【０１５５】プリアンプイネーブル信号ＰＡＥがＨレベ
ルとされると、第１の増幅器８１は、ＭＯＳトランジス
タ９９がオン状態とされ、このグローバルＩＯ線ＧＩＯ
および／ＧＩＯ上に現われたデータ信号を差動的に増幅
する。このとき、内部ノードＮｕ，Ｎｖ，ＮｗおよびＮ
ｘは、設定された電位を動作開始電位として動作するた
め、常に安定にかつ正確に所望の動作特性をもって高速
で増幅動作を行なうことができる。今、グローバルＩＯ
線ＧＩＯ上の電位がＨレベルであり、グローバルＩＯ線
／ＧＩＯ上の電位がＬレベルであるとする。この状態に
おいて、ノードＮｖの電位がＨレベル、ノードＮｕの電
位がＬレベルとなり、またノードＮｗの電位がＬレベ
ル、ノードＮｘの電位レベルがＨレベルとされる。
【０１５６】第２の増幅器８２においては遅延回路８３
からの出力信号がＨレベルに立上がるとＭＯＳトランジ
スタ１０２および１０３が導通し、この第２の増幅器８
２の増幅動作が開始される。ＭＯＳトランジスタ９２は
ノードＮｘ上のＨレベルの信号電位ゲートにを受け、Ｍ
ＯＳトランジスタ９３は、ノードＮｕ上の信号電位をゲ
ートに受ける。また、ＭＯＳトランジスタ１００および
１０１は、それぞれグローバルＩＯ線ＧＩＯおよび／Ｇ
ＩＯ上の信号電位をゲートに受けている。ＭＯＳトラン
ジスタ９２のコンダクタンスはＭＯＳトランジスタ９３
のコンダクタンスよりも小さく、またＭＯＳトランジス
タ１００のコンダクタンスはＭＯＳトランジスタ１０１
のコンダクタンスよりも大きくされる。したがって、ノ
ードＮｙの電位が低下し、インバータ１０４の出力信号
ＲＤがＨレベルとされる。ノードＮｚの電位が、ＭＯＳ
トランジスタ９３により、電源電位Ｖｃｃレベルに保持
される。この第１の増幅器８１の増幅信号をさらに第２
の増幅回路８２で増幅することにより、第１の増幅回路
８１の小振幅の出力信号を高速で増幅して、電源電位レ
ベルＶｃｃｐの振幅を有する信号ＲＤおよび／ＲＤを生
成することができる。
【０１５７】以上のように、この実施の形態３に従うプ
リアンプの構成に従えば、内部ノードを、すべて非活性
化時にイコライズすることにより、フローティング状態
を防止することができ、かつ回路構成要素の製造パラメ
ータのばらつきに起因する内部電位のオフセットを防止
することができ、第１および第２の増幅器８１および８
２の動作点を常に一定とすることができ、安定に増幅動
作を行なうことができ、無効データなどの過度応答によ
る誤ったデータの出力を防止することができる。また、
テスト動作時に内部読出データバスＲＤＡの両信号線Ｒ
ＤＡ〈ｉ〉，／ＲＤＡ〈ｉ〉が共に低下するのを防止す
ることができ、正確にメモリセルの良／不良を防止でき
る。
【０１５８】［変更例１］図１６（Ａ）はこの発明の実
施の形態３のプリアンプの変更例１の構成を示す図であ
る。図１６（Ａ）においては、信号／ＲＤの発生部の構
成のみを示す。信号ＲＤを発生する部分も、同様の構成
により容易に実現される。また、以下の説明において
は、グローバルＩＯバス／サブＩＯバスの階層ＩＯバス
構造を有さない一般のＤＲＡＭへの適用も意図している
ため、ＩＯバス線ＩＯ，／ＩＯが総称的に示される。ま
た以下に示す変更例の構成は、図３０に示すような構成
を有するＤＲＡＭにも適用可能である。図１６（Ａ）に
示すプリアンプを図１５に示す構成に代えて用いる場
合、信号／ＲＤをＬレベルに固定するリセットトランジ
スタを設けるか、または信号／ＲＤをインバータで受
け、かつこのインバータの入力部を、プリアンプイネー
ブル信号ＰＡＥの非活性化時電源電位Ｖｃｃｐレベルへ
プリチャージするプリチャージトランジスタが設けられ
る。以下の図１６（Ａ）等において示す変更例において
は、このプリアンプの活性化シーケンスのみが考察対象
となるため、プリアンプの概念的構成のみが示される。
【０１５９】図１６（Ａ）において、プリアンプ７は、
遅延プリアンプイネーブル信号ＰＡＥに応答して活性化
される第１の増幅段ＳＴＧ１と、遅延回路８３からの遅
延プリアンプイネーブル信号ＰＡＥに応答して活性化さ
れ、第１の増幅段ＳＴＧ１の出力信号を増幅する第２の
増幅段ＳＴＧ２を含む。第１の増幅段ＳＴＧ１は、Ｖｃ
ｃｐ供給ノード７９とノードＮαとの間に接続されかつ
そのゲートがノードＮβに接続されるｐチャネルＭＯＳ
トランジスタＱＴ１と、Ｖｃｃｐ供給ノード７９とノー
ドＮβとの間に接続されかつそのゲートがノードＮβに
接続されるｐチャネルＭＯＳトランジスタＱＴ２と、ノ
ードＮαとノードＮγとの間に接続されかつそのゲート
がＩＯ線／ＩＯに接続されるｎチャネルＭＯＳトランジ
スタＱＴ３と、ノードＮβとノードＮγとの間に接続さ
れかつそのゲートがＩＯ線ＩＯに接続されるｎチャネル
ＭＯＳトランジスタＱＴ４を含む。ノードＮγは、プリ
アンプイネーブル信号ＰＡＥをゲートに受けるｎチャネ
ルＭＯＳトランジスタＱＴ５を介して接地ノードに結合
される。
【０１６０】第２の増幅段ＳＴＧ２は、Ｖｃｃｐ供給ノ
ード７９と出力ノードとの間に接続されかつそのゲート
がノードＮαに接続されるｐチャネルＭＯＳトランジス
タＱＴ６と、接続ノードとノードＮｓとの間に接続され
かつそのゲートがＩＯ線ＩＯに接続されるｎチャネルＭ
ＯＳトランジスタＱＴ７を含む。ノードＮｓと接地ノー
ドとの間に、プリアンプイネーブル信号ＲＡＥを遅延す
る遅延回路８３ａの出力信号をゲートに受けるｎチャネ
ルＭＯＳトランジスタＱＴ８が設けられる。
【０１６１】この図１６（Ａ）に示すプリアンプ７の構
成においては、第１の増幅段ＳＴＧ１がプリアンプイネ
ーブル信号ＰＡＥにより活性状態とされて、ＩＯ線ＩＯ
および／ＩＯ上の信号振幅が増幅した後に、遅延回路８
３の出力信号に従って第２の増幅段ＳＴＧ２が活性状態
とされて増幅動作を行なう。したがって、ＩＯ線ＩＯお
よび／ＩＯ上の信号電位の不確定状態においても、無効
データの出力は防止され、確実に正確な内部読出データ
を生成することができる。
【０１６２】プリアンプイネーブル信号ＰＡＥの非活性
化時においては、ノードＮαおよびＮβは、電源電位Ｖ
ｃｃｐレベルにプリチャージされ、第２の増幅段ＳＴＧ
２のＭＯＳトランジスタＱＴ６はオフ状態とされる。
【０１６３】［変更例２］図１６（Ｂ）は、この発明の
実施の形態３のプリアンプの変更例２の構成を示す図で
ある。図１６（Ｂ）においても、２段の増幅段ＳＴＧ１
およびＳＴＧ２をプリアンプ７が備える。第１の増幅段
ＳＴＧ１は、ノードＫ１とノードＫ２の間に接続されか
つそのゲートがＩＯ線／ＩＯに接続されるｐチャネルＭ
ＯＳトランジスタＱＴ１０と、ノードＱ１とノードＱ３
との間に接続されかつそのゲートがＩＯ線ＩＯに接続さ
れるｐチャネルＭＯＳトランジスタＱＴ１１と、ノード
Ｑ２と接地ノードとの間に接続されかつそのゲートがノ
ードＫ３に接続されるｎチャネルＭＯＳトランジスタＱ
Ｔ１２と、ノードＫ３と接地ノードとの間に接続されか
つそのゲートがノードＫ３に接続されるｎチャネルＭＯ
ＳトランジスタＱＴ１３を含む。ノードＫ１は、プリア
ンプイネーブル信号／ＰＡＥをゲートに受けるｐチャネ
ルＭＯＳトランジスタＱＴ１４を介してＶｃｃｐ供給ノ
ード７９に結合される。
【０１６４】第２の増幅段ＳＴＧ２は、ノードＫ４と出
力ノードとの間に接続されかつそのゲートがＩＯ線ＩＯ
に接続されるｐチャネルＭＯＳトランジスタＱＴ１５
と、出力ノードと接地ノードとの間に接続されかつその
ゲートがノードＫ２に接続されるｎチャネルＭＯＳトラ
ンジスタＱＴ１６を含む。ノードＫ４は、プリアンプイ
ネーブル信号／ＰＡＥを遅延回路８３ｂを介してゲート
に受けるｐチャネルＭＯＳトランジスタＱＴ１７を介し
てＶｃｃｐ供給ノード７９に結合される。
【０１６５】プリアンプイネーブル信号／ＰＡＥが非活
性状態のＨレベルのとき、ＭＯＳトランジスタＱＴ１４
およびＱＴ１７はともにオン状態にされる。ノードＫ２
は、接地電位レベルに保持され、ＭＯＳトランジスタＱ
Ｔ１６がオフ状態とされる。また、ＭＯＳトランジスタ
ＱＴ１７は、遅延回路８３ｂの出力信号に従って、オフ
状態になる。
【０１６６】データ読出時において、プリアンプイネー
ブル信号／ＰＡＥが活性状態のＬレベルとされると、Ｍ
ＯＳトランジスタＱＴ１４が導通し、ノードＫ１が電源
電位Ｖｃｃｐレベルに充電される。ＩＯ線ＩＯおよび／
ＩＯ上の信号電位に従って、ノードＫ２の電位が変化す
る。このノードＫ２の電位が変化した後に、遅延回路８
３ｂの出力信号がＬレベルとされ、ＭＯＳトランジスタ
ＱＴ１７がオン状態となり、第２の増幅段ＳＴＧ２が活
性状態とされる。ノードＫ２の電位に従って、ＭＯＳト
ランジスタＱＴ１６が高速で出力ノードを放電するか、
またはＭＯＳトランジスタＱＴ１５が出力ノードを充電
する。これにより、無効または不確定データの出力を伴
うことなく、正確なデータが出力される。
【０１６７】［変更例３］図１６（Ｃ）は、この発明の
プリアンプの変更例３の構成を示す図である。この図１
６（Ｃ）に示す構成は、図１６（Ｂ）の構成と、プリア
ンプイネーブル信号ＰＡＥに応答して導通するＭＯＳト
ランジスタＱＴ５が第１の増幅段ＳＴＧ１に設けられ、
また第２の増幅段ＳＴＧ２に対し、遅延回路８３ａの出
力信号に応答して導通するｎチャネルＭＯＳトランジス
タＱＴ８が設けられる点が異なる。この第１の増幅段Ｓ
ＴＧ１および第２の増幅段ＳＴＧ２は、プリアンプイネ
ーブル信号ＰＡＥおよび／ＰＡＥの非活性化時、Ｖｃｃ
ｐ供給ノード７９および接地ノードから分離される。こ
の図１６（Ｃ）に示す構成においても、遅延回路８３ａ
および８３ｂにより、第２の増幅段ＳＴＧ２は、第１の
増幅段ＳＴＧ１よりも遅れて活性状態とされる。したが
って、第１の増幅段ＳＴＧ１の出力信号が確定した後に
第２の増幅段ＳＴＧ２が増幅動作を行ない、不確定デー
タの出力が防止される。
【０１６８】［変更例４］図１７（Ａ）は、この発明の
実施の形態３のプリアンプの変更例４の構成を示す図で
ある。図１７（Ａ）においては、プリアンプ７は、２段
の増幅段ＳＴＧ１およびＳＴＧ２を含む。遅延回路８３
ａ（または８３ｂ）は、プリアンプイネーブル信号ＰＡ
Ｅ（または／ＰＡＥ）を遅延して第１の増幅段ＳＴＧ１
に与える。したがってこの図１７（Ａ）に示す構成の場
合、第２の増幅段ＳＴＧ２が先に活性状態とされ、次い
で第１の増幅段ＳＴＧ１が活性状態とされる。これらの
第１および第２の増幅段ＳＴＧ１およびＳＴＧ２の構成
は、先の図１６（Ａ）ないし（Ｃ）のいずれが用いられ
てもよい。第２の増幅段ＳＴＧ２が先に活性状態とされ
ると、この第２の増幅段ＳＴＧ２の内部ノードの電位が
フローティング状態から解放され、次いで第１の増幅段
ＳＴＧ１が遅延回路８３ａ（または８３ｂ）の出力信号
に従って活性化されてＩＯ線ＩＯおよび／ＩＯ上の信号
を増幅する。第１の増幅段ＳＴＧ１が活性化されるとき
には、ＩＯ線ＩＯおよび／ＩＯの信号電位は確定状態と
されており、無効データ信号は出力されていない。した
がって、この第１の増幅段ＳＴＧ１の出力信号に従って
第２の増幅段ＳＴＧ２は増幅動作を行なって高速で内部
読出データ／ＲＤを生成する。これにより、第２の増幅
段ＳＴＧ２はイネーブルされ、内部ノードの電位が確定
した後に第１の増幅段ＳＴＧ１から確定データが出力さ
れるため、第２の増幅段ＳＴＧ２から無効データ信号を
出力されるのを防止することができ、また高速に有効デ
ータ信号を出力することができる。
【０１６９】［変更例５］図１７（Ｂ）は、この発明の
実施の形態３のプリアンプの変更例５の構成を示す図で
ある。図１７（Ｂ）において、ｎ段の増幅段ＳＴＧ１〜
ＳＴＧｎがカスケード接続される。増幅段ＳＴＧ１〜Ｓ
ＴＧｎは、それぞれプリアンプイネーブル信号ＰＡＥ
１，／ＰＡＥ１〜ＰＡＥｎ，／ＰＡＥｎに応答して活性
状態とされる。初段の増幅段ＳＴＧ１から順次活性状態
とされる。ｎ段の増幅段が設けられている場合であって
も、有効データが出力されてから次段の増幅段が活性状
態とされるため、有効データに従って増幅動作を行なう
ことができ、無効（不確定）データの出力が防止され
る。
【０１７０】この図１７（Ｂ）に示す構成において、増
幅段ＳＴＧ１〜ＳＴＧｎの各々は、活性化信号ＰＡＥ
（ＰＡＥ１〜ＰＡＥｎ）および／ＰＡＥ（／ＰＡＥ１〜
／ＰＡＥｎ）の一方のみで活性状態とされてもよい。ｎ
段の増幅段が用いられるプリアンプにおいても、順次増
幅段を活性状態とすることにより無効データ（不確定）
の出力を防止することができる。
【０１７１】［変更例６］図１７（Ｃ）は、この発明の
実施の形態３のプリアンプの変更例６の構成を示す図で
ある。図１７（Ｃ）においては、プリアンプ７は、ｎ段
のカスケード接続された増幅段ＳＴＧ１〜ＳＴＧｎを含
む。初段の増幅段ＳＴＧ１は、プリアンプイネーブル信
号ＰＡＥ１および／ＰＡＥ１により活性状態とされ、第
２の増幅段ＳＴＧ２は、プリアンプイネーブル信号ＰＡ
Ｅ２により活性状態とされる。最終段の増幅段ＳＴＧｎ
はプリアンプイネーブル信号／ＰＡＥｎにより活性状態
とされる。増幅段ＳＴＧ１〜ＳＴＧｎの構成がそれぞれ
異なる場合においても、初段の増幅段ＳＴＧ１から順次
活性状態とすることにより先の変更例と同様、無効（不
確定）データ信号の出力を防止することができる。
【０１７２】図１７（Ｂ）および（Ｃ）においては、増
幅段ＳＴＤ１〜ＳＴＤｎの構成において、最終段の増幅
段ＳＴＧｎのみがクロックドインバータの構成を備え、
残りの増幅段はカレントミラー回路の構成を備えてても
よい。逆に、初段の増幅段ＳＴＧ１のみがカレントミラ
ー回路の構成を備え、残りの増幅段ＳＴＧ２〜ＳＴＧｎ
がすべてクロックドインバータの構成を備えていてもよ
い。また複数のカレントミラー型差動増幅回路および複
数のクロックドインバータが用いられてもよい。
【０１７３】なお、図１６（Ａ）〜図１７（Ｃ）の増幅
段それぞれにおいて内部ノードをイコライズするための
イコライズトランジスタが設けられていてもよい。
【０１７４】［変更例７］図１８（Ａ）は、この発明の
実施の形態３のプリアンプの変更例７の構成を示す図で
ある。図１８（Ａ）においては、ｎ段の増幅段ＳＴＧ１
〜ＳＴＧｎが縦続接続される。これらの増幅段ＳＴＧ１
〜ＳＴＧｎは、プリアンプイネーブル信号ＰＡＥ１，／
ＰＡＥ１〜ＰＡＥｎ，／ＰＡＥｎに応答してそれぞれ活
性化される。プリアンプイネーブル信号ＰＡＥ２〜ＰＡ
Ｅｎは、遅延回路８３ａａ〜８３ａｍによりそれぞれプ
リアンプイネーブル信号ＰＡＥ１を遅延して発生され
る。プリアンプイネーブル信号／ＰＡＥ２〜／ＰＡＥｎ
は、遅延回路８３ｂａ〜８３ｂｍによりプリアンプイネ
ーブル信号／ＰＡＥ１を遅延してそれぞれ発生される。
この増幅段の構成は、先の図１７（Ｂ）および（Ｃ）に
示す構成と同じである。図１８（Ａ）に示す構成におい
て、さらに、ＩＯ線ＩＯおよび／ＩＯと第１の増幅段Ｓ
ＴＧ１との間にプリアンプイネーブル信号ＰＡＥ０に応
答して導通するスイッチング素子ＳＷａおよびＳＷｂが
設けられる。このプリアンプイネーブル信号ＰＡＥ０
は、第１の増幅段ＳＴＧ１の活性化よりも遅いタイミン
グで活性状態とされる。図１８（Ａ）においては、この
プリアンプイネーブル信号ＰＡＥ０は、プリアンプイネ
ーブル信号ＰＡＥｎを受ける遅延回路８３ａｎから発生
されるように示される。しかしながら、この増幅段ＳＴ
Ｇ１〜ＳＴＧｎのすべての活性化に要する時間を考慮し
て、図の破線で示すように、適当なタイミングで活性状
態とされてもよい。
【０１７５】図１８（Ａ）に示す構成の場合、初段の増
幅段ＳＴＧ１が活性化されて、内部ノード電位が確定さ
れた後に、ＩＯ線ＩＯおよび／ＩＯが第１の増幅段ＳＴ
Ｇ１に電気的に接続される。したがって、第１の増幅段
ＳＴＧ１は、内部電位が確定した状態から増幅動作を行
なうため、安定に増幅動作を行なうことができる。これ
は、後段の増幅段ＳＴＧ２〜ＳＴＧｎにおいても同様で
ある。したがって無効データの発生を伴うことなく安定
かつ高速に内部読出データ／ＲＤを出力することができ
る。特に、ＩＯ線ＩＯおよび／ＩＯ上の電位レベルが確
定した後にスイッチング素子ＳＷａおよびＳＷｂが導通
状態とされることにより、無効データが第１の増幅段Ｓ
ＴＧ１へ伝達されるのを防止することができ、無効デー
タ出力が生成されるのを防止することができる。
【０１７６】［変更例８］図１８（Ｂ）は、プリアンプ
の変更例８の構成を示す図である。図１８（Ｂ）に示す
構成においては、ｎ段の増幅段ＳＴＧ１〜ＳＴＧｎが縦
続接続される点は、図１８（Ａ）に示す構成と同じであ
る。ＩＯ線ＩＯおよび／ＩＯと第１の増幅段ＳＴＧ１と
の間に、プリアンプイネーブル信号／ＰＡＥ０に応答し
て導通するｐチャネルＭＯＳトランジスタで構成される
スイッチング素子ＳＷｃおよびＳＷｄが設けられる。こ
のプリアンプイネーブル信号／ＰＡＥ０は、プリアンプ
イネーブル信号／ＰＡＥｎを受ける遅延回路８３ｂｎか
ら出力される。しかしながらこのプリアンプイネーブル
信号／ＰＡＥ０は、第１の増幅段ＳＴＧ１の活性化より
も遅いタイミングで活性状態とされればよい。この図１
８（Ｂ）に示す構成においても増幅段ＳＴＧ１〜ＳＴＧ
ｎの内部電位が所定の電位に設定された後にＩＯ線ＩＯ
および／ＩＯから有効データ信号が出力される。したが
って所望の動作特性で増幅段が動作し、無効データ信号
の出力が防止される。
【０１７７】［変更例９］図１８（Ｃ）は、プリアンプ
の変更例９の構成を示す図である。図１８（Ｃ）に示す
構成においては、増幅段ＳＴＧ１〜ＳＴＧｎが縦続接続
される点は先の変更例７および８と同じである。第１の
増幅段ＳＴＧ１とＩＯ線ＩＯおよび／ＩＯとの間で、プ
リアンプイネーブル信号ＰＡＥ０および／ＰＡＥ０に応
答して導通するＣＭＯＳトランスミッションゲートで構
成されたスイッチング素子ＳＷｅおよびＳＷｆが設けら
れる。このＣＭＯＳトランスミッションゲートでスイッ
チング素子ＳＷｅおよびＳＷｆを構成することにより、
信号伝搬損失を伴うことなくＩＯ線ＩＯおよび／ＩＯ上
の信号電位を第１の増幅段ＳＴＧ１へ伝達することがで
きる。この図１８（Ｃ）に示す構成は、図１８（Ａ）お
よび（Ｂ）に示す構成の組合せであり、これらの変更例
と同様の効果を得ることができる。
【０１７８】これらの図１８（Ａ）〜（Ｃ）に示す増幅
段ＳＴＧ１〜ＳＴＧｎそれぞれにおいても、内部ノード
の電位をイコライズするためのイコライズトランジスタ
が設けられてもいてもよい。
【０１７９】以上のように、この発明の実施の形態３に
従えば、複数段の増幅器で構成されるプリアンプの増幅
器を、順次活性状態とするように構成したため、無効デ
ータ信号が出力されるのを防止することができ、かつ内
部ノード電位が確定状態とされてから増幅動作を行なっ
ているため、安定な増幅動作を行なうことができ、無効
データの出力が防止される。特に、複数のメモリアレイ
に共通に設けられるテスト回路を利用する場合において
も初段から順次活性化すれば、無効データ出力およびプ
リアンプの過度応答によるデータ信号の変化による内部
読出データバスＲＤＡ０〜ＲＤＡ３の放電を防止するこ
とができ、正確に複数ビットのメモリセルのデータをテ
ストすることができる。
【０１８０】［実施の形態４：出力バッファ］図１９
は、この発明の実施の形態４に従う出力バッファの構成
を示す図である。図１９において、出力バッファは、周
辺回路用電源電位Ｖｃｃｐレベルの振幅を有する内部読
出信号／ＲＯを受けて外部電源電位Ｖｃｃよりも高い振
幅を有する信号を生成するドライブ回路ＯＤａと、外部
電源ノード１１０とデータ出力ノードＮＤＱとの間に接
続されかつそのゲートにドライブ回路ＯＤａの出力信号
を受けるｎチャネルＭＯＳトランジスタＯＱ１と、周辺
回路用電源電位Ｖｃｃｐレベルの振幅を有する内部出力
データ信号ＲＯを受け、外部電源電位Ｖｃｃよりも高い
高電圧Ｖｐｐレベルに変換するレベル変換回路ＬＶと、
データ出力ノードＮＤＱと接地ノードとの間に接続され
かつそのゲートにレベル変換回路ＬＶの出力信号を受け
るｎチャネルＭＯＳトランジスタＯＱ２を含む。内部高
電圧Ｖｐｐは、たとえばワード線駆動のために用いられ
る内部高電圧であり、外部電源電位Ｖｃｃが、たとえば
３．３Ｖ程度のとき、内部高電圧Ｖｐｐは４．５Ｖ程度
にされる（ただし、外部装置の動作電源電位が５Ｖ程度
のとき）。
【０１８１】レベル変換回路ＬＶは、内部高電圧Ｖｐｐ
供給ノード（以下、Ｖｐｐ供給ノードと称す）１０１と
内部ノード１０８ａの間に接続されかつそのゲートが内
部ノード１０８ｂに接続されるｐチャネルＭＯＳトラン
ジスタ１１３と、Ｖｐｐ供給ノード１０１とノード１０
８ｂとの間に接続されかつそのゲートがノード１０８ａ
に接続されるｐチャネルＭＯＳトランジスタ１１４と、
ノード１０８ａと接地ノードとの間に接続されかつその
ゲートが内部出力データ信号ＲＯを受けるように結合さ
れるｎチャネルＭＯＳトランジスタ１１１と、ノード１
０８ｂと接地ノードとの間に接続されかつそのゲートが
インバータ１１５を介して内部出力データ信号ＲＯを受
けるように結合されるｎチャネルＭＯＳトランジスタ１
１２と、ノード１０８ｂ上の電位を反転するインバータ
１１６を含む。インバータ１１６の一方動作電源電位は
内部高電圧Ｖｐｐである。インバータ１１６の出力信号
がＭＯＳトランジスタＯＱ２のゲートへ与えられる。
【０１８２】ドライブ回路ＯＤａは、内部出力データ信
号／ＲＯがＬレベルのとき、外部電源電位Ｖｃｃよりも
高い電圧Ｖｃｐを出力してＭＯＳトランジスタＯＱ１の
ゲートへ与える。このときには、内部出力データ信号Ｒ
ＯはＨレベルであり、インバータ１１５の出力信号はＬ
レベルである。ＭＯＳトランジスタ１１１がオン状態、
ＭＯＳトランジスタ１１２がオフ状態とされ、ノード１
０８ｂの電位が、ＭＯＳトランジスタ１１４により内部
高電圧Ｖｐｐレベルにまで充電される。インバータ１１
６がこのノード１８ｂ上の信号を反転するため、ＭＯＳ
トランジスタＯＱ２のゲートへは、接地電位レベルの信
号が印加される。したがって、データ出力ノードＮＤＱ
は、ＭＯＳトランジスタＯＱ１を介して電源電位Ｖｃｃ
にまで充電される。電圧Ｖｃｐは、外部電源電位Ｖｃｃ
よりも十分高く、データ出力ノードＮＤＱへは、ＭＯＳ
トランジスタＯＱ１のしきい値電圧の損失を伴うことな
く外部電源電位Ｖｃｃが伝達される。
【０１８３】内部出力データ信号ＲＯがＬレベルのと
き、内部出力データ信号／ＲＯはＨレベルとされる。こ
のときには、ドライブ回路ＯＤａの出力信号がＬレベル
とされ、ＭＯＳトランジスタＯＱ１はオフ状態とされ
る。レベル変換回路ＬＶにおいては、ＭＯＳトランジス
タ１１１がオフ状態、ＭＯＳトランジスタ１１２がオン
状態とされ、ノード１０８ａが内部高電圧Ｖｐｐレベル
にまで充電される。このノード１０８ａの電位上昇によ
り、ＭＯＳトランジスタ１１４がオフ状態とされ、ノー
ド１０８ｂは接地電位レベルにまで放電される。インバ
ータ１１６からは、したがって、内部高電圧Ｖｐｐレベ
ルの信号が出力されてＭＯＳトランジスタＯＱ２のゲー
トへ与えられる。ＭＯＳトランジスタＯＱ２は、このゲ
ート電位に応答して、データ出力ノードＮＤＱを接地電
位レベルまで放電する。外部装置の電源電位レベルがた
とえば５Ｖのとき、ＭＯＳトランジスタＯＱ２のゲート
電位は４．５Ｖ程度である。したがって、ゲートおよび
ドレインの電位差は小さく、ピンチオフ点はドレイン近
傍に存在し、このＭＯＳトランジスタＯＱ２における高
電界印加領域は小さく、ホットキャリアの発生が抑制さ
れる。これにより、生成したホットキャリア（ホール）
によるゲート絶縁膜の劣化が防止され、ＭＯＳトランジ
スタＯＱ２の信頼性が向上する。
【０１８４】ドライブ回路ＯＤａの内部回路の構成につ
いては詳細に示していないが、内部変換回路ＬＶと同様
の構成または以下に示す昇圧回路の構成であればよい。
【０１８５】［変更例］図２０は、この発明の実施の形
態４の出力バッファの変更例の構成を示す図である。図
２０においては、内部出力データ信号ＲＯのレベルを変
換するために、ブースト回路１１８が用いられる。デー
タ出力ノードＮＤＱを充電するＭＯＳトランジスタＯＱ
１は、内部出力データ信号／ＲＯのレベルを変換するド
ライブ回路ＯＤａにより駆動される。ブースト回路１１
８は、外部電源ノード１１０とノード１１８ａとの間に
接続され、かつそのゲートがノード１１８ｂに接続され
るｐチャネルＭＯＳトランジスタ１２８と外部電源ノー
ドＶｃｃとノード１１８ｂとの間に接続され、かつその
ゲートがノード１１８ａに接続されるｐチャネルＭＯＳ
トランジスタ１２９と、ノード１１８ａと接地ノードと
の間に接続されかつそのゲートが内部出力データ信号Ｒ
Ｏを受けるように接続されるｎチャネルＭＯＳトランジ
スタ１２３と、ノード１１８ｂと接地ノードとの間に接
続されかつそのゲートが内部出力データ信号ＲＯをイン
バータ１２５を介して受けるように接続されるｎチャネ
ルＭＯＳトランジスタ１２４と、ノード１１８ｂ上の信
号を反転するインバータ１２６と、インバータ１２６の
出力信号に従ってチャージポンプ動作を行なって電荷を
ノード１１８ｃへ供給するチャージポンプキャパシタ１
２７と、外部電源ノード１１０とノード１１８ｃとの間
に接続されかつそのゲートが外部電源ノード１１０に接
続されるｎチャネルＭＯＳトランジスタ１２０と、ノー
ド１１８ｃとノード１１８ｄとの間に接続されかつその
ゲートがノード１１８ｂに接続されるｐチャネルＭＯＳ
トランジスタ１１８ａと、ノード１１８ｄと接地ノード
との間に接続されかつそのゲートがノード１１８ｂに接
続されるｎチャネルＭＯＳトランジスタ１２２を含む。
【０１８６】ノード１１８ｄがＭＯＳトランジスタＯＱ
２のゲートに接続される。ＭＯＳトランジスタ１２０
は、そのゲートおよびドレインが外部電源ノード１１０
に結合されており、ソースフォロアモードで動作し、ノ
ード１１８ｃにＶｃｃ−Ｖｔｈｎの電位を伝達する。こ
こで、ＶｔｈｎはＭＯＳトランジスタ１２０のしきい値
電圧である。次に、このブースト回路１１８の動作につ
いて説明する。
【０１８７】内部出力データ信号ＲＯがＬレベルのと
き、ＭＯＳトランジスタ１２３がオフ状態、ＭＯＳトラ
ンジスタ１２４がオン状態とされる。ノード１１８ｂが
接地電位レベルへ放電され、インバータ１２６の出力信
号が外部電源電位Ｖｃｃレベルに立上がる。このインバ
ータ１２６の出力信号の立下がりに応答して、チャージ
ポンプキャパシタ１２７がチャージポンプ動作を行な
い、ノード１１８ｃへ電荷を供給する。ノード１１８ｃ
は、ＭＯＳトランジスタ１２０によりプリチャージされ
ており、したがってこのチャージポンプキャパシタ１２
７のチャージポンプ動作により、ノード１１８ｃの電位
は２・Ｖｃｃ−Ｖｔｈｎとなる。ＭＯＳトランジスタ１
３０が、ノード１１８ｂの電位が接地電位レベルである
ためオン状態となり、ノード１１８ｄへ、このノード１
１８ｃ上の電位２・Ｖｃｃ−Ｖｔｈｎを伝達し、応じて
ＭＯＳトランジスタＯＱ２がオン状態とされる。ＭＯＳ
トランジスタＯＱ２のゲート電位は２・Ｖｃｃ−Ｖｔｈ
ｎレベルであり、外部電源電位Ｖｃｃが３．３Ｖであ
り、Ｖｔｈｎが１Ｖのとき、このノード１１８ｄの電位
は５．３Ｖとなり、外部装置の電源電位である５Ｖより
も高くなる。この状態においては、ＭＯＳトランジスタ
ＯＱ２において、ピンチオフ現象が生じず、したがって
高電界印加領域が生じず、ホットキャリアの発生は抑制
される。この状態においては、出力ノードＮＤＱは接地
電位レベルへ高速で放電される（ＭＯＳトランジスタＯ
Ｑ２のコンダクタンスは、内部高電圧Ｖｐｐ印加時より
もさらに大きくなるため）。
【０１８８】内部出力データ信号ＲＯがＨレベルのとき
には、ＭＯＳトランジスタ１２３がオン状態、ＭＯＳト
ランジスタ１２４がオフ状態とされ、ノード１１８ｂ
は、ＭＯＳトランジスタ１２９により外部電源電位Ｖｃ
ｃレベルにまで充電される。この状態においては、イン
バータ１２６の出力信号がＬレベルに立下がり、ノード
１１８ｃの電位は、チャージポンプキャパシタ１２７の
チャージポンプ動作により低下する。しかしながらこの
ノード１１８ｃの電位は、ＭＯＳトランジスタ１２０の
プリチャージ機能により、即座にＶｃｃ−Ｖｔｈｎレベ
ルにまで回復される。ノード１１８ｂの電位がＨレベル
であるため、ＭＯＳトランジスタ１３０がオフ状態、Ｍ
ＯＳトランジスタ１２２がオン状態とされ、ＭＯＳトラ
ンジスタＯＱ２のゲートは接地電位レベルへ放電され、
ＭＯＳトランジスタＯＱ２はオフ状態とされる。この状
態においては、ドライブ回路ＯＤａの出力信号の電位は
Ｖｃｐレベルとなり、ＭＯＳトランジスタＯＱ１を介し
て出力ノードＮＤＱが外部電源電位Ｖｃｃレベルにまで
充電される。
【０１８９】ドライブ回路ＯＤａは、このブースト回路
１１８と同様の構成を備えていてもよい。
【０１９０】以上のように、この発明の実施の形態４に
従う出力バッファにおいては、出力ノード放電用のＭＯ
Ｓトランジスタのゲート電位は、外部電源電位よりも高
くするように構成したため、この放電用の出力ＭＯＳト
ランジスタの高電界印加領域の発生が抑制され、ホット
キャリアのゲート絶縁膜中へのトラップによるゲート絶
縁膜の劣化を防止することができ、素子の信頼性が改善
され、応じて半導体記憶装置の信頼性が改善される。
【０１９１】［実施の形態５：アドレス変化検知信号発
生回路］図２１（Ａ）はアドレス変化検知信号発生回路
の構成を示す図である。図２１（Ａ）において、アドレ
ス変化検知信号発生回路は、図１に示すアドレスバッフ
ァ３から発生される（コラムアドレスストローブ信号／
ＣＡＳの活性化に応答して）列アドレス信号ビットＣＡ
〈ｉ〉を受けるインバータ１４７と、列アドレス信号ビ
ットＣＡ〈ｉ〉を受ける３段の縦続接続されたインバー
タ１４８、１４９および１５０と、インバータ１５０の
出力信号を受けるインバータ１５１と、インバータ１４
７の出力信号を受ける３段の縦続接続されたインバータ
１５４、１５５および１５６と、インバータ１５６の出
力信号を受けるインバータ１５３と、Ｖｃｃｐ供給ノー
ド７９と出力ノードＦとの間に直列に接続されるｐチャ
ネルＭＯＳトランジスタ１５７および１５８と、出力ノ
ードＦと接地ノードとの間に直列に接続されるｎチャネ
ルＭＯＳトランジスタ１６１および１６２と、Ｖｃｃｐ
供給ノード７９と出力ノードＦとの間に直列に接続され
るｐチャネルＭＯＳトランジスタ１５９および１６０
と、出力ノードＦと接地ノードとの間に直列に接続され
るｐチャネルＭＯＳトランジスタ１６３および１６４を
含む。
【０１９２】ＭＯＳトランジスタ１５７は、列アドレス
信号ビットＣＡ〈ｉ〉をゲートに受け、ＭＯＳトランジ
スタ１５８は、インバータ１５１の出力信号をゲートに
受け、ＭＯＳトランジスタ１６１は、インバータ１５０
の出力信号をゲートに受け、またＭＯＳトランジスタ１
６２は列アドレス信号ビットＣＡ〈ｉ〉をゲートに受け
る。ＭＯＳトランジスタ１５９はそのゲートにインバー
タ１４７の出力信号を受け、ＭＯＳトランジスタ１６０
はそのゲートにインバータ１５３の出力信号を受け、Ｍ
ＯＳトランジスタ１５３はインバータ１５６の出力信号
をそのゲートに受け、ＭＯＳトランジスタ１６０はその
ゲートにインバータ１４７の出力信号をそのゲートに受
ける。出力ノードＦ上に現れる信号は、インバータ１５
２を介して反転され、列アドレス変化検知信号ＣＡＴが
生成される。このインバータ１５２が用いられているの
は、後に説明するＡＴＤ信号発生回路との論理的整合を
とるためである。次にこの図２１（Ａ）に示すアドレス
変化検知信号発生回路の動作について図２１（Ｂ）に示
す波形図を参照して説明する。
【０１９３】時刻ｔ１以前においては、列アドレス信号
ビットＣＡ〈ｉ〉はＬレベルである。この状態において
は、ＭＯＳトランジスタ１５７および１５８がオン状
態、またＭＯＳトランジスタ１６２がオフ状態である。
またさらに、ＭＯＳトランジスタ１５９および１６０お
よび１６３がオフ状態である。したがってノードＦはＭ
ＯＳトランジスタ１５７および１５８により電源電位Ｖ
ｃｃｐレベルにプリチャージされる。
【０１９４】時刻ｔ１において、列アドレス信号ビット
ＣＡ〈ｉ〉がコラムアドレスストローブ信号／ＣＡＳの
活性化に応答してアドレスバッファ３に取込まれてラッ
チされ、その電位レベルがＬレベルからＨレベルに変化
する。これに応答して、ＭＯＳトランジスタ１５７がオ
フ状態とされる。ノードＡの電位はインバータ１４８〜
１５１の有する遅延時間が経過した後にＬレベルからＨ
レベルへ立上がる。ノードＢは、インバータ１４８〜１
５０の有する遅延時間が経過した後にＨレベルからＬレ
ベルへ低下する。したがって、ノードＢがＨレベルにあ
る間、すなわち時刻ｔ１から時刻ｔ２の間ＭＯＳトラン
ジスタ１６１および１６２がともにオン状態とされるた
め、ノードＦは接地電位レベルへ放電される。すなわ
ち、ノードＦは、このＭＯＳトランジスタ１６１の有す
る遅延時間経過後Ｌレベルに低下する。
【０１９５】時刻ｔ１からインバータ１４７が有する遅
延時間が経過した後、ノードＣの電位がＨレベルからＬ
レベルへ低下し、ＭＯＳトランジスタ１５９がオン状態
とされる。また、このノードＣの電位はＬレベルに立下
がってから、インバータ１５４〜１５６が有する遅延時
間が経過した後に、ノードＥの電位がＨレベルに立上が
り、ＭＯＳトランジスタ１６３がオン状態とされる。こ
の状態においては、ＭＯＳトランジスタ１６４は既にイ
ンバータ１４７の出力信号に従ってオフ状態とされてい
る。ノードＥの電位がＨレベルに立上がってから、イン
バータ１５３の有する遅延時間が経過した後、ノードＤ
の電位はＬレベルに立下がり、ＭＯＳトランジスタ１６
０がオン状態とされる。これにより、ノードＦがＭＯＳ
トランジスタ１５９および１６０を介して充電され、そ
の電位レベルが時刻ｔ３において上昇する（正確には、
ＭＯＳトランジスタ１６０の有する遅延時間が経過した
後）。したがって、このノードＦは、ビットＣＡ〈ｉ〉
の立上り時には時刻ｔ１からＭＯＳトランジスタ１６２
の有する遅延時間経過後Ｌレベルに立下がり、インバー
タ１４７および１５３〜１５６の有する遅延時間が経過
するまでの間Ｌレベルを維持し、ノードＤがＬレベルに
立下がると、ＭＯＳトランジスタ１６０の有する遅延時
間経過後ノードＦの電位が時刻ｔ３においてＨレベルに
立上がる。
【０１９６】したがって、このノードＦの電位の立下が
りに応答して、インバータ１５２の有する遅延時間経過
後、アドレス変化検知信号ＣＡＴがＨレベルに立上が
り、時刻ｔ３において、このアドレス変化検知信号ＣＡ
ＴがＬレベルに低下する。ここでインバータ１５２の遅
延時間は無視している。
【０１９７】アドレス信号ビットＣＡ〈ｉ〉が時刻ｔ４
においてＨレベルからＬレベルに立下がると、ノードＡ
の電位は、インバータ１４８〜１５１が有する遅延時間
経過後、時刻ｔ６においてＬレベルに立下がり、ノード
Ｄの電位は、時刻ｔ４からインバータ１４８〜１５０が
有する遅延時間経過後の時刻ｔ５においてＨレベルに立
下がる。ノードＡは、時刻ｔ４からｔ６の間Ｈレベルに
あるため、ＭＯＳトランジスタ１５８はオフ状態を維持
する。一方、この列アドレス信号ビットＣＡ〈ｉ〉の立
下がりに応答して、ＭＯＳトランジスタ１６２はオフ状
態とされる。時刻ｔ４からインバータ１４７が有する遅
延時間が経過した後、ノードＣの電位がＨレベルに立上
がり、ＭＯＳトランジスタ１５９がオフ状態とされ、こ
れと並行して、ＭＯＳトランジスタ１６４がオン状態と
される。ノードＥの電位は、このインバータ１４７の出
力信号がＨレベルに立下がってから、インバータ１５４
〜１５６が有する遅延時間が経過した後にＬレベルに立
下がる。したがって、このインバータ１４７の出力信号
の立上がりに応答して、ＭＯＳトランジスタ１６３およ
び１６４がともにオン状態とされ、ノードＦの電位がＬ
レベルへ低下する。ノードＥの電位がＬレベルに立下が
ってから、インバータ１５３の有する遅延時間が経過し
た時刻ｔ７においてノードＤの電位がＨレベルに立下が
り、ＭＯＳトランジスタ１６０がオフ状態とされる。
【０１９８】一方、この時刻ｔ６において、ノードＡの
電位がＬレベルに立下がり、ＭＯＳトランジスタ１５８
がオン状態とされ、ノードＦは、ＭＯＳトランジスタ１
５７および１５８を介して充電され、その電位レベルが
Ｈレベルに立下がる。
【０１９９】したがって、列アドレス信号ビットＣＡ
〈ｉ〉の立下がり時においては、インバータ１４７の有
する遅延時間とＭＯＳトランジスタ１６４の遅延時間の
後、ノードＦの電位がＬレベルに低下し、アドレス変化
検出信号ＡＴＤがＨレベルに立上がる。
【０２００】インバータ１４７、１５１および１５３の
有する遅延時間がインバータ１４８〜１５０および１５
４〜１５６の有する遅延時間よりも十分小さい場合、こ
のノードＦがＬレベルに維持される時間は、３段のイン
バータの有する遅延時間により決定される。
【０２０１】この図２１（Ａ）に示す構成を利用するこ
とにより、列アドレス信号ビットＣＡ〈ｉ〉の立上がり
時においては、１段のトランジスタを介してノードＦの
電位がＬレベルに立下がり、また列アドレス信号ビット
ＣＡ〈ｉ〉の立下がり時においては、インバータ１４７
が有する遅延時間とＭＯＳトランジスタ１６４が有する
遅延時間経過した後に、ノードＦの電位がＬレベルに立
下がる。したがって列アドレス信号ビットの変化後高速
でノードＦの電位を変化させることができ、応じて列ア
ドレス信号ビットＣＡ〈ｉ〉の変化時高速でアドレス変
化検知信号ＣＡＴを活性状態とすることができる。
【０２０２】なお、図には示さないが、インバータ１４
８〜１５０を偶数段のインバータで構成し、またインバ
ータ１５４〜１５６を偶数段のインバータで構成すれ
ば、ノードＡ、Ｂ、ＤおよびＥの電位変化が応じて逆に
されるため、ノードＦの電位変化も応じて逆とされ、ア
ドレス信号ビットＣＡ〈ｉ〉の変化に従ってノードＦの
電位がＨレベルへ立上がる波形を得ることができる。
【０２０３】以上のように、この発明の実施の形態４の
アドレス変化検知信号発生回路においては、電源ノード
と接地ノードとの間に直列に接続されるＭＯＳトランジ
スタを、遅延回路とインバータを介して駆動するように
構成したため、列アドレス信号ビットの変化後高速でア
ドレス変化検知信号ＣＡＴを活性状態とすることができ
る。このアドレス変化検知信号ＣＡＴは、先の図１に示
すように、イコライズ信号／ＩＯＥＱおよびプリアンプ
イネーブル信号ＰＡＥの活性化タイミングを決定してお
り、したがって高速でデータの読出を行なうことがで
き、テスト回路に用いた場合、高速テストを実現するこ
とができる。
【０２０４】［変更例：ＡＴＤ信号発生回路］図２２
（Ａ）は、この発明の実施の形態５であるＡＴＤ信号回
路の変更例の構成を示す図である。図２２（Ａ）におい
て、ＡＴＤ信号発生回路は、ノード（信号線）ＮＮＤに
互いに並列に接続され、各々がアドレス変化検知信号発
生回路１６６ａ〜１６６ｄからのアドレス変化検知信号
ＣＡＴをゲートに受けるｎチャネルＭＯＳトランジスタ
１６７〜１７０を含む。図２２（Ａ）においては、アド
レス変化検知信号発生回路１６６ａ〜１６６ｄは、列ア
ドレス信号ビットＣＡ〈０〉〜ＣＡ〈１２〉の変化を検
知するように示される。ＭＯＳトランジスタ１６７〜１
７０は、対応のアドレス変化検知信号発生回路からのア
ドレス変化検知信号ＣＡＴがＨレベルとされると導通し
て、ノード（信号線）ＮＮＤを接地電位レベルへ放電す
る。
【０２０５】ＡＴＤ信号発生回路は、さらに、ノードＮ
ＮＤ上の信号電位を遅延する遅延回路１８０と、電源
（Ｖｃｃｐ供給）ノード７９とノードＮＮＤとの間に接
続されかつそのゲートに遅延回路１８０に出力信号を受
けるｐチャネルＭＯＳトランジスタ１６１と、ノードＮ
ＮＤ上の信号を反転するインバータ１７６と、インバー
タ１７６の出力信号を反転してノードＮＮＤ上に伝達す
るインバータ１７７と、ノードＮＮＤ上の信号を反転し
てアドレス変化検出信号ＡＴＤを発生するインバータ１
７８を含む。インバータ１７６は入力論理しきい値ＬＴ
Ｈ１を有し、インバータ１７８は、この入力論理しきい
値ＬＴＨ１よりも低い入力論理しきい値ＬＴＨ２を有す
る。
【０２０６】遅延回路１８０は、ノードＮＮＤが信号電
位を反転するインバータ１７２と、インバータ１７２の
出力信号を遅延する遅延キャパシタ１７９ａと、インバ
ータ１７２の出力信号を反転するインバータ１７３と、
インバータ１７３の出力信号を反転するインバータ１７
４と、インバータ１７４の出力信号を遅延する遅延キャ
パシタ１７９ｂと、インバータ１７４の出力信号を反転
するインバータ１７５を含む。インバータ１７５の出力
信号がＭＯＳトランジスタ１７１のゲートへ与えられ
る。このＭＯＳトランジスタ１７１の電流駆動力は、イ
ンバータ１７７の電流駆動力よりも十分大きくされる。
次に動作について、図２２（Ｂ）に示す波形図を参照し
て説明する。
【０２０７】時刻ｔ０以前においてはノードＮＮＤはＭ
ＯＳトランジスタ１７１によりＨレベルにプリチャージ
されており、インバータ１７８からのアドレス変化検出
信号ＡＴＤはＬレベルにある。
【０２０８】時刻ｔ０において、列アドレス信号ビット
ＣＡ〈ｉ〉がＨレベルに変化すると、アドレス変化検知
信号発生回路（図２１（Ａ）参照）がそれを検知して、
アドレス変化検知信号ＣＡＴを所定期間Ｈレベルとす
る。ＭＯＳトランジスタ１６７〜１７０の少なくとも１
つが導通し、ノードＮＮＤの電位レベルが低下する。ノ
ードＮＮＤの電位が低下すると、インバータ１７６およ
び１７７から構成されるラッチ回路により、このノード
ＮＮＤの電位低下が加速されかつ高速でＬレベルに低下
する。このノードＮＮＤの電位低下に応答して、インバ
ータ１７８が、アドレス変化検出信号ＡＴＤをＨレベル
とする。ノードＮＮＤの電位レベルがＬレベルに立下が
ってから、遅延回路１８０が有する遅延時間が経過した
後、この遅延回路１８０の出力信号がＬレベルとされ、
ＭＯＳトランジスタ１７１が導通し、ノードＮＮＤを充
電する。この時点においては、アドレス変化検知信号Ｃ
ＡＴはＬレベルとされており、ＭＯＳトランジスタ１６
７〜１７０はすべてオフ状態とされている。またこのＭ
ＯＳトランジスタ１７１の電流駆動力はインバータ１７
７の電流駆動よりも十分大きくされているため、ノード
ＮＮＤの電位レベルは、電源電位（Ｖｃｃｐ）レベルに
まで上昇する。このノードＮＮＤの電位上昇に応答し
て、インバータ１７８は、時刻ｔ２においてアドレス変
化検出信号ＡＴＤをＬレベルに立下げる。
【０２０９】ノードＮＮＤの電位レベルがＨレベルに立
上がってから、遅延回路１８０が有する遅延時間が経過
した後、この遅延回路１８０の出力信号もＨレベルとな
り、ＭＯＳトランジスタ１７１がオフ状態とされ、ノー
ドＮＮＤの充電動作が停止される。このノードＮＮＤの
Ｈレベルは、インバータ１７６および１７７で構成され
るラッチによりラッチされる。
【０２１０】時刻ｔ３において、列アドレス信号ビット
ＣＡ〈ｉ〉がＬレベルに立下がると、アドレス信号変化
検知信号ＣＡＴは所定期間Ｈレベルとされ、応じてアド
レス変化検出信号ＡＴＤがＨレベルに立上がり、遅延回
路１８０が有する遅延時間が経過した後、時刻ｔ４にお
いてアドレス変化検出信号ＡＴＤがＬレベルとされる。
このアドレス変化検出信号ＡＴＤがＨレベルの活性状態
とされる時間は、遅延回路１８０の有する遅延時間によ
り決定される。
【０２１１】図２２（Ｃ）は、アドレス変化検知信号Ｃ
ＡＴが活性状態のＨレベルとされるときのノードＮＮＤ
の電位変化をより詳細に示す図である。時刻Ｔ１におい
て、アドレス変化検知信号ＣＡＴがＨレベルとされる
と、ＭＯＳトランジスタ１６７〜１７０の少なくとも１
つが導通して、ノードＮＮＤの電位が低下する。インバ
ータ１７６の入力論理しきい値ＬＴＨ１は、十分高くさ
れている。したがってノードＮＮＤの電位がこの入力論
理しきい値ＬＴＨ１に到達すると、ノードＮＮＤの電位
は、インバータ１７６および１７７により、高速で放電
される。このノードＮＮＤの電位がインバータ１７８が
有する入力論理しきい値ＬＴＨ２よりも低くなると（時
刻ｔ２）、インバータ１７８からのアドレス変化検出信
号ＡＴＤがＨレベルとなる。遅延回路１８０が有する遅
延時間が経過すると、ノードＮＮＤがＭＯＳトランジス
タ１７１により充電され、その電位が上昇する。このノ
ードＮＮＤの電位が入力論理しきい値ＬＴＨ２よりも高
くなると（時刻Ｔ３）、アドレス変化検出信号ＡＴＤが
Ｌレベルとされる。
【０２１２】このインバータ１７６の入力論理しきい値
ＬＴＨ１をインバータ１７８の入力論理しきい値ＬＴＨ
２よりも高くしておくことにより、図２２（Ｃ）におい
て破線で示すようにアドレス変化検知信号ＣＡＴがノイ
ズなどの影響によりヒゲ状の形状で発生されたとして
も、この不完全なアドレス変化検知信号ＣＡＴに対して
も、所定の時間幅を有するアドレス変化検出信号ＡＴＤ
を確実に生成することができる。ヒゲ状の形状を有する
不完全なアドレス変化検知信号ＣＡＴが発生されると
（活性状態とされると）、ノードＮＮＤの電位が低下す
る。したがってこの不完全なアドレス変化検知信号ＣＡ
ＴによりノードＮＮＤの電位が入力論理しきい値ＬＴＨ
１よりも低くなると、インバータ１７６および１７７に
より、ノードＮＮＤの電位はＬレベルに設定される。こ
のノードＮＮＤの電位レベル低下に従って、インバータ
１７８がアドレス変化検出信号ＡＴＤを活性状態のＨレ
ベルとする。したがって、不完全なアドレス変化検知信
号ＣＡＴに対しても、ノードＮＮＤの電位が少し低下す
るだけで確実に所定の時間幅を有するアドレス変化検出
信号ＡＴＤを発生することができる。このアドレス変化
検出信号ＡＴＤはＩＯ線イコライズ信号／ＩＯＥＱおよ
びプリアンプイネーブル信号ＰＡＥなどのデータ入出力
に関連する部分の動作タイミングを規定するために用い
られており、応じて確実に内部回路を所定のタイミング
で動作させることができ、安定に動作する信頼性の高い
半導体記憶装置を得ることができる。
【０２１３】なお、図２１（Ａ）に示すアドレス変化検
知信号発生回路を利用すれば、列アドレス信号ビットの
変化に応答して高速かつ安定にアドレス変化検出信号を
発生することができるが、この図２２（Ａ）に示すアド
レス変化検知信号発生回路は、従来のフリップフロップ
型のアドレス変化検知信号発生回路と組合せて用いられ
てもよい。ノイズなどの影響を受けることなく確実に所
定の時間幅を有するアドレス変化検出信号ＡＴＤを発生
することができる。
【０２１４】以上のように、この発明の実施の形態５に
従えば、アドレス変化検知信号活性化に従って第１の電
位に駆動される信号線（ノードＮＮＤ）に対し、この信
号電位駆動用のラッチ回路とアドレス変化検出信号発生
のためのインバータを設け、ラッチ回路とこのインバー
タの出力論理しきい値を異ならせることにより、不完全
なアドレス変化検知信号に対しても確実にアドレス変化
検出信号を生成することができる。また遅延回路を用い
てこの信号線の電位を所定時間経過後に第２の電位に復
旧させることにより、確実に所定の時間幅を有するアド
レス変化検出信号を生成することができる。
【０２１５】［実施の形態６：ＡＴＤ回路の配置］図２
３（Ａ）は、この発明の実施の形態６に従うＡＴＤ発生
回路４の配置を示す図である。図２３（Ａ）において、
アドレス変化検出信号（ＡＴＤ信号）発生回路１６５に
対し、アドレス変化検知信号発生回路１６６ａ〜１６６
ｄが対称的に配置される。すなわち、ＡＴＤ信号発生回
路１６５の一方側に、列アドレス信号ビットＣＡ
〈０〉、ＣＡ〈１〉、…を受けてアドレス変化検知信号
ＣＡＴ０、ＣＡＴ１、…を発生するアドレス変化検知信
号発生回路１６６ａ、１６６ｂ、…が配置され、ＡＴＤ
信号発生回路１６５の他方側に、残りの列アドレス信号
ビットＣＡ〈１１〉、ＣＡ〈１２〉等を受けるアドレス
変化検知信号発生回路１６６ｃ、１６６ｄ等が配置され
る。アドレス変化検知信号発生回路１６６ａ〜１６６ｄ
およびＡＴＤ信号発生回路１６５は、１列に整列して配
置される。また、これらの列アドレス変化検知信号発生
回路１６６ａ〜１６６ｄは、これらのアドレス変化検知
信号発生回路１６６ａ〜１６６ｄとＡＴＤ信号発生回路
１６５の間の配線長が最小かつ好ましくは実質的に同一
となるように配置される。製造プロセスパラメータの変
動により、配線のＲＣ遅延等の大きさが変動しても、こ
れらのパラメータに対する変動は、この対称配置により
すべて同じとすることができる。したがって、ＡＴＤ信
号発生回路１６５へ伝達されるアドレス変化検知信号Ｃ
ＡＴのエッジ（立上がり／立下がり）の変化速度および
幅が均等に変化を受けるため、アドレス変化検知信号Ｃ
ＡＴのアドレス信号ビットに対する依存性がなく、高速
でアドレス変化検出信号ＡＴＤを確定状態とすることが
できる。
【０２１６】図２３（Ｂ）に示すようにアドレス変化検
知信号ＣＡＴにアドレス信号ビット依存性が存在する場
合、このアドレス変化検知信号ＣＡＴの変化においてあ
る時間幅を有するスキューが存在し、応じてアドレス変
化検出信号ＡＴＤもその変化に対するスキューが存在す
る。しかしながら、このアドレス変化検知信号ＣＡＴの
アドレス信号ビット依存性がなくなる（小さくする）こ
とにより、このスキューが極めて小さくされ、応じてア
ドレス変化検出信号ＡＴＤの確定タイミングは、このよ
うなスキューに対するマージンを考慮する必要がなくな
り、速くすることができる。これにより、内部回路を速
いタイミングで動作させることができる。
【０２１７】ＡＴＤ信号発生回路１６５は、図２２
（Ａ）に示す構成を備えているが、好ましくは、このＡ
ＴＤ信号発生回路１６５の内部における構成要素のレイ
アウトはできるだけアドレス変化検知信号の配線長が等
しくなるように配置される。他のＡＴＤ信号発生回路の
構成が用いられてもよい。
【０２１８】［変更例１］図２４は、ＡＴＤ発生回路４
のレイアウトの変更例を示す図である。図２４において
は、ＡＴＤ信号発生回路１６５の外周に沿ってこのＡＴ
Ｄ信号発生回路１６５を取囲むように（同心円状に）ア
ドレス変化検知信号発生回路１６６ａ〜１６６ｄが配置
される。この配置の場合、アドレス変化検知信号ＣＡＴ
０〜ＣＡＴ１２を伝搬する配線長はより短くされかつす
べて同一とすることができ、高速でアドレス変化検出信
号ＡＴＤを確定状態とすることができる。
【０２１９】［変更例２］図２５は、ＡＴＤ発生回路４
のレイアウトの変更例２を示す図である。図２５におい
ては、ＡＴＤ発生回路４とアドレスバッファ（列アドレ
スバッファ）３が示される。ＡＴＤ信号発生回路１６５
の両側に、アドレス変化検知信号発生回路１６６ａ〜１
６６ｄが１列に整列して対称的に配置される。アドレス
バッファ３は、列アドレス信号ビットＣＡ〈０〉〜ＣＡ
〈１２〉を発生する。この場合、アドレス変化検知信号
発生回路配置領域１６６においては、アドレス信号ビッ
トＣＡ〈ｉ〉と対応のアドレス変化検知信号ＣＡＴｉを
伝達する配線の長さの和が一定となるようにされる。す
なわち、アドレス信号ビットＣＡ〈０〉を発生するバッ
ファ回路とアドレス変化検知信号発生回路１６６ａの間
の配線長Ｌ０と、このアドレス変化検知信号発生回路１
６６ａとＡＴＤ信号発生回路１６５の間の配線の長さＬ
Ｃ０の和が、列アドレス信号ビットＣＡ〈１２〉と列ア
ドレス変化検知信号発生回路１６６ｄの間の配線長Ｌ１
２とＡＴＤ信号発生回路１６５とアドレス変化検知信号
発生回路１６６ｄの間の配線の長さＬＣ１２の和と等し
くされる。
【０２２０】アドレス信号ビットおよびアドレス変化検
知信号を伝搬する配線の長さがすべて等しくなり、応じ
て伝搬遅延時間も等しくなり、ＡＴＤ信号発生回路１６
５に対する、アドレス変化検知信号ＣＡＴのアドレス信
号ビット依存性が大幅に低減され、アドレス変化検出信
号ＡＴＤを高速で確定状態とすることができる。
【０２２１】なお、図２５に示すレイアウトにおいて
は、アドレスバッファ３は、ＡＴＤ発生回路４の一方側
に配置されている。このアドレスバッファ３が２分割さ
れ、ＡＴＤ発生回路の両側に配置される構成であって
も、同様に、各列アドレス信号ビットおよび対応のアド
レス変化検知信号の配線長を等しくすることができる。
【０２２２】さらに、この列アドレスバッファとアドレ
ス変化検知信号発生回路の間の接続は、図２４に示すレ
イアウトに対しても同様に適用可能である。
【０２２３】［変更例３］図２６は、この発明のＡＴＤ
発生回路のレイアウトの変更例３を示す図である。図２
６に示すレイアウトにおいては、たとえばセルベースで
配置される回路配置領域１０００ａ、１０００ｂおよび
１０００ｃが並列に設けられる。この回路配置領域１０
００ｂの中央領域にＡＴＤ信号発生回路１６５が配置さ
れる。その回路配置領域１０００ｂ内のサブ領域１００
０ｂａおよび１０００ｂｂと、回路配置領域１０００ａ
および１０００ｃとにアドレス変化検知信号発生回路１
６６ａ〜１６６ｄを適当に配置する。このような回路セ
ル方式でレイアウトすることにより、容易に図２４に示
すような、レイアウトを有するＡＴＤ発生回路を形成す
ることができる。またこのサブ領域１０００ｂａおよび
１０００ｂｂにのみアドレス変化検知信号発生回路１６
６ａ〜１６６ｄを配置すれば、図２３（Ａ）に示すＡＴ
Ｄ発生回路のレイアウトが容易に得られる。
【０２２４】以上のように、この発明の実施の形態６に
従えば、ＡＴＤ信号発生回路に対し対称的にアドレス変
化検知信号発生回路を配置したため、このアドレス変化
検知信号伝搬経路の遅延は最小かつ同一とされかつその
パラメータの変動の影響は同一とされ、アドレス変化検
知信号に対するアドレス信号ビットに対する依存性が低
減され、高速でアドレス変化検出信号ＡＴＤを確定状態
とすることができ、高速で動作する半導体記憶装置を実
現することができる。
【０２２５】［実施の形態７：アドレス変化検知信号発
生回路の構成２］図２７は、この発明の実施の形態７に
従う半導体記憶装置の要部の構成を示す図である。図２
７において、ＡＴＤ発生回路４は、ビット線選択に関連
する列アドレス信号ビットＣＡ〈０〉〜ＣＡ〈８〉を受
けてその変化を検出するＣＡＴ発生回路１６６Ａと、グ
ローバルＩＯ線およびメモリセルアレイ選択に関連する
列アドレス信号ビットＣＡ〈９〉〜ＣＡ〈１２〉を受け
てその変化を検出するＣＡＴ発生回路１６６Ｂと、ＣＡ
Ｔ発生回路１６６Ａからのアドレス変化検知信号に応答
してアドレス変化検出信号ＡＴＤを発生するＡＴＤ信号
発生回路１６５Ａと、ＣＡＴ発生回路１６６Ｂからのア
ドレス変化検知信号およびＡＴＤ信号発生回路１６５Ａ
からのアドレス変化検出信号ＡＴＤに応答してアドレス
変化検出信号ＡＴＤＰを出力するＡＴＤＰ信号発生回路
１６５Ｂを含む。アドレス変化検出信号を２系統設ける
ことにより、アドレス変化検出信号発生回路１６５Ａお
よび１６５Ｂの入力トランジスタ数が低減され、応じて
入力容量数も低減され、高速でアドレス変化検出信号Ａ
ＴＤ、ＡＴＤＰを出力することができる。
【０２２６】アドレス変化検出信号ＡＴＤは、グローバ
ルＩＯ線ＧＩＯ，ＧＩＯ（図２参照）をイコライズする
ためのイコライズ信号／ＩＯＥＱを発生するＩＯＥＱ発
生回路６へ与えられ、アドレス変化検出信号ＡＴＤＰ
は、プリアンプイネーブル信号ＰＡＥを発生するＰＡＥ
発生回路５へ与えられる。グローバルＩＯ線ＧＩＯ，／
ＧＩＯのイコライズは、イコライズ信号／ＩＯＥＱ、テ
ストモード指示信号／ＭＢＴ、列アドレス信号ビットＣ
Ａ〈９〉ないしＣＡ〈１２〉を受けるイコライズ制御回
路１９０と、このイコライズ制御回路１９０の出力信号
に応答して導通するイコライズトランジスタ１４０によ
り実行される。イコライズ制御回路１９０は、図２に示
す列アドレスデコーダ１３１およびＮＡＮＤ回路１３５
に対応する。イコライズトランジスタ１４０が導通状態
とされるのは、列アドレス信号ビットＣＡ〈９〉ないし
ＣＡ〈１２〉が別の列グループ（または別のメモリアレ
イ）を指定するときまたはイコライズ信号／ＩＯＥＱが
活性状態のときである。上位列アドレス信号ビットＣＡ
〈９〉ないしＣＡ〈１２〉が変化し、列アドレス信号ビ
ットＣＡ〈０〉〜ＣＡ〈８〉が変化しない場合、アドレ
ス変化検出信号ＡＴＤは非活性状態を維持する。この状
態においては、非選択列グループが新たに選択されるた
め、この非選択状態のときにイコライズトランジスタ１
４０は導通状態とされており、グローバルＩＯ線ＧＩ
Ｏ，／ＧＩＯのイコライズは行なわれている。したがっ
てこのイコライズ指示信号／ＩＯＥＱが活性状態とされ
ない場合においても、グローバルＩＯ線ＧＩＯ，／ＧＩ
Ｏは既にイコライズされており、何ら問題は生じない。
【０２２７】列アドレス信号ビットＣＡ〈１１〉または
ＣＡ〈１２〉のみが変化する場合、同じ列グループが選
択されるが、異なるメモリセルアレイが選択される。し
たがって、この場合においても、非選択メモリセルアレ
イが新たに選択されるため、既にこの非選択メモリアレ
イのグローバルＩＯ線ＧＩＯ，／ＧＩＯはイコライズさ
れており、イコライズ信号／ＩＯＥＱが活性状態とされ
なくても何ら問題はない。
【０２２８】プリアンプ制御回路１９２は、このプリア
ンプイネーブル信号ＰＡＥと列アドレス信号ビットＣＡ
〈９〉およびＣＡ〈１２〉およびテストモード指示信号
ＭＢＴに従って各メモリアレイの各列グループに設けら
れたプリアンプに対するプリアンプイネーブル信号ＰＡ
Ｅｉを発生する。このプリアンプ制御回路１９２によ
り、同じ列グループが連続して選択される場合において
も、プリアンプを所定のタイミングで活性状態とするこ
とができ、高速で内部読出データを生成することができ
る。
【０２２９】テスト動作モード時においては、テストモ
ード指示信号／ＭＢＴおよびＭＢＴがともに活性状態と
される。テスト動作モードにおいては、１６ビットのメ
モリセルが同時に選択されてテストされる。また列アド
レス信号ビットＣＡ〈９〉〜ＣＡ〈１２〉は縮退され
る。この状態においては、ＡＴＤ信号発生回路１６５Ａ
からのアドレス変化検出信号ＡＴＤに従ってＡＴＤ信号
発生回路１６５Ｂがアドレス変化検出信号ＡＴＤＰを出
力する。したがって、テスト動作モード時においても、
正確にプリアンプイネーブル信号ＰＡＥｉを発生して、
各プリアンプを同じタイミングで動作状態とすることが
できる。テスト動作モード時においては、図２に詳細に
示すように、イコライズ指示信号／ＩＯＥＱに従って、
イコライズトランジスタ１４０が導通状態とされてお
り、すべての列グループにおいて、アドレス変化検出信
号ＡＴＤに従ってグローバルＩＯ線のイコライズを行な
うことができる。
【０２３０】図２８は、図２７に示すＡＴＤ信号発生回
路１６５ＡおよびＡＴＤＰ発生回路１６５Ｂの詳細構成
を示す図である。図２８において、ＡＴＤ信号発生回路
１６５Ａは、ノード（信号線）ＮＮＤＡに並列に接続さ
れ、各々がＣＡＴ発生回路１６６Ａに含まれるアドレス
変化検知信号発生回路（ＣＡＴ）１８１−０〜１８１−
８からのアドレス変化検知信号ＣＡ〈０〉〜ＣＡ〈８〉
を受けるｎチャネルＭＯＳトランジスタ１８２−０〜１
８２−８と、ノードＮＮＤＡ上の信号をラッチするため
の２段のインバータ１９９および２００と、ノードＮＮ
ＤＡ上の信号を反転してアドレス変化検出信号ＡＴＤを
出力するインバータ２０１と、ノードＮＮＤＡ上の信号
電位を遅延する遅延回路２１２と、遅延回路２１２の出
力信号に応答してノードＮＮＤＡを電源電位Ｖｃｃレベ
ルにプリチャージするｐチャネルＭＯＳトランジスタ１
９３を含む。
【０２３１】遅延回路２１２は、ノードＮＮＤＡ上の信
号を反転するインバータ１９５と、インバータ１９５の
出力信号を遅延する遅延用キャパシタ２０８と、インバ
ータ１９５の出力信号を受けるインバータ１９６と、イ
ンバータ１９６の出力信号を受けるインバータ１９７
と、インバータ１９７の出力信号を遅延する遅延用キャ
パシタ２０９と、インバータ１９７の出力信号を受ける
インバータ１９８を含む。インバータ１９９の入力論理
しきい値は、インバータ２０１の入力論理しきい値より
も高く設定される。
【０２３２】このＡＴＤ信号発生回路１６５Ａの構成
は、図２２（Ａ）に示す構成と実質的に同じである。列
アドレス信号ビットＣＡ〈０〉〜ＣＡ〈８〉の変化が検
出される点が異なっているだけである。列アドレス信号
ビットＣＡ〈０〉〜ＣＡ〈８〉のいずれかが変化する
と、アドレス変化検知信号発生回路１８１−０〜１８１
−８のいずれかがＨレベルの信号を出力する。これに応
答して、ＭＯＳトランジスタ１８２−０〜１８２−８の
いずれかが導通し、ノードＮＮＤＡの電位レベルが低下
する。ノードＮＮＤＡの電位低下に伴って、インバータ
１９９の出力信号がＨレベルとされ、インバータ２００
の出力信号がＬレベルとされる。またインバータ２０１
からのアドレス変化検出信号ＡＴＤがＨレベルとされ
る。この信号ＡＴＤが活性状態のＨレベルとされる期間
は、遅延回路２１２により決定される。
【０２３３】ＡＴＤ信号発生回路１６５Ｂは、ノードＮ
ＮＤＢと接地ノードとの間に互いに並列に接続されかつ
それぞれのゲートにアドレス変化検知信号発生回路１８
５−０〜１８５−３の出力信号ＣＡ〈９〉〜ＣＡ〈１
２〉を受けるｎチャネルＭＯＳトランジスタ１９１−０
〜１９１−３と、ノードＮＮＤＢの信号電位をラッチす
る２段のインバータ２０６および２０７と、ノードＮＮ
ＤＢの信号を遅延する遅延回路２１３と、遅延回路２１
３の出力信号に従ってノードＮＮＤＢの電源電位Ｖｃｃ
ｐレベルに充電するｐチャネルＭＯＳトランジスタ１９
４と、ノードＮＮＤＡおよびＮＮＤＢ上の信号を受ける
ＮＡＮＤ回路２１４を含む。このＮＡＮＤ回路２１４か
らアドレス変化検出信号ＡＴＤＰが出力される。
【０２３４】遅延回路２１３は、ノードＮＮＤＢの信号
を受けるインバータ２０２と、インバータ２０２の出力
信号を遅延する遅延用キャパシタ２１０と、インバータ
２０２の出力信号を受けるインバータ２０３と、インバ
ータ２０３の出力信号を受けるインバータ２０４と、イ
ンバータ２０４の出力信号を遅延する遅延用キャパシタ
２１１と、インバータ２０４の出力信号を受けるインバ
ータ２０５を含む。インバータ２０５からｐチャネルＭ
ＯＳトランジスタ１９５のゲートへ信号が与えられる。
ＮＡＮＤ回路２１４の入力論理しきい値は、インバータ
１９９および２０６の入力論理しきい値よりも低くされ
る。アドレス変化検知信号発生回路８５−０〜１８５−
３は、それぞれ列アドレス信号ビットＣＡ〈９〉，ＣＡ
〈１０〉，ＣＡ〈１１〉およびＣＡ〈１２〉を受ける。
このＡＴＤＰ信号発生回路１６５Ｂの動作は、ＡＴＤ信
号発生回路１６５Ａの動作と同じである。列アドレス信
号ビットＣＡ〈９〉〜ＣＡ〈１２〉のいずれかが変化す
ると、ノードＮＮＤＢの電位が所定期間Ｌレベルとされ
る。ＮＡＮＤ回路２１４は、ノードＮＮＤＡおよびＮＮ
ＤＢの少なくとも一方の電位がＬレベルに低下すると、
アドレス変化検出信号ＡＴＤＰをＨレベルとする。ＡＴ
Ｄ信号発生回路１６５Ａにおいて、ノードＮＮＤＡに接
続されるＭＯＳトランジスタ１８２−０〜１８２−８の
数は、図２２（Ａ）の構成に比べて少なくされ、ノード
ＮＮＤＡの寄生容量が小さくされる。これにより、ノー
ドＮＮＤＡの電位が高速で変化し、列アドレス信号ビッ
トＣＡ〈０〉〜ＣＡ〈８〉の少なくとも１つの変化に応
答して高速でアドレス変化検出信号ＡＴＤを活性状態と
することができ、応じて速いタイミングでイコライズ指
示信号／ＩＯＥＱを活性状態とすることができる。これ
により、データ読出タイミングを早くすることができ、
アクセス時間が短くされ、高速動作する半導体記憶装置
を実現することができる。
【０２３５】またＡＴＤＰ信号発生回路１６５Ｂへ与え
られる列アドレス信号ビットＣＡ〈９〉−ＣＡ〈１２〉
は、列グループの選択、すなわちＩＯ線（グローバルＩ
Ｏ線）の選択に用いられている。列アドレス信号ビット
ＣＡ〈０〉〜ＣＡ〈８〉が変化しない場合、アドレス変
化検出信号ＡＴＤを非活性状態とすることにより、イコ
ライズ指示信号／ＩＯＥＱを発生する回路部分の動作を
停止させることができ、消費電力を低減することができ
る。
【０２３６】この図２８に示すＡＴＤ信号発生回路１６
５ＡおよびＡＴＤＰ信号発生回路１６５Ｂのレイアウト
としては、図２３（Ａ）および図２４に示す配置が適用
されればよい。信号ＡＴＤおよびＡＴＤＰのスキューを
低減することができ、高速でこれらの信号ＡＴＤおよび
ＡＴＤＰを確定状態とすることができる。
【０２３７】図２９（Ａ）は、図２７に示すＩＯＥＱ発
生回路６およびＰＡＥ発生回路５の構成を示す図であ
る。図２９（Ａ）において、ＩＯＥＱ発生回路６は、ア
ドレス変化検出信号ＡＴＤを受けるインバータ２１５を
含む。イコライズ指示信号／ＩＯＥＱは、アドレス変化
検出信号ＡＴＤの反転信号により与えられるため、アド
レス変化検出信号ＡＴＤの活性化に応答して高速でイコ
ライズ指示信号／ＩＯＥＱが活性状態とされる。
【０２３８】ＰＡＥ発生回路５は、アドレス変化検出信
号ＡＴＤＰを受けるインバータ２１６と、インバータ２
１６の出力信号を一方入力に受けるＮＡＮＤ回路２２０
と、インバータ２１６の出力信号とＮＡＮＤ回路２２０
の出力信号を受けるＮＡＮＤ回路２２２と、ＮＡＮＤ回
路２２２の出力を受ける２段のインバータ２１７および
２１８と、インバータ２１８の出力信号とＮＡＮＤ回路
２２０の出力信号を受けるＮＡＮＤ回路２２１と、ＮＡ
ＮＤ回路２２２の出力信号を受けるインバータ２１９を
含む。ＮＡＮＤ回路２２１の出力信号はＮＡＮＤ回路２
２０の他方入力へ与えられる。ＮＡＮＤ回路２２０およ
び２２１がフリップフロップを構成する。次に、この図
２９（Ａ）に示すＰＡＥ発生回路５およびＩＯＥＱ発生
回路６の動作について図２９（Ｂ）に示す波形図を参照
して説明する。
【０２３９】まず、列アドレス信号ビットＣＡ〈０：
８〉が変化する場合の動作について説明する。この場
合、アドレス変化検出信号ＡＴＤがＨレベルとされ、こ
れに応答してイコライズ指示信号／ＩＯＥＱがＬレベル
とされる。アドレス変化検出信号ＡＴＤがＨレベルとさ
れ、所定時間経過後（ＮＡＮＤ回路２１４の有する遅延
時間経過後）、アドレス変化検出信号ＡＴＤＰがＨレベ
ルとされる。このイコライズ指示信号／ＩＯＥＱおよび
アドレス変化検出信号ＡＴＤＰの活性期間は、アドレス
変化検出信号ＡＴＤのそれと同じである（遅延回路２１
２（図２８参照）により決定される）。アドレス変化検
出信号ＡＴＤＰがＨレベルとされると、インバータ２１
６の出力信号がＬレベルとなり、ＮＡＮＤ回路２２２の
出力信号がＨレベルとされる。この状態においては、プ
リアンプイネーブル信号ＰＡＥはインバータ２１９によ
りＬレベルに保持される。ＮＡＮＤ回路２２０の出力信
号はＨレベルであり、ＮＡＮＤ回路２２１は、Ｌレベル
の信号を出力している（初期状態においては、インバー
タ２１８の出力信号はＨレベル）。
【０２４０】アドレス変化検出信号ＡＴＤＰがＬレベル
に立下がると、インバータ２１６の出力信号がＨレベル
となり、ＮＡＮＤ回路２２２の両入力がＨレベルとなる
ため、ＮＡＮＤ回路２２２の出力信号がＬレベルとされ
て、インバータ２１９によりプリアンプ活性化信号ＰＡ
ＥがＨレベルとされる。インバータ２１７および２１８
が有する遅延時間が経過した後、ＮＡＮＤ回路２２１の
出力信号がＬレベルとなり、ＮＡＮＤ回路２２１の出力
信号がＨレベルとなり、応じてＮＡＮＤ回路２２０の出
力信号がＬレベルとなる（信号ＡＴＤＰは既にＬレベル
に立下がっている）。これに応答して、ＮＡＮＤ回路２
２２の出力信号がＨレベルに立上がり、応じてプリアン
プ活性化信号ＰＡＥがＬレベルとされる。プリアンプ活
性化信号ＰＡＥの活性期間は、インバータ２１７および
２１８の有する遅延時間により決定される。
【０２４１】列アドレス信号ビットＣＡ〈９：１２〉が
変化した場合、アドレス変化検出信号ＡＴＤはＬレベル
を維持し、イコライズ指示信号／ＩＯＥＱはＨレベルを
維持する。アドレス変化検出信号ＡＴＤＰが所定期間
（図２８の遅延回路２１３の有する遅延時間）活性状態
とされ、このアドレス変化検出信号ＡＴＤＰの立下がり
に応答して、プリアンプ活性化信号ＰＡＥが活性状態と
される。
【０２４２】なお、本実施の形態においては、１３ビッ
トの列アドレス信号が用いられているが、この用いられ
る列アドレス信号ビットの数は半導体記憶装置の記憶容
量に応じて適当に定められる。また、メモリセルとプリ
アンプとを結合するためのＩＯ線は、サブＩＯ線／グロ
ーバルＩＯ線の階層構造を有しない構造であってもよ
い。
【０２４３】さらに、上述のアドレス信号ビットとアレ
イ構造（メモリセル列、列グループ、メモリアレイ）と
の対応は例示的なものであり、プリアンプ選択（列グル
ープ選択）、すなわちＩＯ線選択に用いられるアドレス
信号（列グループ選択およびメモリセルアレイ選択両者
を含む）とメモリセル列選択に用いられる列アドレス信
号とに対し別々にアドレス変化検出回路が設けられれば
よい。
【０２４４】以上のように、本実施の形態７に従えば、
メモリセルアレイの列選択に用いられるアドレス信号と
ＩＯ線選択に用いられるアドレス信号とに対し別々にア
ドレス変化検出回路を設けたため、アドレス変化検出回
路の入力容量および信号線寄生容量を低減することがで
き、高速でＩＯ線イコライズ信号およびプリアンプイネ
ーブル信号を発生することができ、高速アクセスが実現
される。
【０２４５】［他の適用用途］上述の説明においては、
×１ビットのデータを入出力する半導体記憶装置が示さ
れているが、この入出力されるデータのビット数は、
４、１６、３２等適当に定められればよい。
【０２４６】また、半導体記憶装置として、ＤＲＡＭが
示されているが、ＳＲＡＭ（スタティック・ランダム・
アクセス・メモリ）に対しても本発明は適用可能であ
る。
【０２４７】
【発明の効果】以上のように、この発明に従えば、高速
かつ正確にテスト動作を行なうことができかつ高速で安
定に動作する信頼性の高い半導体記憶装置を実現するこ
とができる。
【図面の簡単な説明】
【図１】 この発明に従う半導体記憶装置の全体の構成
を概略的に示す図である。
【図２】 図１に示すメモリセルアレイ部分の構成をよ
り詳細に示す図である。
【図３】 図２に示すセンスアンプ部分の構成をより詳
細に示す図である。
【図４】 図２に示すサブＩＯ線とグローバルＩＯ線を
接続するスイッチの構成を詳細に示す図である。
【図５】 この発明の実施の形態１に従う書込バッファ
の構成を示す図である。
【図６】 図５に示す書込バッファイネーブル信号を発
生する制御回路の構成を示す図である。
【図７】 この発明の実施の形態１の変更例１の構成を
示す図である。
【図８】 この発明の実施の形態１の書込バッファの変
更例を示す図である。
【図９】 （Ａ）〜（Ｊ）は、この発明の実施の形態１
の書込バッファの振幅制限部分の変更例を示す図であ
る。
【図１０】 この発明の実施の形態２に従うデータ読出
部分の構成を示す図である。
【図１１】 （Ａ）は図１０に示すテスト回路の具体的
構成を示し、（Ｂ）はこのテスト回路の動作を示す波形
図である。
【図１２】 テスト回路の変更例を示す図である。
【図１３】 図１に示すドライバの回路構成を示す図で
ある。
【図１４】 プリアンプイネーブル信号発生回路の構成
を概略的に示す図である。
【図１５】 この発明の実施の形態３に従うプリアンプ
の構成を示す図である。
【図１６】 （Ａ）〜（Ｃ）は、プリアンプの変更例を
それぞれ示す図である。
【図１７】 （Ａ）〜（Ｃ）は、それぞれこの発明の実
施の形態３のプリアンプの変更例を示す図である。
【図１８】 （Ａ）〜（Ｃ）は、この発明の実施の形態
３のプリアンプの変更例を示す図である。
【図１９】 この発明の実施の形態４に従う出力バッフ
ァの構成を示す図である。
【図２０】 この発明の実施の形態４の出力バッファの
変更例を示す図である。
【図２１】 （Ａ）はこの発明の実施の形態５に従うア
ドレス変化検知信号発生回路の構成を示し、（Ｂ）はそ
の動作波形を示す図である。
【図２２】 （Ａ）はこの発明の実施の形態５の変更例
を示し、（Ｂ）および（Ｃ）は、その動作波形を示す図
である。
【図２３】 （Ａ）はこの発明の実施の形態６に従うＡ
ＴＤ発生回路のレイアウトを示し、（Ｂ）はその効果を
説明する図である。
【図２４】 この発明の実施の形態６の変更例１を示す
図である。
【図２５】 この発明の実施の形態６に従う変更例２を
示す図である。
【図２６】 この発明の実施の形態６の回路配置法を説
明するための図である。
【図２７】 この発明の実施の形態７に従うＡＴＤ発生
回路およびそれに関連する部分の構成を概略的に示す図
である。
【図２８】 図２７に示すＡＴＤ信号発生回路およびＡ
ＴＤＰ信号発生回路の具体的構成を示す図である。
【図２９】 （Ａ）は図２６に示すＩＯＥＱ発生回路お
よびＰＡＥ発生回路の具体的構成を示し、（Ｂ）はその
動作波形を示す図である。
【図３０】 従来の半導体記憶装置の全体の構成を概略
的に示す図である。
【図３１】 従来の半導体記憶装置のデータ書込部の構
成を概略的に示す図である。
【図３２】 図３１に示す構成の問題点を説明するため
の図である。
【図３３】 従来の半導体記憶装置の出力バッファの構
成を示す図である。
【図３４】 図３３に示す出力バッファの問題点を説明
するための図である。
【符号の説明】
１ 半導体記憶装置、２ａ〜２ｄ メモリセルアレイ、
３ アドレスバッファ、４ ＡＴＤ発生回路、５ ＰＡ
Ｅ発生回路、６ ＩＯＥＱ発生回路、７ プリアンプ／
書込バッファ、８ リードドライバ、１０ テストモー
ド回路、１１ドライバ、１２ 入力バッファ、１３ 出
力バッファ、１４ 列デコーダ、１５行デコーダ、１６
ワード線、１７ センスアンプ、１８ 行グループ選
択スイッチ、１９ メモリセル、１３１ 列グループデ
コーダ、１３５ イコライズ制御ゲート、１４０ イコ
ライズトランジスタ、６１ ｐチャネルＭＯＳトランジ
スタ、７３，７３ａ〜７３ｆ，７３ｆ１，７３ｆ２ ソ
ースフォロアモードＭＯＳトランジスタ、８１ 第１の
増幅器、８２ 第２の増幅器、８３ 遅延回路、ＳＴＧ
１ 第１の増幅段、ＳＴＧｎ 第ｎの増幅段、８３ａ，
８３ａａ〜８３ａｍ，８３ａｎ，８３ｂ，８３ｂａ〜８
３ｂｎ 遅延回路、ＬＶ レベル変換回路、１１８ ブ
ースト回路、１１０ 外部電源供給ノード、１０１ 内
部高電圧供給ノード、１４７〜１５６ インバータ、１
５７〜１６０ ｐチャネルＭＯＳトランジスタ、１６１
〜１６４ ｎチャネルＭＯＳトランジスタ、１６７〜１
７０ ｎチャネルＭＯＳトランジスタ、１７６〜１７８
インバータ、１８０ 遅延回路、１７１ ｐチャネル
ＭＯＳトランジスタ、１６５ ＡＴＤ信号発生回路、１
６６ａ〜１６６ｄ アドレス変化検知信号発生回路、１
６５Ａ ＡＴＤ信号発生回路、１６５Ｂ ＡＴＤＰ信号
発生回路、１６６Ａ，１６６Ｂ ＣＡＴ発生回路、１９
０ イコライズ遅延回路、１９２ プリアンプ制御回
路、１８１−０〜１８１−９，１８５−０〜１８５−２
アドレス変化検知信号発生回路、２１２，２１３ 遅
延回路、２１４ ＮＡＮＤ回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 日高 秀人 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 浜出 啓 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 中岡 義人 兵庫県伊丹市荻野１丁目132番地 大王電 機株式会社内

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 各々が複数のメモリセルを有する複数の
    アレイグループに分割されるメモリセルアレイ、 前記メモリセルアレイに対応してかつ前記アレイグルー
    プに共通に設けられる内部データバス、 前記複数のアレイグループ各々に対応して配置されかつ
    前記内部データバスに共通に結合され、選択時対応のア
    レイグループの選択されたメモリセルのデータを前記内
    部データバスへ伝達する複数の読出手段、 テストモード指示信号の活性化時、前記複数の読出手段
    をすべて選択状態とするテスト制御手段、および前記内
    部データバスに結合され、前記内部データバス上に前記
    複数の読出手段から読出されたデータの論理の一致／不
    一致を判別し、該判別結果を示す信号を出力する判別手
    段を備える、半導体記憶装置。
  2. 【請求項２】 前記内部データバスは少なくとも１本の
    データ線を含み、 前記複数の読出手段のデータ出力部は前記データ線にワ
    イヤードＯＲ接続され、 前記判別手段は、前記データ線上の電位に従って前記判
    別結果を示す信号を出力する手段を含む、請求項１記載
    の半導体記憶装置。
  3. 【請求項３】 前記メモリセルアレイは複数個設けら
    れ、かつ前記内部データバスは前記複数のメモリセルア
    レイ各々に対応して配置され、 前記複数の読出手段は、各前記メモリセルアレイの各ア
    レイグループに対応して配置され、 前記判別手段は、前記複数の内部データバス上の信号電
    位の論理の一致／不一致を検出する手段を含む、請求項
    １記載の半導体記憶装置。
  4. 【請求項４】 複数のメモリセルを有するメモリセルア
    レイ、 前記メモリセルアレイの選択されたメモリセルへ書込ま
    れるべきデータを伝達するためのデータ書込線、 第１のレベルの電位を一方動作電源電位として動作し、
    前記メモリセルアレイを駆動するためのアレイ駆動手
    段、および外部から与えられる書込データを受け、内部
    書込データを生成して前記データ書込線上へ伝達するた
    めのデータ書込手段を備え、前記データ書込手段は、前
    記データ書込線上へ伝達される内部書込データの振幅を
    前記第１のレベル以下に制限する振幅制御手段を備え
    る、半導体記憶装置。
  5. 【請求項５】 外部から与えられる電源電位を受けて前
    記第１のレベルの電位を発生して前記アレイ駆動手段へ
    与えかつ前記第１のレベルと異なる第２のレベルの電位
    を発生して前記データ書込手段の一方動作電源電位とし
    て伝達する内部電位発生回路をさらに備え、 前記振幅制御手段は、前記第２のレベルの電位を前記第
    １のレベル以下に低下させて前記データ書込手段の出力
    段の一方動作電源電位として供給する電源手段を備え
    る、請求項４記載の半導体記憶装置。
  6. 【請求項６】 複数のメモリセルを有するメモリセルア
    レイ、 活性化信号に応答して前記メモリセルアレイの選択され
    たメモリセルのデータを増幅して出力する第１の増幅手
    段、 前記活性化信号の活性化を遅延するための遅延手段、お
    よび前記遅延手段からの遅延活性化信号の活性化に応答
    して、前記第１の増幅手段の出力信号を増幅して内部読
    出データを生成する第２の増幅手段を備える、半導体記
    憶装置。
  7. 【請求項７】 前記選択されたメモリセルから読出され
    たデータを相補データの形態で前記第１の増幅手段へ伝
    達する内部伝達手段をさらに備え、 前記第１の増幅手段は、前記内部伝達手段からの相補デ
    ータを差動増幅して相補信号を出力するカレントミラー
    型差動増幅回路を備え、 前記第２の増幅手段は、 前記活性化信号の非活性化時、前記内部読出データが出
    力される出力ノードを第１の電位にプリチャージするプ
    リチャージ素子と、 前記カレントミラー型差動増幅回路からの相補データ信
    号の一方の信号に応答して前記出力ノードをプリチャー
    ジ電位に保持するための第１のトランジスタ素子と、 前記相補データ信号の他方の信号に応答して、前記出力
    ノードを前記第１の電位とは異なる基準電位に駆動する
    ための第２のトランジスタ素子と、 前記第２のトランジスタ素子と前記電源電位供給ノード
    との間に接続され、前記遅延活性化信号の活性化に応答
    して導通する第３のトランジスタ素子を備える、請求項
    ６記載の半導体記憶装置。
  8. 【請求項８】 選択されたメモリセルから読出されたデ
    ータから外部読出データを生成してデータ出力端子へ出
    力する半導体記憶装置であって、 外部電源電位供給ノードと前記データ出力端子との間に
    結合され、前記内部読出データの第１の論理レベルに応
    答して前記データ出力端子を前記外部電源電位レベルへ
    駆動する第１の出力トランジスタ、 前記データ出力端子と他方電源電位供給ノードとの間に
    結合される第２の出力トランジスタ、および前記内部読
    出データが第２の論理レベルのとき前記外部電源電位よ
    り高い電位レベルの信号を前記第２の出力トランジスタ
    の制御電極ノードへ印加して前記第２の出力トランジス
    タを導通状態とするドライブ手段を備える、半導体記憶
    装置。
  9. 【請求項９】 アドレス信号ビットを遅延する第１の遅
    延手段、 前記第１の遅延手段の出力信号をさらに遅延する第２の
    遅延手段、 前記アドレス信号ビットを制御電極ノードに受ける第１
    のトランジスタ素子、 前記第２の遅延手段の出力信号を制御電極ノードに受け
    る第２のトランジスタ素子、 前記第１の遅延手段の出力信号を制御電極ノードに受け
    る第３のトランジスタ素子、および前記アドレス信号ビ
    ットを制御電極ノードに受けて、前記第１のトランジス
    タ素子と相補的に導通状態とされる第４のトランジスタ
    素子を備え、 前記第１および第２のトランジスタ素子は一方電源ノー
    ドと出力ノードとの間に直列に結合されかつ前記第３お
    よび第４のトランジスタ素子は他方電源ノードと前記出
    力ノードとの間に直列に結合される、アドレス変化検出
    回路。
  10. 【請求項１０】 前記アドレス信号ビットを反転する反
    転手段、 前記反転手段の出力信号を遅延する第３の遅延手段、 前記第３の遅延手段の出力信号をさらに遅延する第４の
    遅延手段、 前記反転手段の出力信号を制御電極ノードに受ける第５
    のトランジスタ素子、 前記第３の遅延手段の出力信号を制御電極ノードに受け
    る第６のトランジスタ素子、 前記第４の遅延手段の出力信号を制御電極ノードに受け
    る第７のトランジスタ素子、および前記反転手段の出力
    信号をゲートに受けて前記第５のトランジスタ素子と相
    補的に導通状態とされる第８のトランジスタ素子をさら
    に備え、 前記第５および第６のトランジスタ素子は前記一方電源
    ノードと前記出力ノードとの間に直列に結合され、かつ
    前記第７および第８のトランジスタ素子は前記出力ノー
    ドと前記他方電源ノードとの間に互いに直列に結合され
    る、請求項９記載の半導体記憶装置。
  11. 【請求項１１】 多ビットアドレス信号の変化を検出す
    るためのアドレス変化検出回路であって、 前記多ビットアドレス信号の各ビットに対応して設けら
    れ、対応のアドレス信号ビットの変化を検出する複数の
    アドレスビット変化検出手段、 前記複数のアドレスビット変化検出手段の各々に対応し
    て設けられかつ信号線に共通に互いに並列に結合され、
    対応のアドレスビット変化検出手段からの変化検出信号
    に応答して前記信号線を第１の電位レベルへドライブす
    るための複数のドライブ素子、 第１の入力論理しきい値を有しかつ第１の電流ドライブ
    力を有し、前記信号線上の電位が前記第１の入力論理し
    きい値を超えて前記第１の電位に近くなると前記信号線
    を前記第１の電位レベルへドライブするための第１のド
    ライブ回路、 前記第１の入力論理しきい値よりも前記第１の電位に近
    い第２の入力論理しきい値を有し、前記信号線上の電位
    が前記第２の入力論理しきい値を超えて前記第１の電位
    に近くなると前記多ビットアドレス信号の変化を示すア
    ドレス変化検出信号を活性状態とする信号発生手段、 前記信号線に結合され、前記信号線上の信号を遅延して
    伝達する遅延手段、および前記第１の電流ドライブ力よ
    りも大きなドライブ力を有し、前記遅延手段の出力信号
    の前記第１のレベルの電位への変化に応答して前記信号
    線を、前記第１および第２の入力論理しきい値に関して
    前記第１の電位レベルと反対方向の電位レベルである第
    ２の電位レベルへ駆動する手段を備える、アドレス変化
    検出回路。
  12. 【請求項１２】 多ビットアドレス信号の変化を検出す
    るためのアドレス変化検出回路であって、 前記多ビットアドレス信号の各ビットに対応して設けら
    れ、各々が対応のアドレス信号ビットの変化を検出する
    複数のアドレスビット変化検出手段、および前記複数の
    アドレスビット変化検出手段からの少なくとも１つの変
    化検出信号に応答して前記多ビットアドレス信号の変化
    を示すアドレス変化検出信号を出力するアドレス変化検
    出手段を備え、 前記複数のアドレスビット変化検出手段は前記アドレス
    変化検出手段に関して対称的に配置される、アドレス変
    化検出回路。
  13. 【請求項１３】 前記多ビットアドレス信号の各ビット
    に対応して設けられ、対応のアドレス信号ビットを受け
    て対応のアドレスビット変化検出手段へ内部アドレス信
    号ビットを伝達する複数のアドレスバッファ回路をさら
    に備え、 前記複数のアドレスビット変化検出手段は、各前記アド
    レスバッファ回路から対応のアドレスビット変化検出手
    段を介して前記アドレス変化検出手段へ至る信号の伝搬
    経路の長さが実質的に等しくなるように配置される、請
    求項１２記載のアドレス変化検出回路。
  14. 【請求項１４】 前記複数のアドレスビット変化検出手
    段は前記アドレス変化検出手段の配置領域を取囲むよう
    に配置される、請求項１２記載のアドレス変化検出回
    路。
  15. 【請求項１５】 各々が複数のメモリセルを有する複数
    のアレイグループに分割されるメモリセルアレイ、 前記複数のアレイグループ各々に対応して配置され、対
    応のアレイグループにおいて選択されたメモリセルとデ
    ータの授受を行なうための複数の内部データバス、 前記複数の内部データバス各々に対応して設けられ、対
    応の内部データバス上のデータを増幅して内部読出デー
    タ線上へ伝達する複数の読出増幅器、 前記複数の内部データバス各々に対応して設けられ、活
    性化時対応の内部データバスを所定電位に設定するため
    の電位設定手段、 前記複数のアレイグループのうちのアレイグループを選
    択されるために用いられる第１のアドレス信号ビットの
    変化を検出するための第１のアドレスビット変化検出手
    段、 前記第１のアドレスビット変化検出手段からの変化検出
    信号の活性化に応答して前記電位設定手段を活性状態と
    するための第１の制御手段、 前記第１のアドレスビット変化検出手段と別に設けら
    れ、前記第１のアドレス信号ビット以外のアドレス信号
    ビットの変化を検出するための第２のアドレスビット変
    化検出手段、および前記第１および第２のアドレスビッ
    ト変化検出手段の少なくとも一方からの変化検出信号に
    応答して前記読出増幅器を活性化する第２の制御手段を
    備える、半導体記憶装置。
  16. 【請求項１６】 前記第２の制御手段は、前記第１およ
    び第２のアドレスビット変化検出手段の少なくとも一方
    からの検出信号に応答して第１のタイミング信号を発生
    する手段と、 前記第１のタイミング信号の非活性化に応答して前記読
    出増幅器を活性化する手段とを含む、請求項１５記載の
    半導体記憶装置。
  17. 【請求項１７】 複数のメモリセルを有するメモリセル
    アレイと、 複数の縦続接続される増幅器を含み、前記メモリセルア
    レイの選択されたメモリセルのデータを増幅する増幅手
    段と、 活性化信号に応答して、前記複数の増幅器を順次所定の
    順序で活性状態とするための活性制御手段を備える、半
    導体記憶装置。
  18. 【請求項１８】 前記メモリセルアレイの選択されたメ
    モリセルデータを前記増幅手段へ伝達するための内部デ
    ータバス、 前記内部データバスと前記増幅手段の初段の増幅器とを
    結合するための接続手段をさらに備え、 前記活性制御手段は前記接続手段を前記初段の増幅器の
    活性化の後活性状態とする手段を含む、請求項１７記載
    の半導体記憶装置。
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