JPH05128858A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH05128858A JPH05128858A JP3315275A JP31527591A JPH05128858A JP H05128858 A JPH05128858 A JP H05128858A JP 3315275 A JP3315275 A JP 3315275A JP 31527591 A JP31527591 A JP 31527591A JP H05128858 A JPH05128858 A JP H05128858A
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- circuit
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Abstract
(57)【要約】
【目的】 ビット線とワード線間にショートが発生して
も、待機時に流れるリーク電流を大幅に減少させて、待
機時における消費電力の増大を防止する。 【構成】 待機状態からデータ読出し動作に移る時の一
定期間のみプリチャージ回路６でビット線ＢＬm を１／
２Ｖccにプリチャージし、その他の待機時は接地電位設
定回路１１でビット線ＢＬm を接地電位に設定する。
も、待機時に流れるリーク電流を大幅に減少させて、待
機時における消費電力の増大を防止する。 【構成】 待機状態からデータ読出し動作に移る時の一
定期間のみプリチャージ回路６でビット線ＢＬm を１／
２Ｖccにプリチャージし、その他の待機時は接地電位設
定回路１１でビット線ＢＬm を接地電位に設定する。
Description
【０００１】
【産業上の利用分野】この発明はＤＲＡＭと呼ばれる半
導体記憶装置に係り、特にビット線に対するプリチャー
ジ手段に関するものである。
導体記憶装置に係り、特にビット線に対するプリチャー
ジ手段に関するものである。
【０００２】
【従来の技術】ＤＲＡＭと呼ばれる半導体記憶装置の１
つとして、１／２Ｖccプリチャージ方式の半導体記憶装
置がある。この半導体記憶装置は、ビット線対を電源電
圧の半分の電圧（１／２Ｖcc）に充電しておき、その
後、ワード線を駆動してメモリセルの情報をビット線対
に読出し、増幅して出力するものである。
つとして、１／２Ｖccプリチャージ方式の半導体記憶装
置がある。この半導体記憶装置は、ビット線対を電源電
圧の半分の電圧（１／２Ｖcc）に充電しておき、その
後、ワード線を駆動してメモリセルの情報をビット線対
に読出し、増幅して出力するものである。
【０００３】図３は、その１／２Ｖccプリチャージ方式
の半導体記憶装置の従来例を具体的に示し、図４は動作
波形図である。図３において、ＷＬ1〜ＷＬn はロウ・
アドレス・ストローブ信号のような制御信号ＲＡＳに基
づき活性化される複数のワード線、ＢＬm は前記ワード
線ＷＬ1 〜ＷＬn と交差配置された複数対のビット線対
であり、それらの各交差個所には複数のメモリセル１1
〜１n がそれぞれ接続されている。ワード線ＷＬ1 〜Ｗ
Ｌn はワード線ドライバ２1 〜２n で駆動される一方、
ＭＯＳトランジスタ３1 〜３n を通して接地されるよう
になっている。また、ワード線ドライバ２1 〜２n とＭ
ＯＳトランジスタ３1 〜３n は、Ｘアドレス情報に基づ
きＸデコーダ４1 〜４n の出力により制御されるように
なっており、ワード線ドライバ２1 〜２n はＸデコーダ
４1 〜４n の出力により直接、ＭＯＳトランジスタ３1
〜３n はＸデコーダ４1 〜４n の出力をインバータ５1
〜５n で反転させた信号で制御される。したがって、ワ
ード線ドライバ２1 〜２n とＭＯＳトランジスタ３1 〜
３n は、一方が動作した時、他方が非動作状態となるよ
うに作動する。
の半導体記憶装置の従来例を具体的に示し、図４は動作
波形図である。図３において、ＷＬ1〜ＷＬn はロウ・
アドレス・ストローブ信号のような制御信号ＲＡＳに基
づき活性化される複数のワード線、ＢＬm は前記ワード
線ＷＬ1 〜ＷＬn と交差配置された複数対のビット線対
であり、それらの各交差個所には複数のメモリセル１1
〜１n がそれぞれ接続されている。ワード線ＷＬ1 〜Ｗ
Ｌn はワード線ドライバ２1 〜２n で駆動される一方、
ＭＯＳトランジスタ３1 〜３n を通して接地されるよう
になっている。また、ワード線ドライバ２1 〜２n とＭ
ＯＳトランジスタ３1 〜３n は、Ｘアドレス情報に基づ
きＸデコーダ４1 〜４n の出力により制御されるように
なっており、ワード線ドライバ２1 〜２n はＸデコーダ
４1 〜４n の出力により直接、ＭＯＳトランジスタ３1
〜３n はＸデコーダ４1 〜４n の出力をインバータ５1
〜５n で反転させた信号で制御される。したがって、ワ
ード線ドライバ２1 〜２n とＭＯＳトランジスタ３1 〜
３n は、一方が動作した時、他方が非動作状態となるよ
うに作動する。
【０００４】ビット線対ＢＬm には、プリチャージ回路
６が接続される。このプリチャージ回路６は一対のＭＯ
Ｓトランジスタ７1 ，７2 で構成され、ビット線対ＢＬ
m 間にＭＯＳトランジスタ７1 ，７2 が直列接続され、
中点は電源電圧１／２Ｖccに接続される。また、ＭＯＳ
トランジスタ７1 ，７2 のゲートにプリチャージ信号Ｅ
Ｑが供給されており、このプリチャージ信号ＥＱにより
ＭＯＳトランジスタ７1 ，７2 がオンすることによりビ
ット線対ＢＬm を１／２Ｖccにプリチャージできる。ま
た、ビット線対ＢＬm には、センスアンプ活性化信号Ｓ
ＡＡにより活性化（動作）してビット線対ＢＬm の電位
差を検知・増幅するセンスアンプ８が接続されており、
このセンスアンプ８の出力はトランスファ回路（転送回
路）９を介してデータ線ＤＬに出力されるようになって
いる。トランスファ回路９は、Ｙアドレス情報に基づき
Ｙデコーダ１０m の出力により制御される。
６が接続される。このプリチャージ回路６は一対のＭＯ
Ｓトランジスタ７1 ，７2 で構成され、ビット線対ＢＬ
m 間にＭＯＳトランジスタ７1 ，７2 が直列接続され、
中点は電源電圧１／２Ｖccに接続される。また、ＭＯＳ
トランジスタ７1 ，７2 のゲートにプリチャージ信号Ｅ
Ｑが供給されており、このプリチャージ信号ＥＱにより
ＭＯＳトランジスタ７1 ，７2 がオンすることによりビ
ット線対ＢＬm を１／２Ｖccにプリチャージできる。ま
た、ビット線対ＢＬm には、センスアンプ活性化信号Ｓ
ＡＡにより活性化（動作）してビット線対ＢＬm の電位
差を検知・増幅するセンスアンプ８が接続されており、
このセンスアンプ８の出力はトランスファ回路（転送回
路）９を介してデータ線ＤＬに出力されるようになって
いる。トランスファ回路９は、Ｙアドレス情報に基づき
Ｙデコーダ１０m の出力により制御される。
【０００５】このように構成された装置においては、図
４の動作波形図に示すように待機時は常にプリチャージ
信号ＥＱが“Ｈ”レベルにあり、したがって待機時は常
にプリチャージ回路６が動作してビット線対ＢＬm を１
／２Ｖccにプリチャージする。
４の動作波形図に示すように待機時は常にプリチャージ
信号ＥＱが“Ｈ”レベルにあり、したがって待機時は常
にプリチャージ回路６が動作してビット線対ＢＬm を１
／２Ｖccにプリチャージする。
【０００６】一方、データ読出し時はプリチャージ信号
ＥＱが“Ｌ”レベルとなり、プリチャージ回路６は非動
作状態となり、ビット線対ＢＬm は１／２Ｖccから切り
離される。そして、いま、メモリセル１1 に記憶された
データを読出すとすると、Ｘデコーダ４1 の出力により
ＭＯＳトランジスタ３1 がオフすると共にワード線ドラ
イバ２1 が動作し、ワード線ＷＬ1 が立上がる。する
と、メモリセル１1 のデータによりビット線対ＢＬm 間
に微小な電位差が生じ、その電位差をセンスアンプ８で
検知・増幅してトランスファ回路９を介してデータ線Ｄ
L に出力することにより、メモリセル１1 のデータの読
出しが行われる。
ＥＱが“Ｌ”レベルとなり、プリチャージ回路６は非動
作状態となり、ビット線対ＢＬm は１／２Ｖccから切り
離される。そして、いま、メモリセル１1 に記憶された
データを読出すとすると、Ｘデコーダ４1 の出力により
ＭＯＳトランジスタ３1 がオフすると共にワード線ドラ
イバ２1 が動作し、ワード線ＷＬ1 が立上がる。する
と、メモリセル１1 のデータによりビット線対ＢＬm 間
に微小な電位差が生じ、その電位差をセンスアンプ８で
検知・増幅してトランスファ回路９を介してデータ線Ｄ
L に出力することにより、メモリセル１1 のデータの読
出しが行われる。
【０００７】
【発明が解決しようとする課題】しかしながら、以上の
ような従来の装置では、次のような問題点があった。す
なわち、待機時は常にプリチャージ回路６が動作してビ
ット線対ＢＬm を１／２Ｖccにプリチャージしている。
この時、ワード線ＷＬ1 〜ＷＬn は、ＭＯＳトランジス
タ３1 〜３n がオンすることにより接地電位となってい
る。そのため、例えばワード線ＷＬ1 とビット線ＢＬm
（図３の上方の１本）がショートしたとすると、１／２
Ｖcc→プリチャージ回路６→ビット線対ＢＬm →ワード
線ＷＬ1 →ＭＯＳトランジスタ３1 →接地の経路（図３
の点線の経路）でリーク電流Ｉが流れ、待機時における
消費電力が増大してしまう。
ような従来の装置では、次のような問題点があった。す
なわち、待機時は常にプリチャージ回路６が動作してビ
ット線対ＢＬm を１／２Ｖccにプリチャージしている。
この時、ワード線ＷＬ1 〜ＷＬn は、ＭＯＳトランジス
タ３1 〜３n がオンすることにより接地電位となってい
る。そのため、例えばワード線ＷＬ1 とビット線ＢＬm
（図３の上方の１本）がショートしたとすると、１／２
Ｖcc→プリチャージ回路６→ビット線対ＢＬm →ワード
線ＷＬ1 →ＭＯＳトランジスタ３1 →接地の経路（図３
の点線の経路）でリーク電流Ｉが流れ、待機時における
消費電力が増大してしまう。
【０００８】このようなビット線ＢＬm とワード線ＷＬ
1 間のショートが発生すると、それに接続されたメモリ
セル１1 が不良メモリセルとなって正確なデータのアク
セスができなくなる。そこで、通常はこのような不良メ
モリセルを救済するため、予め複数の冗長メモリセルを
設けておき、その不良メモリセルが選択される時には、
それに代えて冗長メモリセルを選択することにより、正
確なデータの読出し及び書込みを可能にする冗長救済回
路を設けている。
1 間のショートが発生すると、それに接続されたメモリ
セル１1 が不良メモリセルとなって正確なデータのアク
セスができなくなる。そこで、通常はこのような不良メ
モリセルを救済するため、予め複数の冗長メモリセルを
設けておき、その不良メモリセルが選択される時には、
それに代えて冗長メモリセルを選択することにより、正
確なデータの読出し及び書込みを可能にする冗長救済回
路を設けている。
【０００９】ところが、ビット線とワード線間のショー
トが生じると、通常２００μＡ〜１ｍＡ程度の消費電力
の増加を引き起こすため、そのショート箇所が複数個発
生すると、待機時における消費電流の規格値（例えば１
ｍＡ）を超えてしまい、半導体記憶装置そのものが不良
品となってしまう。
トが生じると、通常２００μＡ〜１ｍＡ程度の消費電力
の増加を引き起こすため、そのショート箇所が複数個発
生すると、待機時における消費電流の規格値（例えば１
ｍＡ）を超えてしまい、半導体記憶装置そのものが不良
品となってしまう。
【００１０】この発明は上記の点に鑑みなされたもの
で、ビット線とワード線間のショートに起因する消費電
力増大を防止できる半導体記憶装置を提供することを目
的とする。
で、ビット線とワード線間のショートに起因する消費電
力増大を防止できる半導体記憶装置を提供することを目
的とする。
【００１１】
【課題を解決するための手段】この発明では、待機状態
からデータ読出し動作に移る時の一定期間のみプリチャ
ージ回路を動作させてビット線対を一定の基準電圧にプ
リチャージし、その他の待機時はビット線対を接地電位
に設定する。
からデータ読出し動作に移る時の一定期間のみプリチャ
ージ回路を動作させてビット線対を一定の基準電圧にプ
リチャージし、その他の待機時はビット線対を接地電位
に設定する。
【００１２】
【作用】上記この発明においては、待機時、待機状態か
ら読出し動作に移る時の一定期間を除き、ビット線対が
接地電位に設定されるので、ワード線とビット線のショ
ートが発生しても、待機時には殆どリーク電流が流れな
くなる。
ら読出し動作に移る時の一定期間を除き、ビット線対が
接地電位に設定されるので、ワード線とビット線のショ
ートが発生しても、待機時には殆どリーク電流が流れな
くなる。
【００１３】
【実施例】以下この発明の一実施例を図面を参照して説
明する。図１はこの発明の一実施例を示す回路構成図で
ある。この回路構成においては、図３の従来の回路に接
地電位設定回路１１が付加されている。この接地電位設
定回路１１以外は、図３の回路と同一であり、同一部分
は図３と同一符号を付して説明を省略する。
明する。図１はこの発明の一実施例を示す回路構成図で
ある。この回路構成においては、図３の従来の回路に接
地電位設定回路１１が付加されている。この接地電位設
定回路１１以外は、図３の回路と同一であり、同一部分
は図３と同一符号を付して説明を省略する。
【００１４】接地電位設定回路１１は一対のＭＯＳトラ
ンジスタ１２1 ，１２2 で構成され、このＭＯＳトラン
ジスタ１２1 ，１２2 がビット線対ＢＬm 間に直列に接
続され、中点は接地電位ライン１３に接続されている。
また、一対のＭＯＳトランジスタ１２1 ，１２2 のゲー
トには接地電位設定回路制御信号ＥＱＨが供給されてい
る。
ンジスタ１２1 ，１２2 で構成され、このＭＯＳトラン
ジスタ１２1 ，１２2 がビット線対ＢＬm 間に直列に接
続され、中点は接地電位ライン１３に接続されている。
また、一対のＭＯＳトランジスタ１２1 ，１２2 のゲー
トには接地電位設定回路制御信号ＥＱＨが供給されてい
る。
【００１５】図２は、図１の回路の動作波形図である。
この動作波形図に示すように、図１の回路においては、
待機状態からデータ読出し時に移る時の一定期間のみプ
リチャージ信号ＥＱが“Ｈ”レベルとなり、プリチャー
ジ回路６が動作し、ビット線対ＢＬm が１／２Ｖccにプ
リチャージされる。その他の待機時は接地電位設定回路
制御信号ＥＱＨが“Ｈ”レベルとなり、接地電位設定回
路１１のＭＯＳトランジスタ１２1 ，１２2 がオンする
もので、したがってこのＭＯＳトランジスタ１２1 ，１
２2 を介してビット線対ＢＬm が接地電位（ＧＮＤ）に
設定される。そしてこのように待機状態から読出し動作
に移る時の一定期間を除き、ビット線対ＢＬm が接地電
位に設定されるので、図３の回路においては、例えワー
ド線ＷＬ1 〜ＷＬn とビット線対ＢＬm 間にショートが
発生しても、待機時、殆どリーク電流が流れなくなる。
この動作波形図に示すように、図１の回路においては、
待機状態からデータ読出し時に移る時の一定期間のみプ
リチャージ信号ＥＱが“Ｈ”レベルとなり、プリチャー
ジ回路６が動作し、ビット線対ＢＬm が１／２Ｖccにプ
リチャージされる。その他の待機時は接地電位設定回路
制御信号ＥＱＨが“Ｈ”レベルとなり、接地電位設定回
路１１のＭＯＳトランジスタ１２1 ，１２2 がオンする
もので、したがってこのＭＯＳトランジスタ１２1 ，１
２2 を介してビット線対ＢＬm が接地電位（ＧＮＤ）に
設定される。そしてこのように待機状態から読出し動作
に移る時の一定期間を除き、ビット線対ＢＬm が接地電
位に設定されるので、図３の回路においては、例えワー
ド線ＷＬ1 〜ＷＬn とビット線対ＢＬm 間にショートが
発生しても、待機時、殆どリーク電流が流れなくなる。
【００１６】なお、上記一実施例ではプリチャージする
基準電圧を１／２Ｖccとしたが、他の電圧とすることも
できる。
基準電圧を１／２Ｖccとしたが、他の電圧とすることも
できる。
【００１７】
【発明の効果】以上説明したように、この発明によれ
ば、待機状態からデータ読出し動作に移る時の一定期間
のみビット線対を一定の基準電圧にプリチャージし、そ
の他の待機時はビット線対を接地電位に設定するように
したので、ワード線とビット線間にショートが発生して
も、待機時に流れるリーク電流を大幅に減少させること
ができ、待機時における消費電力量が規格値をオーバー
して不良となることを的確に防止できる。したがって、
ワード線とビット線間にショートが発生した場合、それ
によって不良となるメモリセルを冗長救済回路で救済し
さえすれば、従来不良品となっていた装置を良品扱いに
することができ、半導体記憶装置の製造歩留りを上げる
ことができる。
ば、待機状態からデータ読出し動作に移る時の一定期間
のみビット線対を一定の基準電圧にプリチャージし、そ
の他の待機時はビット線対を接地電位に設定するように
したので、ワード線とビット線間にショートが発生して
も、待機時に流れるリーク電流を大幅に減少させること
ができ、待機時における消費電力量が規格値をオーバー
して不良となることを的確に防止できる。したがって、
ワード線とビット線間にショートが発生した場合、それ
によって不良となるメモリセルを冗長救済回路で救済し
さえすれば、従来不良品となっていた装置を良品扱いに
することができ、半導体記憶装置の製造歩留りを上げる
ことができる。
【図１】この発明の半導体記憶装置の一実施例を示す回
路構成図である。
路構成図である。
【図２】この発明の一実施例の動作波形図である。
【図３】従来の半導体記憶装置の回路構成図である。
【図４】従来の装置の動作波形図である。
ＷＬ1 〜ＷＬn ワード線 ＢＬm ビット線対 １1 〜１n メモリセル ６ プリチャージ回路 １１ 接地電位設定回路 １２1 ，１２2 ＭＯＳトランジスタ １３ 接地電位ライン ＥＱ プリチャージ信号 ＥＱＨ 接地電位設定回路制御信号
Claims (1)
- 【請求項１】 ビット線対を基準電圧にプリチャージ
し、その後、ワード線を駆動してメモリセルの情報をビ
ット線対に読出すようにした半導体記憶装置において、 ビット線対を基準電圧にプリチャージする第１の回路
と、 ビット線対を接地電位に設定する第２の回路と、 待機状態からデータ読出し動作に移る時の一定期間のみ
前記第１の回路を動作させ、他の待機時は前記第２の回
路を動作させる制御手段とを設けたことを特徴とする半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3315275A JPH05128858A (ja) | 1991-11-05 | 1991-11-05 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3315275A JPH05128858A (ja) | 1991-11-05 | 1991-11-05 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05128858A true JPH05128858A (ja) | 1993-05-25 |
Family
ID=18063454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3315275A Pending JPH05128858A (ja) | 1991-11-05 | 1991-11-05 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05128858A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6185137B1 (en) | 1999-03-19 | 2001-02-06 | Fujitsu Limited | Semiconductor memory device with decreased current consumption |
| JP2003317480A (ja) * | 2002-04-09 | 2003-11-07 | Winbond Electron Corp | 二相プリチャージ回路及びｄｒａｍ素子ショート待機時電流のキャンセル回路 |
| US6944076B2 (en) | 2003-05-06 | 2005-09-13 | International Business Machines Corporation | Dynamic semiconductor memory device and bit line precharge method therefor |
| JP2006120301A (ja) * | 2004-10-22 | 2006-05-11 | Hynix Semiconductor Inc | 半導体メモリ素子の漏洩電流制御装置 |
| KR100656434B1 (ko) * | 2005-11-09 | 2006-12-11 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 누설 전류 감소 회로 |
-
1991
- 1991-11-05 JP JP3315275A patent/JPH05128858A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6185137B1 (en) | 1999-03-19 | 2001-02-06 | Fujitsu Limited | Semiconductor memory device with decreased current consumption |
| JP2003317480A (ja) * | 2002-04-09 | 2003-11-07 | Winbond Electron Corp | 二相プリチャージ回路及びｄｒａｍ素子ショート待機時電流のキャンセル回路 |
| US6944076B2 (en) | 2003-05-06 | 2005-09-13 | International Business Machines Corporation | Dynamic semiconductor memory device and bit line precharge method therefor |
| JP2006120301A (ja) * | 2004-10-22 | 2006-05-11 | Hynix Semiconductor Inc | 半導体メモリ素子の漏洩電流制御装置 |
| KR100649834B1 (ko) * | 2004-10-22 | 2006-11-28 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 누설 전류 제어 장치 |
| US7724594B2 (en) * | 2004-10-22 | 2010-05-25 | Hynix Semiconductor Inc. | Leakage current control device of semiconductor memory device |
| KR100656434B1 (ko) * | 2005-11-09 | 2006-12-11 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 누설 전류 감소 회로 |
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