JP2003317480A - 二相プリチャージ回路及びｄｒａｍ素子ショート待機時電流のキャンセル回路 - Google Patents
二相プリチャージ回路及びｄｒａｍ素子ショート待機時電流のキャンセル回路Info
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- JP2003317480A JP2003317480A JP2003088683A JP2003088683A JP2003317480A JP 2003317480 A JP2003317480 A JP 2003317480A JP 2003088683 A JP2003088683 A JP 2003088683A JP 2003088683 A JP2003088683 A JP 2003088683A JP 2003317480 A JP2003317480 A JP 2003317480A
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】
【課題】 低パワーDRAM素子に対しての品質要求に応じ
る二相プリチャージ回路、及び該回路を組み合わせてな
るDRAM素子ショート待機時電流のキャンセル回路を提供
する。 【解決手段】 二相プリチャージ回路は、作動モード期
間にプリチャージ電圧源による電圧をビット線に印加さ
せるように作動するが、待機モード期間にOFF状態とな
る。このため、ビット線とワード線のショートによる待
機時電流はキャンセルされる。
る二相プリチャージ回路、及び該回路を組み合わせてな
るDRAM素子ショート待機時電流のキャンセル回路を提供
する。 【解決手段】 二相プリチャージ回路は、作動モード期
間にプリチャージ電圧源による電圧をビット線に印加さ
せるように作動するが、待機モード期間にOFF状態とな
る。このため、ビット線とワード線のショートによる待
機時電流はキャンセルされる。
Description
【０００１】
【発明の属する技術分野】本発明は動的随時アクセスメ
モリ（以下、単にDRAMと言う）素子における漏電流（le
akage current）をキャンセルする回路に関わり、特
に、DRAM素子のビット線とワード線のショートによる待
機時電流（short DC standby current）をキャンセルす
る回路に関する。
モリ（以下、単にDRAMと言う）素子における漏電流（le
akage current）をキャンセルする回路に関わり、特
に、DRAM素子のビット線とワード線のショートによる待
機時電流（short DC standby current）をキャンセルす
る回路に関する。
【０００２】
【従来の技術】従来、DRAM素子の製造段階において、ワ
ード線とビット線がショートする場合がある。その結
果、待機時電流が生じうるので、製品歩留りの低下は必
至である。そこで、米国特許5,499,211号（名称はbit-l
ine precharge current limiter for CMOS dynamic me
mories）には、前記のような問題を解決するための提案
（図１参照）があった。
ード線とビット線がショートする場合がある。その結
果、待機時電流が生じうるので、製品歩留りの低下は必
至である。そこで、米国特許5,499,211号（名称はbit-l
ine precharge current limiter for CMOS dynamic me
mories）には、前記のような問題を解決するための提案
（図１参照）があった。
【０００３】図１において、回路１０は、ビット線（B
L）１２とワード線（WL）１３とプリチャージ等化回路
１４及び電流制限装置１１からなる。ここで、電流制限
装置１１は、プリチャージ電圧源（source of precharg
e voltage: VBLEQ）１５とビット線１３の間に設けら
れ、ワード線１３とビット線１２のショートにより大き
い待機時電流が生じることを避けるためのものである。
この電流制限装置１１は、例えば、空乏タイプのN型ト
ランジスタ（depletion NMOS）を用い、ビット線１２と
ワード線１３がショートする際の最大待機時電流を制限
することができる。
L）１２とワード線（WL）１３とプリチャージ等化回路
１４及び電流制限装置１１からなる。ここで、電流制限
装置１１は、プリチャージ電圧源（source of precharg
e voltage: VBLEQ）１５とビット線１３の間に設けら
れ、ワード線１３とビット線１２のショートにより大き
い待機時電流が生じることを避けるためのものである。
この電流制限装置１１は、例えば、空乏タイプのN型ト
ランジスタ（depletion NMOS）を用い、ビット線１２と
ワード線１３がショートする際の最大待機時電流を制限
することができる。
【０００４】しかしながら、待機モードにおけるワード
線駆動電圧（VWL）は０V（ボトル）であるのは一般であ
るが、そのときEQL制御信号が発生するため、ワード線
駆動電圧が０Vを超えるようになる。よって、待機モー
ドの場合、BLEQ、BL及びWLを経由して接地端子へ流れる
待機時電流パスができる。即ち、前記提案によれば、ビ
ット線１２とワード線１３のショートによる待機時電流
を低く抑えることができるが、それを有効にキャンセル
することができない。
線駆動電圧（VWL）は０V（ボトル）であるのは一般であ
るが、そのときEQL制御信号が発生するため、ワード線
駆動電圧が０Vを超えるようになる。よって、待機モー
ドの場合、BLEQ、BL及びWLを経由して接地端子へ流れる
待機時電流パスができる。即ち、前記提案によれば、ビ
ット線１２とワード線１３のショートによる待機時電流
を低く抑えることができるが、それを有効にキャンセル
することができない。
【０００５】しかし、このような待機時電流は、既存の
低パワーDRAM素子にとって、非常に大きいため、市場か
らのDRAM素子に対しての品質要求が満足されない。
低パワーDRAM素子にとって、非常に大きいため、市場か
らのDRAM素子に対しての品質要求が満足されない。
【０００６】
【発明が解決しようとする課題】前記のような問題点を
解決するため、本発明の目的は新規な二相プリチャージ
回路を提供することにある。
解決するため、本発明の目的は新規な二相プリチャージ
回路を提供することにある。
【０００７】具体的に、本発明の目的は低パワーDRAM素
子に対しての品質要求に応じる二相プリチャージ回路、
及び該回路を組み合わせてなるDRAM素子ショート待機時
電流のキャンセル回路を提供することにある。
子に対しての品質要求に応じる二相プリチャージ回路、
及び該回路を組み合わせてなるDRAM素子ショート待機時
電流のキャンセル回路を提供することにある。
【０００８】
【課題を解決するための手段】前記目的を達成するため
の本発明の二相プリチャージ回路は、DRAM素子のビット
線とワード線のショートによる待機時電流をキャンセル
するのに適する回路であって、一端がプリチャージ電圧
源に接続、その他の端が前記ビット線に接続するプリチ
ャージ等化回路を備え、前記DRAM素子の作動モード期間
における前端区間及び後端区間のみ前記プリチャージ電
圧源による電圧を前記ビット線に印加させるためのパル
スを発生し、待機モード期間にOFF状態となる制御信号
を少なくとも一つ用いる。
の本発明の二相プリチャージ回路は、DRAM素子のビット
線とワード線のショートによる待機時電流をキャンセル
するのに適する回路であって、一端がプリチャージ電圧
源に接続、その他の端が前記ビット線に接続するプリチ
ャージ等化回路を備え、前記DRAM素子の作動モード期間
における前端区間及び後端区間のみ前記プリチャージ電
圧源による電圧を前記ビット線に印加させるためのパル
スを発生し、待機モード期間にOFF状態となる制御信号
を少なくとも一つ用いる。
【０００９】また、本発明に係るDRAM素子ショート待機
時電流のキャンセル回路は、プリチャージ電圧源と複数
のワード線と複数のビット線と複数のプリチャージ等化
回路からなり、DRAM素子のショートによる待機時電流を
キャンセルする回路であって、各前記プリチャージ等化
回路による制御信号は、作動モード期間における前端区
間及び後端区間のみ前記プリチャージ電圧源による電圧
を前記複数のビット線に印加させるためのパルスを発生
し、待機モード期間にOFF状態となるように構成され、
前記ビット線とワード線のショートによる待機時電流を
キャンセルすることを特徴とする。
時電流のキャンセル回路は、プリチャージ電圧源と複数
のワード線と複数のビット線と複数のプリチャージ等化
回路からなり、DRAM素子のショートによる待機時電流を
キャンセルする回路であって、各前記プリチャージ等化
回路による制御信号は、作動モード期間における前端区
間及び後端区間のみ前記プリチャージ電圧源による電圧
を前記複数のビット線に印加させるためのパルスを発生
し、待機モード期間にOFF状態となるように構成され、
前記ビット線とワード線のショートによる待機時電流を
キャンセルすることを特徴とする。
【００１０】本発明によれば、二相プリチャージ回路
は、作動モード期間にプリチャージ電圧源による電圧を
ビット線に印加させるように作動するが、待機モード期
間にOFF状態となる。このため、ビット線とワード線の
ショートによる待機時電流はキャンセルされる。
は、作動モード期間にプリチャージ電圧源による電圧を
ビット線に印加させるように作動するが、待機モード期
間にOFF状態となる。このため、ビット線とワード線の
ショートによる待機時電流はキャンセルされる。
【００１１】
【発明の実施の形態】前記の目的を達成して従来の欠点
を除去するための課題を実行する本発明の実施例の構成
とその作用を添付図面に基づき詳細に説明する。
を除去するための課題を実行する本発明の実施例の構成
とその作用を添付図面に基づき詳細に説明する。
【００１２】図２は本発明の第一の実施の形態を示す
図、（a）は待機時電流のキャンセル回路図、（ｂ）は
（a）に示す回路のシーケンス図である。
図、（a）は待機時電流のキャンセル回路図、（ｂ）は
（a）に示す回路のシーケンス図である。
【００１３】図２の（a）において、本発明の第一の実
施の形態に係るDRAM素子のショートによる待機時電流の
キャンセル回路２０は、プリチャージ電圧源２４、複数
のワード線２２、複数のビット線２３及び複数のプリチ
ャージ等化回路２１からなる。本第一の実施の形態で
は、プリチャージ等化回路２１は二相のθ１制御信号２
５を用いる。作動モード期間に、このθ１制御信号２５
は、プリチャージ電圧源VBLEQ２４による電圧をビット
線２３に印加させるための第１及び第２のパルスを生成
する。そのうち、第１のパルスはワード線作動前の区間
に、第２のパルスはワード線作動後の区間に生成され
る。一方、待機モード期間に、θ１制御信号２５はOFF
状態となる。このため、ビット線２３とワード線２２の
ショートがあっても待機時電流が生じられない。この点
には重要な意味がある。
施の形態に係るDRAM素子のショートによる待機時電流の
キャンセル回路２０は、プリチャージ電圧源２４、複数
のワード線２２、複数のビット線２３及び複数のプリチ
ャージ等化回路２１からなる。本第一の実施の形態で
は、プリチャージ等化回路２１は二相のθ１制御信号２
５を用いる。作動モード期間に、このθ１制御信号２５
は、プリチャージ電圧源VBLEQ２４による電圧をビット
線２３に印加させるための第１及び第２のパルスを生成
する。そのうち、第１のパルスはワード線作動前の区間
に、第２のパルスはワード線作動後の区間に生成され
る。一方、待機モード期間に、θ１制御信号２５はOFF
状態となる。このため、ビット線２３とワード線２２の
ショートがあっても待機時電流が生じられない。この点
には重要な意味がある。
【００１４】したがって、本発明の回路を用いると、製
造段階に生成される欠陥により待機モードにおける待機
時電流が生じる問題を避けることができ、低パワーDRAM
素子に対しての品質要求が満足される。
造段階に生成される欠陥により待機モードにおける待機
時電流が生じる問題を避けることができ、低パワーDRAM
素子に対しての品質要求が満足される。
【００１５】また、本発明によれば、待機モードにおい
てビット線２３を経由する電流パスが遮断されるため、
ビット線２３とワード線２２のショートによる待機時電
流は完全にキャンセルされる。即ち、本発明によると、
従来の電流制限装置１１を省略してもより優れた機能を
達成することができる。
てビット線２３を経由する電流パスが遮断されるため、
ビット線２３とワード線２２のショートによる待機時電
流は完全にキャンセルされる。即ち、本発明によると、
従来の電流制限装置１１を省略してもより優れた機能を
達成することができる。
【００１６】図３は本発明の第二の実施の形態を示す
図、（a）は待機時電流のキャンセル回路図、（ｂ）は
（a）に示す回路のシーケンス図である。
図、（a）は待機時電流のキャンセル回路図、（ｂ）は
（a）に示す回路のシーケンス図である。
【００１７】図３の（a）に示すように、本発明の第二
の実施の形態と第一の実施の形態（図２）との相違点と
しては、本実施の形態のプリチャージ等化回路２１は制
御信号θ１及びθ２を用いる。制御信号θ１はワード線
作動前の作動モード期間にパルスを発生する。一方、制
御信号θ２はワード線作動後の作動モード期間にパルス
を発生する。但し、待機モード期間に制御信号θ１とθ
２はいずれOFF状態となる。この点では、第二の実施の
形態は第一の実施の形態と合致する。このため、ビット
線２３とワード線２２のショートによる待機時電流の発
生は確実に防止される。
の実施の形態と第一の実施の形態（図２）との相違点と
しては、本実施の形態のプリチャージ等化回路２１は制
御信号θ１及びθ２を用いる。制御信号θ１はワード線
作動前の作動モード期間にパルスを発生する。一方、制
御信号θ２はワード線作動後の作動モード期間にパルス
を発生する。但し、待機モード期間に制御信号θ１とθ
２はいずれOFF状態となる。この点では、第二の実施の
形態は第一の実施の形態と合致する。このため、ビット
線２３とワード線２２のショートによる待機時電流の発
生は確実に防止される。
【００１８】なお、本発明の実施の形態では、プリチャ
ージ等化回路２１（図２の（a）参照）は第１乃至第３
のトランジスタ２６−２８からなり、そのうち、第１の
トランジスタ２６は複数のビット線２３に並列接続し、
第２、第３のトランジスタ２７、２８のそれぞれは複数
のビット線２３に直列接続し、且つ、第１乃至第３のト
ランジスタ２６−２８のゲート電極はいずれ制御信号２
５に接続するが、図２の（a）に示す構成はプリチャー
ジ等化回路２１の一例に過ぎない。作動モード期間にプ
リチャージ電圧源VBLEQ２４による電圧をビット線２３
に印加させるという構成であれば、本発明の技術的範囲
に属する。
ージ等化回路２１（図２の（a）参照）は第１乃至第３
のトランジスタ２６−２８からなり、そのうち、第１の
トランジスタ２６は複数のビット線２３に並列接続し、
第２、第３のトランジスタ２７、２８のそれぞれは複数
のビット線２３に直列接続し、且つ、第１乃至第３のト
ランジスタ２６−２８のゲート電極はいずれ制御信号２
５に接続するが、図２の（a）に示す構成はプリチャー
ジ等化回路２１の一例に過ぎない。作動モード期間にプ
リチャージ電圧源VBLEQ２４による電圧をビット線２３
に印加させるという構成であれば、本発明の技術的範囲
に属する。
【００１９】本発明は前記実施例の如く提示されている
が、これは本発明を限定するものではなく、当業者は本
発明の要旨と範囲内において変形と修正をすることがで
きる。従って、本発明の権利範囲は特許請求の範囲に準
じるものである。
が、これは本発明を限定するものではなく、当業者は本
発明の要旨と範囲内において変形と修正をすることがで
きる。従って、本発明の権利範囲は特許請求の範囲に準
じるものである。
【００２０】
【発明の効果】前記のように、本発明によれば、DRAM素
子における待機時電流はキャンセルされる。即ち、製造
段階に生成される欠陥により待機モードにおける待機時
電流が生じる問題は回避される。したがって、低パワー
DRAM素子に対しての品質要求が満足される。
子における待機時電流はキャンセルされる。即ち、製造
段階に生成される欠陥により待機モードにおける待機時
電流が生じる問題は回避される。したがって、低パワー
DRAM素子に対しての品質要求が満足される。
【図１】従来の待機時電流キャンセル方法を示す図であ
り、（a）は待機時電流キャンセル回路図、（ｂ）は
（a）に示す回路のシーケンス図である。
り、（a）は待機時電流キャンセル回路図、（ｂ）は
（a）に示す回路のシーケンス図である。
【図２】本発明の第一の実施の形態を示す図であり、
（a）は待機時電流キャンセル回路図、（ｂ）は（a）に
示す回路のシーケンス図である。
（a）は待機時電流キャンセル回路図、（ｂ）は（a）に
示す回路のシーケンス図である。
【図３】本発明の第二の実施の形態を示す図であり、
（a）は待機時電流キャンセル回路図、（ｂ）は（a）に
示す回路のシーケンス図である。
（a）は待機時電流キャンセル回路図、（ｂ）は（a）に
示す回路のシーケンス図である。
１０ 従来の待機時電流キャンセル回路
１１ 電流制限装置
１２、２２ ワード線
１３、２３ ビット線
１４、２１ プリチャージ等化回路
１５、２４ プリチャージ電圧源
２０ 本発明の待機時電流キャンセル回路
２５ 制御信号
２６ 第１のトランジスタ
２７ 第２のトランジスタ
２８ 第３のトランジスタ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 陳 健中
台湾新竹市東區公園里15鄰光復路二段513
號４樓之１
Ｆターム(参考） 5M024 AA06 BB15 BB37 CC62 CC65
CC68 PP01 PP03 PP07
Claims (6)
- 【請求項１】 DRAM素子のビット線とワード線のショー
トによる待機時電流をキャンセルするのに適する回路で
あって、一端がプリチャージ電圧源に接続、その他の端
が前記ビット線に接続するプリチャージ等化回路を備
え、前記DRAM素子の作動モード期間における前端区間及
び後端区間のみ前記プリチャージ電圧源による電圧を前
記ビット線に印加させるためのパルスを発生し、待機モ
ード期間にOFF状態となる制御信号を少なくとも一つ用
いる二相プリチャージ回路。 - 【請求項２】 前記プリチャージ等化回路は第１乃至第
３のトランジスタからなり、そのうち、第１のトランジ
スタは前記ビット線に並列接続、第２及び第3のトラン
ジスタのそれぞれは前記ビット線に直列接続、且つ、第
１乃至第３のトランジスタのゲート電極はいずれ前記制
御信号に接続することを特徴とする請求項１に記載の二
相プリチャージ回路。 - 【請求項３】 前記プリチャージ等化回路による制御信
号は両グループからなり、該制御信号の両グループはそ
れぞれ前記作動モード期間における前端区間と後端区間
に前記パルスを発生するように構成されることを特徴と
する請求項１または２に記載の二相プリチャージ回路。 - 【請求項４】 プリチャージ電圧源と複数のワード線と
複数のビット線と複数のプリチャージ等化回路からな
り、DRAM素子のショートによる待機時電流をキャンセル
する回路であって、各前記プリチャージ等化回路による
制御信号は、作動モード期間における前端区間及び後端
区間のみ前記プリチャージ電圧源による電圧を前記複数
のビット線に印加させるためのパルスを発生し、待機モ
ード期間にOFF状態となるように構成され、前記ビット
線とワード線のショートによる待機時電流をキャンセル
することを特徴とするDRAM素子ショート待機時電流のキ
ャンセル回路。 - 【請求項５】 各前記プリチャージ等化回路による制御
信号は両グループからなり、該制御信号の両グループは
それぞれ前記作動モード期間における前端区間と後端区
間に前記パルスを発生するように構成されることを特徴
とする請求項４に記載のDRAM素子ショート待機時電流の
キャンセル回路。 - 【請求項６】 各前記プリチャージ等化回路は第１乃至
第３のトランジスタからなり、そのうち、第１のトラン
ジスタは前記複数のビット線に並列接続、第２及び第3
のトランジスタのそれぞれは前記複数のビット線に直列
接続、且つ、第１乃至第３のトランジスタのゲート電極
はいずれ前記制御信号に接続することを特徴とする請求
項４または５に記載のDRAM素子ショート待機時電流のキ
ャンセル回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW091107145 | 2002-04-09 | ||
| TW091107145A TW556226B (en) | 2002-04-09 | 2002-04-09 | Dual-phase pre-charging circuit and the assembled static-current elimination circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003317480A true JP2003317480A (ja) | 2003-11-07 |
| JP4896360B2 JP4896360B2 (ja) | 2012-03-14 |
Family
ID=28673336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003088683A Expired - Lifetime JP4896360B2 (ja) | 2002-04-09 | 2003-03-27 | 二相プリチャージ回路及びｄｒａｍ素子ショート待機時電流のキャンセル回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6707739B2 (ja) |
| JP (1) | JP4896360B2 (ja) |
| TW (1) | TW556226B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008059653A (ja) * | 2006-08-30 | 2008-03-13 | Fujitsu Ltd | 半導体メモリおよびシステム |
| JP2012104220A (ja) * | 2006-08-10 | 2012-05-31 | Fujitsu Semiconductor Ltd | 半導体メモリおよびメモリシステム |
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|---|---|---|---|---|
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| US10322960B2 (en) | 2010-06-17 | 2019-06-18 | Johns Manville | Controlling foam in apparatus downstream of a melter by adjustment of alkali oxide content in the melter |
| US8199593B2 (en) | 2010-07-02 | 2012-06-12 | Elite Semiconductor Memory Technology Inc. | Circuit and method for controlling standby leakage current in random access memory devices |
| US8391092B2 (en) | 2010-07-02 | 2013-03-05 | Elite Semiconductor Memory Technology Inc. | Circuit and method for eliminating bit line leakage current in random access memory devices |
| TWI469144B (zh) * | 2011-07-06 | 2015-01-11 | Elite Semiconductor Esmt | 用以控制隨機存取記憶體元件中的漏電流之電路和方法 |
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