TWI469144B

TWI469144B - 用以控制隨機存取記憶體元件中的漏電流之電路和方法

Info

Publication number: TWI469144B
Application number: TW100123984A
Authority: TW
Inventors: Chung Zen Chen; Ying Wei Jan; Jian Shiang Liang
Original assignee: Elite Semiconductor Esmt
Priority date: 2011-07-06
Filing date: 2011-07-06
Publication date: 2015-01-11
Also published as: TW201303868A

Description

用以控制隨機存取記憶體元件中的漏電流之電路和方法

本發明係關於一種用以控制隨機存取記憶體中的漏電流的電路和方法。

目前半導體記憶元件，例如動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)，已廣泛應用在低成本數位裝置的固態儲存媒介中，例如個人電腦、手機、個人數位助理等各種應用中。一般而言，DRAM的記憶體胞元係由一電晶體和一電容器所組成，以儲存一位元之資料。圖1顯示一習知具有電晶體102和電容器104的一DRAM記憶體晶胞100之結構示意圖，其中該DRAM記憶體晶胞100的一端連接至該電容器104，而另一端連接至一位元線BL。該DRAM記憶體晶胞100的一控制端連接至一字元線WL。一位元之資料係以電荷的形式儲存於該電容器中。然而，一段時間後，在電容器104中儲存之電荷會經由基底或其他路徑放電逐，使得儲存的資料漏失。因此，需要一週期性的更新運作以將儲存的資料重新寫入該DRAM記憶體晶胞100內。

為了讀取儲存在該DRAM記憶體晶胞100的資料，需要一感測放大技術。一般而言，連接至該電晶體102的位元線BL連接至沿著另一位元線BL’的一感測放大器。該感測放大器藉由感測位元線BL和位元線BL’之間的電壓差而決定儲存在該記憶體晶胞100的資料。因此，位元線BL和位元線BL’兩者需要被預充電至一高電壓以使該感測放大技術能順利地應用。圖2顯示應用在一DRAM元件中的一典型位元線預充電電路200。參照圖2，該位元線預充電電路200包含一第一電晶體202和一第二電晶體204。該電晶體202連接一預充電電壓VEQ至該位元線BL。該電晶體204連接該預充電電壓VEQ至該位元線BL’。該電晶體202和該電晶體204由一預充電信號EQD所控制。如果該電晶體202和該電晶體204的臨界電壓不相同，則位元線BL和位元線BL’上的電壓會不相同。為了克服此一缺點，該位元線預充電電路200可再包含連接至位元線BL和位元線BL’的一第三電晶體206。該第三電晶體206亦由該預充電信號EQD所控制。

為了減少功率損耗，某些DRAM元件可以運作在一自我更新(self-refresh)模式。當運作於自我更新模式時，該些DRAM元件無法被存取，且需要一週期性的自我更新運作於內部自動地執行。圖3顯示一典型的運作於自我更新模式下的DRAM元件之控制信號之時序圖。參照圖3，一更新請求週期性地被致能，該週期由一時脈計數器所控制。當一更新到達時，一更新請求被致能，且在一更新時序週期tCBR期間該更新運作會被執行。在被更新後，對應的晶胞之該預充電信號EQD會停止，而其他晶胞的該預充電信號EQD會保持致能。

然而，持續致能該預充電信號EQD會有一些缺點，例如，可能存在位元線漏電流。參照圖1，該位元線BL和該字元線WL之間可能會有漏電流通過內部的介電質。該位元線BL和該字元線WL之間可能會有漏電流通過該電晶體102的閘氧化層。該位元線BL和該電晶體102的P型井之間也可能有其他漏電流通過該位元線BL的接點。據此，待命電流(standby current)由於位元線漏電流的因素會增加，且可能需要一電流限制元件以減少位元線漏電流。然而，位元線漏電流可能無法完全地被消除。因此，有必要提供一種電路和方法以控制隨機存取記憶體元件中的漏電流。

本發明之目的係提供一種用以控制隨機存取記憶體元件中的漏電流之電路。

本發明之電路之一實施例包含一預充電等化電路，其用以根據一預充電信號提供一預充電電壓至一隨機存取記憶體元件中的一記憶體晶胞之一位元線對。當該半導體晶胞在一自我更新模式時，該預充電信號會藉由一週期性觸發的預充電請求而致能，且該預充電信號會在該半導體晶胞自我更新之前和之後致能。

本發明之另一目的係提供一種用以控制隨機存取記憶體元件中的漏電流之方法。

本發明之方法之一實施例包含以下步驟：當一隨機存取記憶體元件的一區段中的一半導體晶胞在一自我更新模式時，在該半導體晶胞被更新之前和之後暫時地致能一預充電等化電路，該預充電等化電路用以提供一預充電電壓至該記憶體晶胞的一位元線對；以及當該半導體晶胞在該自我更新模式時，週期性地致能該預充電等化電路。

圖4顯示結合本發明一實施例之用以控制隨機存取記憶體元件中的漏電流之電路400。參照圖4，該電路400包含連接至一位元線BL和另一位元線BL’的一預充電等化電路402。該預充電等化電路402包含一第一電晶體404、一第二電晶體406和一第三電晶體408。該第一電晶體404連接一預充電電壓VEQ至該位元線BL。該第二電晶體406連接該預充電電壓VEQ至該位元線BL’。該第三電晶體408連接該位元線BL至該位元線BL’。一預充電信號EQD用以控制該第一電晶體404、該第二電晶體406和該第三電晶體408。

圖5顯示結合本發明一實施例之應用該電路400至一DRAM元件時的控制信號之時序圖，其中該DRAM元件運作於一自我更新模式。參照圖5，一更新請求週期性地被致能，該週期由一時脈計數器所控制。當一更新到達時，一更新請求被致能，且在一更新時序週期tCBR期間該更新運作被執行。在該更新運作前，對應於某些更新的記憶體晶胞之區段之一預充電信號EQD會被致能。此外，在更新後，對應於某些更新記憶體晶胞的區域之另一預充電信號EQD會被致能。該電路400的該預充電請求也會被週期性地致能。由圖5可知，與傳統DRAM元件的更新方法不同之處在於本發明中的預充電信號EQD除了回應該更新請求或一預充電請求外，都是保持不致能。亦即，預充電信號會週期性地致能，且在對應的記憶體晶胞被更新之前和之後也會被致能。較佳地，該週期性的預充電運作是以分段的方式運作。亦即，在一區段中的多條位元線會同時地預充電，接著另一區段中的多條位元線會同時地預充電等等。該週期性地致能的預充電信號之週期小於該DRAM元件的更新運作之週期。據此，如果在一區段中的記憶體晶胞未被更新，或者如果位元線未被預充電，則在此區域的位元線為浮接狀態。依此方式，位元線漏電流的漏電路徑可以被消除。換言之，一位元線BL和對應的字元線WL之間通過內部介電質的漏電流、一位元線BL和對應的字元線WL之間通過一電晶體的閘氧化層的漏電流和一位元線BL和對應的電晶體的P型井之間通過該位元線BL的接點之漏電流，可以全部被消除。

在本發明的一些實施例中，如果對應一位元線的一預充電信號之致能(由於該週期性的預充電請求)與對應相同位元線的另一預充電信號之另一致能(由於該位元線的更新運作)同時發生時，則由於該週期性的預充電請求產生的該預充電信號之該致能會忽略不做。

在本發明的一些實施例中，當使該記憶體晶胞進入該自我更新模式的命令被觸發時，在該記憶體晶胞進入該自我更新模式之前執行一自動更新運作。圖6顯示結合本發明一實施例之當使該記憶體晶胞進入該自我更新模式的命令被觸發時的控制信號之時序圖。根據一DRAM規格，當一自動更新命令被觸發且該系統時脈信號為低邏輯位準時，該DRAM元件進入該自我更新模式。在一傳統DRAM元件中，在使該DRAM元件進入該自我更新模式的命令被觸發後，該DRAM元件隨即進入該自我更新模式。然而，由於該DRAM元件的時脈信號之時脈速度在該自我更新模式時遠小於該DRAM元件在正常模式時的系統時脈之時脈速度，該DRAM元件的更新運作會延遲一相當長的時間。反之，根據本發明一實施例，在該DRAM元件進入該自我更新模式前會執行一自動更新運作。依此方式，儲存在DRAM元件中的資料可以更加的安全。

在本發明的一些實施例中，當該記憶體晶胞在該自我更新模式時，該週期性的預充電請求可以藉由一自我更新時脈信號的上升緣或下降緣之其中一者而觸發，且該自我更新運作的該請求可以藉由該自我更新時脈信號的上升緣或下降緣之另一者而觸發。圖7顯示結合本發明一實施例之當該記憶體晶胞在該自我更新模式時的控制信號之時序圖。參照圖7，該週期性的預充電請求可以藉由該自我更新時脈信號SROSC的一上升緣而觸發，而該更新運作的該請求可以藉由該自我更新時脈信號SROSC的一下降緣而觸發。在本實施例中，該自我更新時脈信號SROSC的時脈速度遠小於該週期性的預充電運作和更新運作的運作時間。因此，可以避免該週期性的預充電運作和該更新運作請求的碰撞。

在本發明的一些實施例中，由於該更新運作是以分位元線的方式執行，該週期性的預充電運作是以分段的方式執行，且該週期性的預充電請求之週期會小於該些記憶體晶胞的自我更新運作之週期，準備被週期性地預充電的記憶體晶胞和準備被更新的記憶體晶胞會由不同的時脈電路所指示。因此，當一DRAM元件的一區段是處於一自我更新運作時，該DRAM元件的其他區段會經歷數次的該週期性的預充電運作。

在本發明的一些實施例中，用以控制隨機存取記憶體元件中的漏電流之電路400更包含一感測放大器以感測位元線對(由位元線BL和BL’所組成)之間的電壓差。圖8顯示結合本發明一實施例之感測放大器800。參照圖8，該感測放大器800包含一第一反相器802、一第二反相器804、一第一位元選擇電晶體806、一第一隔離電晶體808、一第二位元選擇電晶體810、一第二隔離電晶體812、一第一位元線等化電晶體814、一第三隔離電晶體816、一第二位元線等化電晶體818和一第四隔離電晶體820。該第一反相器802和該第二反相器804組成該感測放大器800的大多數。該感測放大器800的一第一輸入端A和一第一輸出端C連接至該位元線BL。該感測放大器800的一第二輸入端B和一第二輸出端D連接至該位元線BL’。該第一位元選擇電晶體806連接於該第一輸出端C和一資料線DL之間。該第一位元選擇電晶體806連接於該第一輸出端C和一資料線DL之間。該第二位元選擇電晶體810連接於該第二輸出端D和一資料線DL’之間。節點E和F在習知方式中會被預充電至一預充電電壓VEQ。然而，在本發明中，節點E和F不會連接至該預充電電壓VEQ，這是由於該第一位元線等化電晶體814連接於該感測放大器800的節點E和該預充電電壓VEQ之間，而該第二位元線等化電晶體818連接於該感測放大器800的節點F和該預充電電壓VEQ之間。

為了避免該位元線BL和該資料線DL之間的漏電流和該位元線BL’和該資料線DL’之間的漏電流，需要兩隔離電晶體808和812。該第一隔離電晶體808連接於該第一位元選擇電晶體806和該資料線DL之間，而該第二隔離電晶體812連接於該第二位元選擇電晶體810和該資料線DL’之間。因此當對應於位元線對BL和BL’的記憶體晶胞在該自我更新模式時，隔離電晶體808和812不會被致能，故可以避免漏電流。以下描述電路的細節：當對應於位元線對BL和BL’的記憶體晶胞在該自我更新模式時，隔離電晶體808和812的控制電壓為負值，因此隔離電晶體808和812不會被導通。當對應於位元線對BL和BL’的記憶體晶胞不在該自我更新模式時，隔離電晶體808和812的控制電壓為正值，因此隔離電晶體808和812會被導通。

為了避免該預充電電壓VEQ和節點E之間的漏電流和該預充電電壓VEQ和節點F之間的漏電流，需要兩隔離電晶體816和820。該第三隔離電晶體816連接於該預充電電壓VEQ和節點E之間，而該第四隔離電晶體820連接於該預充電電壓VEQ和節點F之間。因此當對應於位元線對的記憶體晶胞在該自我更新模式時，隔離電晶體816和820不會被致能，且可以避免漏電流。以下描述電路的細節：當對應於位元線對BL和BL’的記憶體晶胞在該自我更新模式時，隔離電晶體816和820的控制電壓為負值，因此隔離電晶體816和820不會被導通。當對應於位元線對BL和BL’的記憶體晶胞不在該自我更新模式時，隔離電晶體816和820的控制電壓為正值，因此隔離電晶體816和820會被導通。

综上所論，本發明的實施例使用週期性的預充電技術，使得該些位元線只有在對應的記憶體晶胞被週期性地預充電和更新時才預充電至一預充電電壓。因此，當對應的記憶體晶胞不被預充電或更新時，位元線為浮接狀態。據此，隨機存取記憶體元件中的漏電流可以被控制。

本發明之技術內容及技術特點已揭示如上，然而熟悉本項技術之人士仍可能基於本發明之教示及揭示而作種種不背離本發明精神之替換及修飾。因此，本發明之保護範圍應不限於實施例所揭示者，而應包括各種不背離本發明之替換及修飾，並為隨後之申請專利範圍所涵蓋。

100．．．DRAM記憶體晶胞

102．．．電晶體

104．．．電容器

200．．．位元線預充電電路

202,204．．．電晶體

204．．．自我更新偵測單元

400．．．電路

402．．．預充電等化電路

404,406,408．．．電晶體

800．．．感測放大器

802,804．．．反相器

806~820．．．電晶體

BL,BL’．．．位元線

DL,DL’．．．資料線

WL．．．字元線

圖1顯示一習知具有電晶體和電容器的一DRAM記憶體晶胞之結構示意圖；

圖2顯示應用在一DRAM元件中的一典型位元線預充電電路；

圖3顯示一典型的運作於自我更新模式下的DRAM元件之控制信號之時序圖；

圖4顯示結合本發明一實施例之用以控制隨機存取記憶體元件中的漏電流之電路；

圖5顯示結合本發明一實施例之應用該電路至一DRAM元件時的控制信號之時序圖；

圖6顯示結合本發明一實施例之當使該記憶體晶胞進入該自我更新模式的命令被觸發時的控制信號之時序圖；

圖7顯示結合本發明一實施例之當該記憶體晶胞在該自我更新模式時的控制信號之時序圖；及

圖8顯示結合本發明一實施例之感測放大器。

400．．．電路

402．．．預充電等化電路

404．．．電晶體

406．．．電晶體

408．．．電晶體

Claims

一種用以控制隨機存取記憶體元件中的漏電流之電路，其包含：一預充電等化電路，用以根據一預充電信號提供一預充電電壓至一隨機存取記憶體元件中的一記憶體晶胞之一位元線對；其中，當該半導體晶胞在一自我更新模式時，該預充電信號會藉由一週期性觸發的預充電請求而致能，且該預充電信號會在該半導體晶胞自我更新之前和之後暫時地致能。
根據請求項1之電路，其中該週期性的預充電請求之週期會小於該記憶體晶胞的該自我更新運作之週期。
根據請求項1之電路，其中如果由於該週期性的預充電請求而產生的該預充電信號之一致能與由於該記憶體晶胞的一更新運作而產生的該預充電信號之另一致能同時發生時，則由於該週期性的預充電請求而產生的該預充電信號之該致能會忽略不做。
根據請求項1之電路，其中當使該記憶體晶胞進入該自我更新模式的一命令被觸發時，在該記憶體晶胞進入該自我更新模式之前執行一自動更新運作。
根據請求項1之電路，其中當該記憶體晶胞在該自我更新模式時，該週期性的預充電請求係藉由一自我更新時脈信號的上升緣和下降緣之其中一者而觸發，且該自我更新運作的該請求係藉由該自我更新時脈信號的上升緣和下降緣之另一者而觸發。
根據請求項1之電路，其中準備被週期性地預充電的記憶體晶胞和準備被更新的記憶體晶胞會由不同的時脈電路所指示。
根據請求項1之電路，更包含：一感測放大器，其建構以感測該記憶體晶胞的該位元線對之間的電壓差；其中該感測放大器的一第一輸出端經由一第一位元選擇電晶體和一第一隔離電晶體連接至該資料線對的其中一資料線，而該感測放大器的一第二輸出端經由一第二位元選擇電晶體和一第二隔離電晶體連接至該資料線對的另一資料線。
根據請求項7之電路，其中當該記憶體晶胞在該自我更新模式時，該第一隔離電晶體和該第二隔離電晶體的控制電壓為負值，藉以避免該第一隔離電晶體和該第二隔離電晶體被導通，當該記憶體晶胞不在該自我更新模式時，該第一隔離電晶體和該第二隔離電晶體的控制電壓為正值，藉以導通該第一隔離電晶體和該第二隔離電晶體。
根據請求項7之電路，其中該感測放大器的一第一節點經由一第一位元線等化電晶體和一第三隔離電晶體連接至一預充電電壓，而該感測放大器的一第二節點經由一第二位元線等化電晶體和一第四隔離電晶體連接至該預充電電壓，且當該記憶體晶胞在該自我更新模式時，該第三隔離電晶體和該第四隔離電晶體不會被致能。
根據請求項9之電路，其中當該記憶體晶胞在該自我更新模式時，該第三隔離電晶體和該第四隔離電晶體的控制電壓為負值，藉以避免該第三隔離電晶體和該第四隔離電晶體被導通，當該記憶體晶胞不在該自我更新模式時，該第三隔離電晶體和該第四隔離電晶體的控制電壓為正值，藉以導通該第三隔離電晶體和該第四隔離電晶體。
一種用以控制隨機存取記憶體元件中的漏電流之方法，包含以下步驟：當一隨機存取記憶體元件中的一半導體晶胞在一自我更新模式時，在該半導體晶胞被更新之前和之後暫時地致能一預充電等化電路，該預充電等化電路用以提供一預充電電壓至該記憶體晶胞的一位元線對；以及當該半導體晶胞在該自我更新模式時，週期性地致能該預充電等化電路。
根據請求項11之方法，其中該週期性地致能的步驟之週期會小於該記憶體晶胞的更新運作之週期。
根據請求項11之方法，其中如果該週期性地致能的步驟與該暫時地致能的步驟同時發生時，則該週期性地致能的步驟會忽略不做。
根據請求項11之方法，更包含：當使該記憶體晶胞進入該自我更新模式的一命令被觸發後且在該記憶體晶胞進入該自我更新模式之前執行一自動更新運作。
根據請求項11之方法，其中該週期性地致能的步驟係藉由一自我更新時脈信號的上升緣和下降緣之其中一者而觸發，且該暫時地致能的步驟係藉由該自我更新時脈信號的上升緣和下降緣之另一者而觸發。
根據請求項11之方法，其中該週期性地致能的步驟是以分段的方式運作。