TWI441193B - 記憶體電路、包括該記憶體電路之系統與存取該記憶體電路之方法 - Google Patents

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TWI441193B
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Description

記憶體電路、包括該記憶體電路之系統與存取該記憶體電路之方法
本發明係關於半導體電路，更係關於記憶體電路、系統、以及用以提供位元線平衡電壓(位元線平衡電壓，BLEQs)之方法。
記憶體電路可應用於多種用途，其包括DRAM及SRAM電路。DRAM電路包括複數個記憶體格。動態記憶體格中具有電容性儲存記憶體格陣列，而各記憶體格具有一存取電晶體。存於記憶體格之資料實際上為存於電容中之電荷。當欲輸出該資料時，存取電晶體會被耦接至該電晶體閘極或控制端之一字元線(WL)啟動。存取電晶體於是將該電容耦合至一位元線(BL)上，而感測放大器接著感測該電容之電壓(電荷)。
本發明提供一種記憶體電路。該記憶體電路包括：至少一記憶體格，用以儲存代表一資料之一電荷，該記憶體格與一位元線對中的一字元線及一第一位元線耦合；至少一位元線平衡電晶體，耦接於該位元線對之該第一位元線與一第二位元線之間；以及一位元線平衡電路，與該位元線平衡電晶體耦接，該位元線平衡電路係用以在該記憶體格之一存取周期前的一待命期間，提供一脈衝至該位元線平衡電晶體，以大體平衡該第一位元線及該第二位元線之電壓。
本發明另提供一記憶體電路。該記憶體電路包括：至少一記憶體格，用以儲存表示一資料之一電荷，該記憶體格與一位元線對中的一字元線及一第一位元線耦合；至少一位元線平衡電晶體，耦接於該位元線對之該第一位元線與一第二位元線之間；以及位元線平衡電路，與該至少一位元線平衡電晶體耦接，其中該位元線平衡電路包括：一第一轉換偵測器，用以偵測一啟動訊號中之一第一轉換；一第二轉換偵測器，用以偵測該啟動訊號中之一第二差動轉換；一第一邏輯閘，與該第一及第二轉換偵測器之輸出端耦接；一第一延遲電路，用以回應該啟動訊號之該第一轉換；一第二延遲電路，用以回應該啟動訊號之該第二轉換；一第一反相器，與該第一延遲電路之輸出端耦接；一第二邏輯閘，與該第一邏輯閘、該第一反相器、以及該第二延遲電路耦接；一第二反相器，與該第一反相器之輸出端耦接；至少一位準偏移器電路，與該第二邏輯閘、該第二反相器、及該第二延遲電路耦接；以及一第一型之一第一電晶體，該第一電晶體具有與該位準偏移器電路之第一輸出耦接的一閘極，其中該第一電晶體用以接收一第一電源電壓；一第二型之一第二電晶體，與該第二電晶體具有與該位準偏移器電路之一第二輸出端耦接之一閘極，其中該第二電晶體耦接至該第一電晶體；以及該第一型的一第三電晶體，該第三電晶體具有與該位準偏移器電路之一第三輸出端耦接之一閘極，其中該第三電晶體用以接收一第二電源電壓。
本發明另提供一種存取記憶體電路之方法，該記憶體電路具有至少一記憶體格，用以儲存代表一資料之一電荷。該存取記憶體電路之方法包括：在該記憶體格一存取周期前之一待命期間，提供一脈衝至介於一位元線對間之至少一位元線平衡電晶體以大體平衡該位元線對之電壓。
下文為介紹本發明之最佳實施例。各實施例用以說明本發明之原理，但非用以限制本發明。本發明之範圍當以後附之權利要求項為準。
位元線平衡電壓BLEQ(電壓值為VPP)係用來開啟介於一位元線對(bit line pair)之間的位元線平衡電晶體。當線路在40奈米或以下時，將發現電源電壓VPP(例如內部電源電壓VDD+0.7V)會在位元線平衡電晶體的閘極與基體之間產生漏電流。漏電流浪費了記憶體電路之電源。為降低該漏電流，可將內部電源電壓VDD當作該位元線平衡電壓BLEQ以開啟位元線平衡電晶體。當製程-電壓-溫度(Process-Voltage-Temperature，PVT)變動情況最糟的時候，將發現內部電源電壓VDD會變得太低以致於無法完全開啟該位元線平衡電晶體。未完全開啟的位元線平衡電晶體將使位元線對上之電壓無法完全獲得平衡。而位元線對上之電壓差將造成感測放大器無法在一存取周期中感測儲存於該記憶體格之資料。
基於上述理由，本發明提供一種新的記憶體電路和操作該記憶體電路的方法。
下文將提供各種不同的實施例以說明本發明的各個特徵。以下介紹的元件及其編排方式係為簡化本發明，但其僅為例示，並非用以限定本發明。舉例而言，「一第一特徵位於第二特徵之上」，表示在某些實施例中，第一與第二特徵係直接接觸，亦表示在某些實施例中，第一及第二特徵之間存在其他的特徵，而使得第一及第二特徵並非直接接觸。此外，本發明可能會在不同的實施例中重覆使用某些符號或數字。此作法僅為使說明更加簡單清楚，並非意味相同符號或數字在不同的實施例間存在任何關係。
下述實施例係關於記憶體電路、系統，以及用以提供位元線平衡電壓(BLEQs)之方法。在一實施例中，記憶體電路包括一位元線平衡電路，其能在一待命期間提供一脈衝以大致平衡與電憶體格耦接之位元線對。舉例而言，該脈衝可由一內部電壓VDD提升至一電源電壓VPP。在待命期間將內部電壓VDD當作位元線平衡電壓BLEQ可減低閘極至基體之漏電流。在待命期間，由內部電源電壓VDD升高至電源電壓VPP之脈衝可大致平衡位元線對之電壓。因此，耦接該位元線對的感測放大器可讀取存於記憶體格之資料而減少感測錯誤。
第1圖為記憶體電路之示意圖。第1圖中，記憶體電路100包括一記憶體陣列101，其具有複數個字元線及複數個位元線。記憶體電路100可為動態隨機存取記憶體(DRAM)電路、嵌入式DRAM電路、靜態隨機存取記憶體(SRAM)電路、嵌入式SRAM電路，或其他記憶體電路。記憶體陣列101包括至少一記憶體格101a。記憶體格101a耦接至記憶體陣列101之一位元線BL與一字元線WL。對使用DRAM晶格之實施例而言，記憶體格101a可包括一記憶體電晶體(Tc)及一電容(Cc)。電容Cc可儲存一電荷以表示一筆資料，例如0或1。
值得注意的是，雖然此處僅描述一記憶體格101，其他記憶體格(圖未示)亦可位於該等字元線及位元線的各個交叉處。記憶體電路100的一部分之字寬(word width)上可編排8、16、32、64、128或以上的行(column)。在一實施例中，字元線大致與位元線正交。在其他實施例中，字元線及位元線亦可採用其他方式排列。
參照第1圖，記憶體電路100包括至少一位元線平衡電晶體，例如位元線平衡電晶體120a-120c。位元線平衡電晶體120a-120c耦接至位元線BL及反位元線BLB。位元線平衡電晶體120a-120c係用以控制位元線BL與反位元線BLB間的位元線平衡。在一實施例中，位元線平衡電晶體之閘極120a-120c耦接至位元線平衡電路110。位元線平衡電晶體120b與120c間之一節點可耦接至一位元線參考電壓VBLref。在一實施例中，位元線參考電壓VBLref可具有一固定的VBLref/VDD比(例如1/2)或可調整的VBLref/VDD比。美國專利(申請序號：61/151364，申請日：2009/2/10，代理人編號：T5057-B009)中對可調式VBLref/VDD比值有相關的說明。值得注意的是位元線平衡電晶體120a-120c之數目僅為例示，不同實施例可採用不同數量之位元線平衡電晶體。
在一實施例中，感測放大器(圖未示)可耦接至位元線BL及反位元線BLB。位元線BL及反位元線BLB可透過使用一行選擇控制線(圖未示)及行選擇耦合電晶體(圖未示)而各自耦接至一全域位元線GBL(圖未示)及全域反位元線GBLB(圖未示)。依此方式，記憶體格之多個行可被編排成子陣列並選擇性的耦接至該全域位元線。
接著介紹記憶體格的存取周期。儲存於動態記憶體晶格中之電荷會隨時間而逐漸流失，故必須周期性地刷新(refresh)其記憶體晶格。時序電路(圖未示)可追蹤前次存取記憶體格後經過了多少時間，並促使電路依需求刷新該等記憶體格。舉例而言，刷新的動作可藉由在該記憶體格的復原周期或回寫(write back)周期之後執行寫入作業而達成。
值得注意的是，記憶體格101a之任何讀取動作皆會造成電荷流失。這些晶格會在讀取周期之後復原或重新寫入。該寫入動作可以僅僅是一讀取周期，但在該周期的「復原區」期間，會將資料寫入於其各自的本地位元線上。就寫入動作而言，寫入資料會取代讀取資料而寫入於記憶體格中。實際的動態記憶體裝置可包括數以千計(甚至數以百萬計)的記憶體格。
第2圖中，記憶體格101a(如第1圖所示)之存取周期包括一啟動周期及一預充電周期。在一實施例中，若記憶體格101a並非連續地被存取，則該啟動周期間可加上一待命期間以便對位元線BL及反位元線BLB進行預充電。在該待命期間，位元線平衡電路110(如第1圖所示)會提供一位元線平衡電壓BLEQ至該等位元線平衡電晶體120a-120c如第1圖所示)。在待命期間開始時，位元線平衡電壓BLEQ將大致等於電源電壓，例如，等於內部電源電壓VDD。在正常操作下，內部電源電壓VDD會被施加於位元線平衡電晶體120a-120c之上，並開啟位元線平衡電晶體120a-120c以使位元線BL及反位元線BLB之電壓大致平衡在位元線參考電壓VBLref(換句話說，VDD)。在一實施例中採用大約0.9V的標稱電壓，則位元線平衡電晶體120a-120c可具有大約0.47V之臨界電壓Vth。在一實施例中，記憶體格101a可能落在溫度為大約-40℃的製程-電壓-溫度(PVT)變動中的SSS角(SSS corner)，其中SSS角表示NMOS、PMOS、以及記憶體電路100之記憶體電晶體Tc的速度(speed)皆為慢速(slow)。當處於SSS角時，內部電源電壓VDD可能降至0.765V，及位元線參考電壓VBLref可由VDD降至0.383V。可以發現的是，0.765V的內部電壓VDD可能無法完全的開啟至位元線平衡電晶體120a-120c中的任何一個電晶體，造成位元線BL及反位元線BLB之間存在一電壓差ΔVBL(如第2圖所示)。該電壓差ΔVBL將在存取周期時造成感測錯誤。然而，該內部電源電壓VDD卻可有效地降低位元線平衡電晶體120a-120c之漏電流。
再次參照第2圖，在偵測得一啟動訊號之後，該位元線平衡電路110可在記憶體格101a之存取周期前的待命期間提供一脈衝至該位元線平衡電晶體120a-120c。該脈衝可有效地開啟位元線平衡電晶體120a-120c而大將位元線BL及反位元線BLB之電壓平衡至元線參考電壓VBLref，例如平衡至VDD。在一實施例中，當一時鐘訊號激發時，該啟動訊號可被偵得，而晶片致能條帶(chip enable bar)及一記憶庫位址(bank address)也同樣被偵得。在其他實施例中，陣列啟動訊號包括一讀取命令、一寫入命令、一記憶庫位址命令、任何啟動命任或上述命令之組合。
該脈衝具有一電壓ΔVp及一期間Tp。在一實施例中，該電壓ΔVp係對應於電壓差ΔVBL。舉例而言，電壓差ΔVBL大約為0.09V。該電壓ΔVp可大致等於0.09V或更高，因而具有平衡位元線BL及反位元線BLB之電壓的能力。在一實施例中，若使用0.9V的標稱電壓，則電壓ΔVp可大約在0.09V及0.7V之間。在其他實施例中，電壓ΔVp可由內部電源電壓VDD升高至一電源電壓VPP。上述期間Tp大約為200微微秒至500微微秒。在一實施例中，期間Tp大約是300微微秒。此大致平衡的位元線BL及反位元線BLB可有效的降低電壓差ΔVBL所造成的感測錯誤。值得注意的是，上述脈衝之電壓ΔVp及期間Tp僅為例示，本發明所屬技術領域中具有通常知識者可依據本發明自行修改該電壓ΔVp及期間Tp以大體平衡位元線BL及反位元線BLB之電壓。
如上所述，位元線平衡電路110(如第1圖所示)可在陣列啟動訊號被偵測到之前的待命期間提供一內部電源電壓。將該內部電源電壓VDD施加於位元線平衡電晶體120a-120c可有效地降低位元線平衡電晶體120a-120c閘極與基體間之漏電流。當偵得陣列啟動訊號時，位元線平衡電路110可提供脈衝以大體平衡位元線BL及反位元線BLB之電壓。位元線BL及反位元線BLB之電壓的大體平衡可有效地避免位元線BL及反位元線BLB之電壓差ΔVBL所造成之感測錯誤。
參照第2圖，待命期間後為啟動周期。在啟動周期中，字元線WL會轉變成正電壓，例如VPP，以使電晶體Tc將電容Cc耦合至位元線BL。字元線WL可與一位址解碼電路(圖未示)耦接，該位址解碼電路可依照先前提供給記憶體陣列101之位址判斷記憶體陣列101中何列正被激活。在該字元線WL因轉換至正電壓而被激活一短暫時間後，存取電晶體Tc可將記憶體格101a之電容Cc耦合至位元線BL。記憶體格101a之電容Cc耦接至位元線BL的部分可稱作電荷分享(charge sharing)部。在該電荷分享區中，該位元線平衡電路101可提供一低電壓，例如VSS或接地，以便將該等位元線平衡電晶體120a-120c關閉。若記憶體格101a所儲存的資料為邏輯1態，則該電容Cc可在進行電荷分享操作時對位元線BL施加一電壓。位元線BL上會出現一小電壓增量作為回應。若儲存的資料為邏輯0態，則該電容Cc會自該位元線BL減除一電壓，舉例而言，透過由位元線BL向記憶體格101a中電容Cc進行充電的方法達成。
緊接在電荷分享區的是啟動周期的感測區間。在該感測區間中，位元線平衡電路101會保持在一低電壓，例如VSS或接地，以關閉位元線平衡電晶體120a-120c。耦接於位元線BL的感測放大器S(圖未示)會從所選擇的記憶體格101a上對該小差動輸入電壓進行感測。
在感測區間之後為復原區。在復原區中，位元線平衡電路101會保持在低電壓，例如VSS或接地，以關閉位元線平衡電晶體120a-120c。在周期的復原區中，位元線BL的電壓可從電壓Vdd/2(位元線BL上之初始電壓)與感測到的差動電壓之和，提升至邏輯1態之電壓，或提升至接近該內部電源電壓VDD。反位元線BLB的電壓則被拉下至一低電壓，例如VSS或接地。該位元線BL及該反位元線BLB分別為邏輯1態及邏輯0態，意即兩者皆達到完全的邏輯電壓位準。因為字元線WL保持在高電壓，位元線BL之高電壓可被耦合至該記憶體格101a。換句話說，記憶體格101a之存取電晶體Tc可將該高電壓耦合之該電容Cc，並復原其中的電荷，以便往後對該記憶體格101a再次進行存取。
在啟動周期之後為預充電周期，如第2圖所示。在該預充電周期中，位元線平衡電路110(如第1圖所示)可提供一電源電壓，例如VPP，以開啟位元線平衡電晶體120a-120c，使得位元線BL及該反位元線BLB的電壓大致平衡。字元線WL的電壓會轉換至一電壓，例如低於接地之電位VBB。
再次參照第2圖，若在該預充電周期或該預充電周期的一預定周期Td後未偵測到另外的陣列啟動訊號，則該位元線平衡電路110可將該電源電壓VPP拉下至一電壓態，例如拉下至內部電源電壓VDD。上述預定周期Td可稱為一時間延遲。在一實施例中，該預定周期Td大約為3毫微秒(nanosecond)或其他適當的時間間。因為在該預充電周期或該預定周期Td未偵測到陣列啟動訊號，所以該位元線平衡電路110可將該電源電壓VPP拉下到該內部電源電壓VDD之位準，因而有效地降低位元線平衡電晶體120a-120c的漏電流。
在其他實施例中，若預充電周期或該預充電周期的一預定周期Td之後未偵測到陣列啟動訊號，則該位元線平衡電路110可將該電源電壓VPP拉下至一電壓態，例如低於該內部電源電壓VDD的接地位準(如第3圖所示)。偵測到其他陣列啟動訊號，表示正在對該記憶體格101a儲存的資料進行連續的存取。由於在該預充電周期或在該預充電周期一預定周期Td後偵測到其他的陣列啟動訊號，故該位元線平衡電路110可將該電源電壓VPP拉下至一電壓，例如VSS或接地以關閉該等平衡電晶體120a-120c。字元線WL的電壓可被拉高至該電源電壓VPP而開啟該電晶體Tc以繼續對該記憶體格101a進行存取。
第4圖為位元線平衡電路之示意圖。在第4圖中，該位元線平衡電路101包括一第一轉換偵測器401，例如一高至低電晶體偵測器，以及包括一第二轉換偵測器403，例如一低至高電晶體偵測器。該轉換偵測器401及403能夠偵測該位元線平衡電路101之一輸入端上之狀態轉換。該位元線平衡電路101包括一第一邏輯閘411，例如與該轉換偵測器401及403之輸出端耦接的一OR邏輯閘。該第一邏輯閘411能夠執行一邏輯操作，例如對該轉換偵測器401及403之輸出進行OR邏輯操作。
該位元線平衡電路101包括一第一延遲電路405，例如一低至高延遲電路，以及包括一第二延遲電路407，例如一高至低延遲電路。該延遲電路405及407能夠將接受自位元線平衡電路101之輸入端上之狀態轉換訊號予以延遲。該延遲電路405能提供大約200至500微微秒低至高轉換延遲。該延遲電路407可提供大約3毫微秒的低至高轉換延遲。在一實施例中，該延遲電路405及407及該轉換偵測器401及403可為分散的電路。在其他實施例中，該延遲電路405及407可分別整合於該轉換偵測器403及401之中。
參照第4圖，該位元線平衡電路101包括耦接至延遲電路405之輸出端的一第一反相器421。該反相器421能夠將該延遲電路405之輸出予以反相。一第二邏輯閘413，例如一NAND邏輯閘，可與邏輯閘411的輸出端、反相器421、及延遲電路407耦接。該邏輯閘413能夠對該邏輯閘411、反相器421、以及延遲電路407之輸出執行一邏輯操作，例如，執行一NAND邏輯操作。該位元線平衡電路101包括與該反相器421的輸出端耦接的一第二反相器423。該反相器423能夠將該反相器421之輸出予以反相。
該位元線平衡電路101包括與邏輯閘413、反相器423、以及該延遲電路407之輸出端耦接的至少一位準偏移器電路415。該位準偏移器電路415用以偏移一電源電壓之位準，例如將該內部電源電壓VDD偏移至其他電源電壓，例如VPP。在一實施例中，該位準偏移器電路415包括位準偏移器415a-415c，分別耦接至邏輯閘413、反相器423及該延遲電路407之輸出。值得注意的是，第4圖中位準偏移器415a-415c之數目僅為例示，本發明亦包括其他各種形式。
該位元線平衡電路101包括一第一型電晶體441，例如一PMOS電晶體。該電晶體441具有一閘極，該閘極耦接至位準偏移器電路415的一第一輸出端。在一實施例中，該電晶體441之閘極係與該位準偏移器415a的輸出端耦接，並耦接至一第一電源電壓，例如VPP。
第二型電晶體443，例如一NMOS電晶體具有一閘極，而該閘極耦接至位準偏移器電路415的一第二輸出端。在一實施例中，該電晶體之閘極443係與位準偏移器415b的輸出端耦接。該電晶體443耦接至一第二電源電壓，例如VSS或接地。
第一型電晶體445可為一PMOS電晶體。該電晶體445具有一閘極，其耦接至位準偏移器電路415的第三輸出端。在一實施例中，該電晶體之閘極445係與位準偏移器415c的輸出端耦接。該電晶體445耦接至一第三電源電壓，例如該內部電源電壓VDD。該電晶體441、443、和445係耦接至能夠提供位元線平衡電壓BLEQ的位元線平衡電路110之輸出端。值得注意的是，上述偵測器、延遲電路、邏輯閘、反相器、位準偏移器電路、以及電晶體之數量及型式僅為例示，本發明亦包括其他各種形式。
下文將介紹該位元線平衡電路110之相關操作。第4圖為一範例BLEQ時序圖，用以說明對記憶體格資料的非連續性存取。參照第4圖及第5圖，一開始，沒有偵測到任何陣列啟動訊號。該位準偏移器415a可輸出一高態的訊號ZBLEQ_VPP，用以關閉該電晶體441。該位準偏移器415b可輸出一低態的訊號BLEQ_VSS，用以關閉該電晶體443。該位準偏移器415c可輸出一低態的訊號ZBLEQ_VDD，用以開啟該電晶體445。開啟的電晶體445可將一電源電壓，例如該內部電源電壓VDD，耦接至該位元線平衡電路101的輸出端。該位元線平衡電路101可將該內部電源電壓VDD提供給該位元線平衡電晶體120a-120c(如第1圖所示)。
當偵測到一陣列啟動訊號時，該位元線平衡電路110之輸出端(BLT)將從一低態轉換至高態。該位準偏移器415一可輸出一低態的訊號ZBLEQ_VPP，用以開啟該電晶體441。該位準偏移器415b可輸出一低態的訊號BLEQ_VSS，用以關閉該電晶體443。該位準偏移器415c可輸出一高態的訊號ZBLEQ_VDD，用以關閉該電晶體445。該開啟的電晶體441可將一電源電壓，例如該電源電壓VPP，耦合至位元線平衡電路101的輸出端。該位元線平衡電路101可將該電源電壓VPP提供至該位元線平衡電晶體120a-120c(如第1圖所示)。
如上所述，當偵測到該陣列啟動訊號時，則該位元線平衡電路101可提供一脈衝，舉例而言，由該內部電壓VDD提升至該電源電壓VPP之脈衝。該脈衝的期間約為200至500微微秒。如上所述，位元線平衡電晶體120a-120c施加該脈衝(從內部電源電壓VDD升高)可大致平衡位元線BL及反位元線BLB之電壓(如第1圖所示)。
在該脈衝之後將發生第2圖所示之啟動周期。該位準偏移器415可輸出一高態的訊號ZBLEQ_VPP，用以關閉該電晶體441。該位準偏移器415b可輸出一高態的訊號BLEQ_VSS，用以開啟該電晶體443。該位準偏移器415c可輸出一高態的訊號ZBLEQ_VDD，用以關閉該電晶體445。已開啟的電晶體443可將一電源電壓，例如一VSS或接地，耦接至位元線平衡電路101的輸出端。
在第2圖中所示啟動周期之後為該預充電周期。在該預充電周期，位元線平衡電路101之輸出(BLT)的狀態將由高態轉換至低態。該位準偏移器415可輸出一低態的訊號ZBLEQ_VPP，用以開啟該電晶體441。該位準偏移器415b可輸出一低態的訊號BLEQ_VSS，用以關閉該電晶體443。該位準偏移器415c可輸出一高態的訊號ZBLEQ_VDD，用以關閉該電晶體445。已開啟的電晶體441可將一電源電壓，例如該電源電壓VPP，耦合至位元線平衡電路101的輸出端。
當在該預充電周期或在該預充電周期之一預定周期後偵測到一陣列啟動訊號時，該位準偏移器415可輸出一高態的訊號ZBLEQ_VPP，用以關閉該電晶體441。該位準偏移器415b可輸出一高態的訊號BLEQ_VSS，用以開啟該電晶體443。該位準偏移器415c可輸出一高態的訊號ZBLEQ_VDD，用以關閉該電晶體445。已開啟的電晶體443可將一電源電壓，例如接地電壓，耦接至位元線平衡電路101的輸出端。對該記憶體中資料的存取可以是連續的。
在一實施例中，當該記憶體格中之資料並非被連續存取時，則在該預充電周期或在該預充電周期一預定周期之後將偵測不到陣列啟動訊號，如第6圖所示。該位準偏移器415可輸出一高態的訊號ZBLEQ_VPP，用以關閉該電晶體441。該位準偏移器415b可輸出一低態的訊號BLEQ_VSS，用以關閉該電晶體443。該位準偏移器415c可輸出一低態的訊號ZBLEQ_VDD，用以開啟該電晶體445。已開啟的電晶體445可將該內部電源電壓VDD耦接至位元線平衡電路101的輸出端。對該位元線電晶體120a-120c(如第1圖所示)施加該內部電源VDD以作為位元線平衡電壓BLEQ之作法可有效地降地位元線電晶體120a-120c上閘極至基體的漏電流。
第7圖為包括示範記憶體電路的系統之示意圖。在第7圖中，系統700包括耦接至該記憶體電路100的一處理器710。該處理器710可存取儲存於該記憶體電路100的記憶體格101a(如第1圖所示)之資料。在一實施例中，該處理器710可為處理單元、中央處理單元、數位訊號處理器、或其他適合存取記憶體電路之資料的處理器。
在一實施例中，該處理器710及該記憶體電路100可內建於一系統並與印刷電路版(PCB)耦接而形成一電子組件。該電子組件可為一電子系統，如電腦、無線通訊裝置、電腦相關周邊裝置等之一部分。
在一實施例中，具有該記憶體電路100之系統700可在一整合電路中提供一完整之系統，以成為所謂的系統單晶片(SOC或SOIC)。該系統單晶片，舉例而言，可在單一積體電路中提供用以實施行動電話、個人數位助理(PDA)、數位VCR、數位攝錄影機、數位相機、MP3播放器等等功能之所有電路。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧記憶體電路
101a‧‧‧記憶體格
101、110‧‧‧位元線平衡電路
120a、120b、120c‧‧‧平衡電晶體
401‧‧‧第一轉換偵測器
403‧‧‧第二轉換偵測器
405‧‧‧第一延遲電路
407‧‧‧第二延遲電路
411、413‧‧‧邏輯閘
415‧‧‧位準偏移器電路
415a、415b、415c‧‧‧位準偏移器
421、423‧‧‧反相器
441‧‧‧電晶體
443‧‧‧第二型電晶體
445‧‧‧第一型電晶體
700‧‧‧系統
710‧‧‧處理器
第1圖為記憶體電路之示意圖。
第2圖為說明對一記憶體格之資料進行連續存取的時序圖。
第3圖為說明對一記憶體格之資料進行非連續存取的時序圖。
第4圖為一位元線平衡電路示意圖。
第5圖為說明對一記憶體格之資料進行連續存取的BLEQ時序圖。
第6圖為說明對一記憶體格之資料進行非連續存取的BLEQ時序圖。
第7圖為包括示範記憶體電路的系統之示意圖。
100．．．記憶體電路
101．．．位元線平衡電路
101a．．．憶體格
110．．．位元線平衡電路
120a．．．平衡電晶體
120b．．．平衡電晶體
120c．．．平衡電晶體

Claims (17)

  1. 一種記憶體電路，包括：至少一記憶體格，用以儲存代表一資料之一電荷，該記憶體格與一字元線及一位元線對中的一第一位元線耦合；至少一位元線平衡電晶體，耦接於該位元線對之該第一位元線與一第二位元線之間；以及一位元線平衡電路，與該位元線平衡電晶體耦接，該位元線平衡電路係用以在該記憶體格之一存取周期前的一待命期間，提供一脈衝至該位元線平衡電晶體，以大體平衡該第一位元線及該第二位元線之電壓，其中該脈衝之一電壓差對應至存在於該第一位元線及該第二位元線之間的一電壓差。
  2. 如申請專利範圍第1項所述之記憶體電路，其中該脈衝之該電壓大約為0.1V及0.7V。
  3. 如申請專利範圍第1項所述之記憶體電路，其中該位元線平衡電路係用以將該脈衝自一第一電源電壓VDD提升至一第二電源電壓VPP。
  4. 如申請專利範圍第3項所述之記憶體電路，其中該位元線平衡電路更用以：在該記憶體格之該存取周期之一預充電周期提供該第二電源電壓VPP；以及將該第二電源電壓VPP拉下至一電壓態，其中：若在該預充電周期或在該預充電周期之一預定周期後偵得一陣列啟動訊號，則該電壓態低於該第一電源電 壓VDD，以及若在該預充電周期或在該預充電周期之一預定周期後未偵得一陣列啟動訊號，則該電壓態大致等於該第一電源電壓VDD。
  5. 如申請專利範圍第4項所述之記憶體電路，其中該預定周期大約為3毫微秒(nanosecond)。
  6. 如申請專利範圍第1項所述之記憶體電路，其中該脈衝具有大約200至500微微秒之一期間。
  7. 如申請專利範圍第1項所述之記憶體電路，其中該位元線平衡電路包括：一第一轉換偵測器，用以偵測一啟動訊號中之一第一轉換；一第二轉換偵測器，用以偵測該啟動訊號中之一第二差動轉換；一第一邏輯閘，與該第一及第二轉換偵測器之輸出端耦接；一第一延遲電路，用以回應該啟動訊號之該第一轉換；一第二延遲電路，用以回應該啟動訊號之該第二轉換；一第一反相器，與該第一延遲電路之輸出端耦接；一第二邏輯閘，與該第一邏輯閘、該第一反相器、以及該第二延遲電路耦接；一第二反相器，與該第一反相器之輸出端耦接；至少一位準偏移器電路，與該第二邏輯閘、該第二 反相器、及該第二延遲電路耦接；以及一第一型之一第一電晶體，該第一電晶體具有與該位準偏移器電路之第一輸出耦接的一閘極，其中該第一電晶體用以接收一第一電源電壓；一第二型之一第二電晶體，與該第二電晶體具有與該位準偏移器電路之一第二輸出端耦接之一閘極，其中該第二電晶體耦接至該第一電晶體；以及該第一型的一第三電晶體，該第三電晶體具有與該位準偏移器電路之一第三輸出端耦接之一閘極，其中該第三電晶體用以接收一第二電源電壓。
  8. 一記憶體電路，包括：至少一記憶體格，用以儲存表示一資料之一電荷，該記憶體格與一字元線及一位元線對中的一第一位元線耦合；至少一位元線平衡電晶體，耦接於該位元線對之該第一位元線與一第二位元線之間；以及位元線平衡電路，與該至少一位元線平衡電晶體耦接，其中該位元線平衡電路包括：一第一轉換偵測器，用以偵測一啟動訊號中之一第一轉換；一第二轉換偵測器，用以偵測該啟動訊號中之一第二差動轉換；一第一邏輯閘，與該第一及第二轉換偵測器之輸出端耦接；一第一延遲電路，用以回應該啟動訊號之該第一轉 換；一第二延遲電路，用以回應該啟動訊號之該第二轉換；一第一反相器，與該第一延遲電路之輸出端耦接；一第二邏輯閘，與該第一邏輯閘、該第一反相器、以及該第二延遲電路耦接；一第二反相器，與該第一反相器之輸出端耦接；至少一位準偏移器電路，與該第二邏輯閘、該第二反相器、及該第二延遲電路耦接；以及一第一型之一第一電晶體，該第一電晶體具有與該位準偏移器電路之第一輸出耦接的一閘極，其中該第一電晶體用以接收一第一電源電壓；一第二型之一第二電晶體，與該第二電晶體具有與該位準偏移器電路之一第二輸出端耦接之一閘極，其中該第二電晶體耦接至該第一電晶體；以及該第一型的一第三電晶體，該第三電晶體具有與該位準偏移器電路之一第三輸出端耦接之一閘極，其中該第三電晶體用以接收一第二電源電壓。
  9. 如申請專利範圍第8項所述之記憶體電路，其中該位元線平衡電路係用以在該記憶體格之一存取周期前的一待命期間，提供一脈衝至該位元線平衡電晶體，以大體平衡該第一位元線及該第二位元線之電壓。
  10. 如申請專利範圍第9項所述之記憶體電路，其中該脈衝之一電壓差對應至存在於該第一位元線及該第二位元線之間的一電壓差，且該脈衝之該電壓大約介於 0.1V及0.7V。
  11. 如申請專利範圍第9項所述之記憶體電路，其中該位元線平衡電路係用以將該脈衝自該第二電源電壓提升至該第一電源電壓。
  12. 如申請專利範圍第9項所述之記憶體電路，其中該位元線平衡電路係用以將該脈衝自該第二電源電壓提升至該第一電源電壓。
  13. 如申請專利範圍第9項所述之記憶體電路，其中該脈衝具有大約200至500微微秒之一期間。
  14. 一種存取記憶體電路之方法，該記憶體電路具有至少一記憶體格，用以儲存代表一資料之一電荷，該存取記憶體電路之方法包括：在該記憶體格一存取周期前之一待命期間，提供一脈衝至介於一位元線對間之至少一位元線平衡電晶體以大體平衡該位元線對之電壓，其中提供該脈衝的方法包括將該脈衝由一第一電源電壓提升至一第二電源電壓，該第一電源電壓為一內部電源電壓VDD，而該第二電源電壓為一電源電壓VPP。
  15. 如申請專利範圍第14項所述之存取記憶體電路之方法，其中該第一及第二電源電壓之一電壓差大約為0.1V至0.7V。
  16. 如申請專利範圍第14項所述之存取記憶體電路之方法，更包括：在該記憶體格之該存取周期之一預充電周期中，提供該第二電源電壓VPP至該至少一位元線平衡電晶體； 以及將提供至該至少一位元線平衡電晶體之該第二電源電壓VPP拉下至一電壓態，其中：若在該預充電周期或在該預充電周期之一預定周期後偵測到一陣列啟動訊號，則該電壓態低於該第一電源電壓VDD，以及若在該預充電周期或在該預充電周期之一預定周期後未偵測到一陣列啟動訊號，則該電壓態大體相同於該第一電源電壓VDD。
  17. 如申請專利範圍第14項所述之存取記憶體電路之方法，其中該脈衝具有大約200至500微微秒之一期間。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8391094B2 (en) * 2009-02-10 2013-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuits, systems, and operating methods thereof
US8599633B2 (en) * 2012-05-06 2013-12-03 Elite Semiconductor Memory Technology Inc. Method for reducing standby current of semiconductor memory device
CN103514942B (zh) * 2012-06-15 2017-04-12 晶豪科技股份有限公司 用以控制随机存取存储器元件中的漏电流的电路和方法
CN105321551B (zh) * 2014-07-29 2019-08-09 华邦电子股份有限公司 降低漏电流的存储器装置
US9779832B1 (en) 2016-12-07 2017-10-03 Sandisk Technologies Llc Pulsed control line biasing in memory
KR20190053676A (ko) 2017-11-10 2019-05-20 삼성전자주식회사 메모리 셀 어레이를 프리차지하는 메모리 회로 및 이를 포함하는 메모리 장치
CN112201289A (zh) * 2020-10-19 2021-01-08 上海兆芯集成电路有限公司 字线调制电路

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07107798B2 (ja) * 1987-11-18 1995-11-15 三菱電機株式会社 ダイナミックランダムアクセスメモリにおけるセンスアンプ駆動装置およびセンスアンプ駆動方法
JPH01171194A (ja) * 1987-12-25 1989-07-06 Nec Ic Microcomput Syst Ltd 半導体記憶装置
JPH0821234B2 (ja) * 1988-01-14 1996-03-04 三菱電機株式会社 ダイナミック型半導体記憶装置およびその制御方法
JP2950069B2 (ja) 1992-12-07 1999-09-20 日本電気株式会社 半導体回路
JPH0729373A (ja) * 1993-07-08 1995-01-31 Mitsubishi Electric Corp 半導体記憶装置
JPH0757466A (ja) 1993-08-12 1995-03-03 Toshiba Corp 半導体集積回路
JP3672946B2 (ja) * 1993-11-30 2005-07-20 株式会社ルネサステクノロジ 半導体記憶装置
US5499211A (en) * 1995-03-13 1996-03-12 International Business Machines Corporation Bit-line precharge current limiter for CMOS dynamic memories
US5561630A (en) * 1995-09-28 1996-10-01 International Business Machines Coporation Data sense circuit for dynamic random access memories
KR100220949B1 (ko) * 1996-11-06 1999-09-15 김영환 웨이퍼 번-인 회로
JPH10269800A (ja) * 1997-03-27 1998-10-09 Mitsubishi Electric Corp 半導体記憶装置
JPH1139874A (ja) 1997-07-11 1999-02-12 Mitsubishi Electric Corp 半導体記憶装置
JP3768055B2 (ja) 2000-01-21 2006-04-19 シャープ株式会社 強誘電体型記憶装置
JP2002184181A (ja) * 2000-03-24 2002-06-28 Mitsubishi Electric Corp 半導体記憶装置
US6252806B1 (en) 2000-05-26 2001-06-26 International Business Machines Corporation Multi-generator, partial array Vt tracking system to improve array retention time
TW564426B (en) 2002-07-09 2003-12-01 Macronix Int Co Ltd Circuit and method of sensing amplifier with adjustable reference terminal bit line load
KR100439037B1 (ko) * 2002-08-06 2004-07-03 삼성전자주식회사 반도체 메모리 장치의 비트 라인 프리차지 회로
JP4249602B2 (ja) * 2003-11-28 2009-04-02 エルピーダメモリ株式会社 半導体記憶装置
JP4425911B2 (ja) * 2004-03-11 2010-03-03 富士通マイクロエレクトロニクス株式会社 半導体メモリおよび半導体メモリの動作方法
KR100610021B1 (ko) * 2005-01-14 2006-08-08 삼성전자주식회사 반도체 메모리 장치에서의 비트라인 전압 공급회로와 그에따른 비트라인 전압 인가방법
KR100573826B1 (ko) * 2005-03-24 2006-04-26 주식회사 하이닉스반도체 반도체 기억 소자의 센스 앰프 구동 회로 및 구동 방법
KR20090003623A (ko) 2007-07-03 2009-01-12 주식회사 하이닉스반도체 반도체 메모리 소자

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