JP2950069B2 - 半導体回路 - Google Patents
半導体回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、基準電圧発生回路に関
し、特にフードバック電圧微調整用抵抗を有する基準電
圧発生回路に関する。
し、特にフードバック電圧微調整用抵抗を有する基準電
圧発生回路に関する。
【０００２】
【従来の技術】半導体集積回路の電源電圧は年々低くな
る方向にある。現在のところ、半導体集積回路の電源電
圧は５ｖが主体であるが、次期の電源電圧は３．３ｖが
主流であると考えられている。
る方向にある。現在のところ、半導体集積回路の電源電
圧は５ｖが主体であるが、次期の電源電圧は３．３ｖが
主流であると考えられている。
【０００３】ところが、時代を先行する半導体集積回路
は３．３ｖ電源に対応した回路構成および製造プロセス
によって設計される。しかし、同一システム上に両者が
混在した場合の電源電圧は５ｖになり、信頼性を維持し
たまま電源電圧を５ｖとするには、回路外部電源を降圧
して内部電源を３．３ｖに変更して使用する必要があ
る。
は３．３ｖ電源に対応した回路構成および製造プロセス
によって設計される。しかし、同一システム上に両者が
混在した場合の電源電圧は５ｖになり、信頼性を維持し
たまま電源電圧を５ｖとするには、回路外部電源を降圧
して内部電源を３．３ｖに変更して使用する必要があ
る。
【０００４】すなわち、安定した内部電源電圧を保証す
るための基準電圧を発生する回路が必要である。
るための基準電圧を発生する回路が必要である。
【０００５】従来の技術の基準電圧発生回路の構成を示
す図３を参照すると、この基準電圧発生回路は、ｐ−ｃ
ｈＭＯＳＦＥＴＱ１およびＱ２と、抵抗ＲＣ，Ｒ３１，
Ｒ３２およびＲ３３と、差動増幅回路Ｄｉｆ．Ａｍｐ．
（Ｄｉｆｆｅｒｒｅｎｔｉａｌ Ａｍｐｌｉｆｉｅｒ）
と、出力端子Ｖｒｅｆと、フューズＦとで構成される。
抵抗Ｒ３１，Ｒ３２およびＲ３３のそれぞれ寄生容量を
Ｃ３１，Ｃ３２およびＣ３３とする。微調整用抵抗Ｒ３
１および寄生容量Ｃ３１の値はほこの成分に比べかなり
小さいので本質的な説明の中では省いてある。フューズ
Ｆは抵抗Ｒ３１をショートし、この抵抗値はＲ３１と比
較すると無視できるほどの小さい。最初は、出力端子Ｖ
ｒｅｆとｎｏｄｅ５の間の抵抗値は０Ωに近いが、ヒュ
ーズＦを切ることにより抵抗値はＲ３１と成る。
す図３を参照すると、この基準電圧発生回路は、ｐ−ｃ
ｈＭＯＳＦＥＴＱ１およびＱ２と、抵抗ＲＣ，Ｒ３１，
Ｒ３２およびＲ３３と、差動増幅回路Ｄｉｆ．Ａｍｐ．
（Ｄｉｆｆｅｒｒｅｎｔｉａｌ Ａｍｐｌｉｆｉｅｒ）
と、出力端子Ｖｒｅｆと、フューズＦとで構成される。
抵抗Ｒ３１，Ｒ３２およびＲ３３のそれぞれ寄生容量を
Ｃ３１，Ｃ３２およびＣ３３とする。微調整用抵抗Ｒ３
１および寄生容量Ｃ３１の値はほこの成分に比べかなり
小さいので本質的な説明の中では省いてある。フューズ
Ｆは抵抗Ｒ３１をショートし、この抵抗値はＲ３１と比
較すると無視できるほどの小さい。最初は、出力端子Ｖ
ｒｅｆとｎｏｄｅ５の間の抵抗値は０Ωに近いが、ヒュ
ーズＦを切ることにより抵抗値はＲ３１と成る。
【０００６】次に、基準電圧発生回路の動作を説明をす
る。
る。
【０００７】この差動増幅回路Ｄｉｆ．Ａｍｐは入力ハ
イインピーダンスであり、出力は出力端子Ｖｒｅｆを充
分に駆動可能である。抵抗Ｒｃを通った電流がダイオー
ド接続されたトランジスタＱ１およびＱ２に流れる。差
動増幅回路Ｄｉｆ．Ａｍｐ．の入力ハイインピーダンス
のため、＋入力端子（ｎｏｄｅ２）には定常電流は流れ
ない。抵抗Ｒｃの値を所望の値に設定すると、ダイオー
ド接続のトランジスタＱ１の、ソース・ドレイン間電圧
はスレショルド電圧Ｖｔｐになる。このときのソース・
ドレイン電流Ｉｃは、トランジスタの飽和電流に等し
い。同様に、トランジスタＱ２のソース・ドレイン間電
圧もスレショルド電圧に等しい。従って、ｎｏｄｅ２お
よびｎｏｄｅ６の電圧Ｖ（ｎｏｄｅ２），Ｖ（ｎｏｄｅ
６） Ｖ（ｎｏｄｅ２）＝Ｖｔｐ（１式） Ｖ（ｎｏｄｅ６）＝２・Ｖｔｐ（２式） となる。ここで拡散層を電源レベルとせずにソースレベ
ルとするのは、電圧変動しにくいＶｔｐを安定に得るた
めである。
イインピーダンスであり、出力は出力端子Ｖｒｅｆを充
分に駆動可能である。抵抗Ｒｃを通った電流がダイオー
ド接続されたトランジスタＱ１およびＱ２に流れる。差
動増幅回路Ｄｉｆ．Ａｍｐ．の入力ハイインピーダンス
のため、＋入力端子（ｎｏｄｅ２）には定常電流は流れ
ない。抵抗Ｒｃの値を所望の値に設定すると、ダイオー
ド接続のトランジスタＱ１の、ソース・ドレイン間電圧
はスレショルド電圧Ｖｔｐになる。このときのソース・
ドレイン電流Ｉｃは、トランジスタの飽和電流に等し
い。同様に、トランジスタＱ２のソース・ドレイン間電
圧もスレショルド電圧に等しい。従って、ｎｏｄｅ２お
よびｎｏｄｅ６の電圧Ｖ（ｎｏｄｅ２），Ｖ（ｎｏｄｅ
６） Ｖ（ｎｏｄｅ２）＝Ｖｔｐ（１式） Ｖ（ｎｏｄｅ６）＝２・Ｖｔｐ（２式） となる。ここで拡散層を電源レベルとせずにソースレベ
ルとするのは、電圧変動しにくいＶｔｐを安定に得るた
めである。
【０００８】差動増幅器回路Ｄｉｆ．Ａｍｐ．は抵抗と
組み合わせて乗算器を構成している。フューズＦが切れ
ていないときの出力端子Ｖｒｅｆの電圧Ｖ１（Ｖｒｅ
ｆ）は Ｖ１（Ｖｒｅｆ）＝２・（Ｖｔｐ）・（Ｒ３２＋Ｒ３
３）／Ｒ３３（３式） となる。
組み合わせて乗算器を構成している。フューズＦが切れ
ていないときの出力端子Ｖｒｅｆの電圧Ｖ１（Ｖｒｅ
ｆ）は Ｖ１（Ｖｒｅｆ）＝２・（Ｖｔｐ）・（Ｒ３２＋Ｒ３
３）／Ｒ３３（３式） となる。
【０００９】フューズＦが切れているときの出力端子Ｖ
ｒｅｆの電圧Ｖ２（Ｖｒｅｆ）はＶ ２（Ｖｒｅｆ）＝２・（Ｖｔｐ）・（Ｒ３１＋Ｒ３２＋
Ｒ３３）／Ｒ３３（４式） と表される。帰還回路は乗算器の係数値を決める。
ｒｅｆの電圧Ｖ２（Ｖｒｅｆ）はＶ ２（Ｖｒｅｆ）＝２・（Ｖｔｐ）・（Ｒ３１＋Ｒ３２＋
Ｒ３３）／Ｒ３３（４式） と表される。帰還回路は乗算器の係数値を決める。
【００１０】Ｖ（Ｖｒｅｆ）＝３．３Ｖ、かつＶｔｐ＝
０．８２５Ｖならば、係数値は２倍である。つまり、 （Ｒ３２＋Ｒ３３）／Ｒ３３＝２（３．１式） である。
０．８２５Ｖならば、係数値は２倍である。つまり、 （Ｒ３２＋Ｒ３３）／Ｒ３３＝２（３．１式） である。
【００１１】ところが、Ｖｔｐの値が半導体プロセス上
の問題により変動した場合に備えて図３のようなフュー
ズＦを用いて係数Ｋを変化させることができる。フュー
ズＦを切ると、 （Ｒ３１＋Ｒ３２＋Ｒ３３）／Ｒ３３＝Ｋ（４．１式） となり、Ｒ３１／Ｒ３３だけ係数が増加する。フューズ
Ｆの付け方、本数により、係数Ｋを自在に調整可能であ
る。
の問題により変動した場合に備えて図３のようなフュー
ズＦを用いて係数Ｋを変化させることができる。フュー
ズＦを切ると、 （Ｒ３１＋Ｒ３２＋Ｒ３３）／Ｒ３３＝Ｋ（４．１式） となり、Ｒ３１／Ｒ３３だけ係数が増加する。フューズ
Ｆの付け方、本数により、係数Ｋを自在に調整可能であ
る。
【００１２】また、差動増幅回路Ｄｉｆ．Ａｍｐ．の＋
入力端子にｎｏｄｅ１のＶｔｐレベルを直接入力しても
よいが、ｎｏｄｅ２の二倍のＶｔｐレベルを入力してい
る。これは、Ｄｉｆ．Ａｍｐ．を構成しているトランジ
スタのスレショルド電圧の値も｜Ｖｔｐ｜の値にはほぼ
等しい。Ｖｔｐの値付近での動作はそれらのトランジス
タの増幅領域を充分に活かしきれない。従って、Ｖｔｐ
より大きな値が必要であり、図３の場合は２・Ｖｔｐで
ある。
入力端子にｎｏｄｅ１のＶｔｐレベルを直接入力しても
よいが、ｎｏｄｅ２の二倍のＶｔｐレベルを入力してい
る。これは、Ｄｉｆ．Ａｍｐ．を構成しているトランジ
スタのスレショルド電圧の値も｜Ｖｔｐ｜の値にはほぼ
等しい。Ｖｔｐの値付近での動作はそれらのトランジス
タの増幅領域を充分に活かしきれない。従って、Ｖｔｐ
より大きな値が必要であり、図３の場合は２・Ｖｔｐで
ある。
【００１３】以上述べたように、出力端子Ｖｒｅｆの電
圧値はスレショルド電圧Ｖｔｐと抵抗Ｒ３１〜Ｒ３３に
より決定し、外部電源の値によらない。出力端子Ｖｒｅ
ｆの電圧値Ｖ（Ｖｒｅｆ）が内部電源の基準値になる。
圧値はスレショルド電圧Ｖｔｐと抵抗Ｒ３１〜Ｒ３３に
より決定し、外部電源の値によらない。出力端子Ｖｒｅ
ｆの電圧値Ｖ（Ｖｒｅｆ）が内部電源の基準値になる。
【００１４】
【発明が解決しようとする課題】ところが、半導体回路
の内部での抵抗体には寄生容量がついてしまう。半導体
構造自体が、薄膜・微細であり隣接するものとの距離が
マイクロメートルオーダーであり、容量は無視できな
い。以下、シリコン半導体の実例により問題点をしめ
す。
の内部での抵抗体には寄生容量がついてしまう。半導体
構造自体が、薄膜・微細であり隣接するものとの距離が
マイクロメートルオーダーであり、容量は無視できな
い。以下、シリコン半導体の実例により問題点をしめ
す。
【００１５】抵抗を大きくすると、それに比例して寄生
容量は大きくなる。寄生容量が無視できないと単純な乗
算器では無く、微分器（微分乗算器）として働く。こう
なると、フィードバック回路（抵抗と容量）の時定数が
問題である。
容量は大きくなる。寄生容量が無視できないと単純な乗
算器では無く、微分器（微分乗算器）として働く。こう
なると、フィードバック回路（抵抗と容量）の時定数が
問題である。
【００１６】寄生容量が大きくなるのは、次の理由によ
る。半導体薄膜のシート抵抗をρとした場合、幅がＷ、
長さがＬを有する薄膜の抵抗値ＲＯは ＲＯ＝ρ・（Ｌ／Ｗ）（６式） であらわされる。
る。半導体薄膜のシート抵抗をρとした場合、幅がＷ、
長さがＬを有する薄膜の抵抗値ＲＯは ＲＯ＝ρ・（Ｌ／Ｗ）（６式） であらわされる。
【００１７】ところが、出力端子Ｖｒｅｆのドライバー
（図３では差動アンプそれ自体がドライバー）の電流能
力から見積もった現実的な抵抗値（Ｒ３２＋Ｒ３３）、
シート抵抗ρの値（ここではポリシリコンの値を用い
た）、および抵抗幅Ｗの製造上の限界値をしめすと、 Ｒ３２＋Ｒ３３＝１ＭΩ（７式） ρ＝２００Ω／□（８式） Ｗ＝１μｍ（９式） であり、（６式）に代入すると、 Ｌ＝５ｍｍ（１０式） となる。一般的な半導体集積回路のチップ面積は１５ｍ
ｍＸ８ｍｍ程度なので、抵抗の長さＬはかなり大きい値
であることが解る。しかも、この抵抗は、この長さをた
たむ（つづら折りする）ために隣合う抵抗との分離が必
要で、この抵抗の 占有面積は抵抗占有面積＝Ｌ・（Ｗ＋０．５μｍ）＝７
５００μｍ2 （１１式） ポリシリコン抵抗占有面積＝Ｓ＝ＬｘＷ＝５０００μｍ
2 （１２式） となる。
（図３では差動アンプそれ自体がドライバー）の電流能
力から見積もった現実的な抵抗値（Ｒ３２＋Ｒ３３）、
シート抵抗ρの値（ここではポリシリコンの値を用い
た）、および抵抗幅Ｗの製造上の限界値をしめすと、 Ｒ３２＋Ｒ３３＝１ＭΩ（７式） ρ＝２００Ω／□（８式） Ｗ＝１μｍ（９式） であり、（６式）に代入すると、 Ｌ＝５ｍｍ（１０式） となる。一般的な半導体集積回路のチップ面積は１５ｍ
ｍＸ８ｍｍ程度なので、抵抗の長さＬはかなり大きい値
であることが解る。しかも、この抵抗は、この長さをた
たむ（つづら折りする）ために隣合う抵抗との分離が必
要で、この抵抗の 占有面積は抵抗占有面積＝Ｌ・（Ｗ＋０．５μｍ）＝７
５００μｍ2 （１１式） ポリシリコン抵抗占有面積＝Ｓ＝ＬｘＷ＝５０００μｍ
2 （１２式） となる。
【００１８】寄生容量Ｃｐの値は簡便には単なる平行平
板の容量として求められる。しかし、限られた面積を有
効に使う集積回路は電源配線領域に抵抗を形成している
ために、ポリシリコン抵抗基板と電源配線アルミニュウ
ムに挟まれている。そのため、寄生容量Ｃｐは、Ｃ３２
＋Ｃ３３＝Ｃｐとして、（Ｃ３１は考えないとして） Ｃｐ＝ε0 ・εs ・Ｓ・（１／ｔ１＋１／ｔ２）＝０．
５２ｐＦ（１３式） ε0 ：真空誘電率＝８．８５４Ｘ１０-12 Ｆ／ｍ（１４
式） εs ：ＳｉＯ2 の比誘電率＝３．９（１５式） ｔ１：基板とポリシリコンの距離＝０．９μｍ（１６
式） ｔ２：ポリシリコンとＡＬの距離＝０．４μｍ（１７
式） で表される。
板の容量として求められる。しかし、限られた面積を有
効に使う集積回路は電源配線領域に抵抗を形成している
ために、ポリシリコン抵抗基板と電源配線アルミニュウ
ムに挟まれている。そのため、寄生容量Ｃｐは、Ｃ３２
＋Ｃ３３＝Ｃｐとして、（Ｃ３１は考えないとして） Ｃｐ＝ε0 ・εs ・Ｓ・（１／ｔ１＋１／ｔ２）＝０．
５２ｐＦ（１３式） ε0 ：真空誘電率＝８．８５４Ｘ１０-12 Ｆ／ｍ（１４
式） εs ：ＳｉＯ2 の比誘電率＝３．９（１５式） ｔ１：基板とポリシリコンの距離＝０．９μｍ（１６
式） ｔ２：ポリシリコンとＡＬの距離＝０．４μｍ（１７
式） で表される。
【００１９】帰還回路の時定数τは、簡単には抵抗値と
容量値の積できまる。
容量値の積できまる。
【００２０】（７式）と（１３式）より、 τ＝１ＭΩｘ０．５２ｐＦ＝５２０（ｎｓ）（１８式） となる。
【００２１】いま、電源変動があり、差動増幅器（およ
びＶｒｅｆドライバー）を通して出力端子Ｖｒｅｆの電
圧が△Ｖだけ変動したとする。Ｖｒｅｆ＋△Ｖは速やか
に、Ｖｒｅｆに戻らねばならない。しかし、（１８式）
により、 Ｖｒｅｆ＋△Ｖ／ｅ＝Ｖｒｅｆ＋０．３６△Ｖ（１９
式） にまで復帰するのに、τ＝５２０ｎｓかかる。
びＶｒｅｆドライバー）を通して出力端子Ｖｒｅｆの電
圧が△Ｖだけ変動したとする。Ｖｒｅｆ＋△Ｖは速やか
に、Ｖｒｅｆに戻らねばならない。しかし、（１８式）
により、 Ｖｒｅｆ＋△Ｖ／ｅ＝Ｖｒｅｆ＋０．３６△Ｖ（１９
式） にまで復帰するのに、τ＝５２０ｎｓかかる。
【００２２】一般的なシリコン半導体メモリ装置のサイ
クルタイムは、１００〜２００ｎｓである。変動が３６
％にまで復帰するのに５〜３サイクルを過ぎて半導体メ
モリ装置が動作してし安定した動作を保証しがたい。
クルタイムは、１００〜２００ｎｓである。変動が３６
％にまで復帰するのに５〜３サイクルを過ぎて半導体メ
モリ装置が動作してし安定した動作を保証しがたい。
【００２３】すなわち、従来の回路は電位変動△Ｖを補
正するためのフィードバックが遅いという欠点があっ
た。
正するためのフィードバックが遅いという欠点があっ
た。
【００２４】
【課題を解決するための手段】本発明の半導体回路は、
電源より高抵抗手段の第１の接点に接続され、前記高抵
抗手段の第２の接点は差動増幅器の正入力端子および第
１のｐ型メタル・オキサイド・セミコンダクター・フィ
ールド・エフェクト・トランジスタ（以下ｐ−ｃｈＴと
略す）のソースに接続され、前記第１のｐ−ｃｈＴのゲ
ートおよびドレインはそれぞれ第２のｐ−ｃｈＴのソー
スおよび第３のｐ−ｃｈＴのゲートに接続され、前記第
２のｐ−ｃｈＴのゲートおよびドレインおよび第４のｐ
−ｃｈＴのゲートおよびドレインはそれぞれ接地され、
前記第４のｐ−ｃｈＴのソースは前記第３のｐ−ｃｈＴ
のドレインに接続され、前記差動増幅器の出力を受ける
出力端子は第１の抵抗の第１の端子とヒューズの第１の
端子に接続され、前記第１の抵抗の第２の端子は前記ヒ
ューズの第２の端子と第３の抵抗の第１の端子と前記差
動増幅器の負の入力端子に接続され、前記第３の抵抗の
第２の端子は前記第３のｐ−ｃｈＴのソースに接続され
る構成である。
電源より高抵抗手段の第１の接点に接続され、前記高抵
抗手段の第２の接点は差動増幅器の正入力端子および第
１のｐ型メタル・オキサイド・セミコンダクター・フィ
ールド・エフェクト・トランジスタ（以下ｐ−ｃｈＴと
略す）のソースに接続され、前記第１のｐ−ｃｈＴのゲ
ートおよびドレインはそれぞれ第２のｐ−ｃｈＴのソー
スおよび第３のｐ−ｃｈＴのゲートに接続され、前記第
２のｐ−ｃｈＴのゲートおよびドレインおよび第４のｐ
−ｃｈＴのゲートおよびドレインはそれぞれ接地され、
前記第４のｐ−ｃｈＴのソースは前記第３のｐ−ｃｈＴ
のドレインに接続され、前記差動増幅器の出力を受ける
出力端子は第１の抵抗の第１の端子とヒューズの第１の
端子に接続され、前記第１の抵抗の第２の端子は前記ヒ
ューズの第２の端子と第３の抵抗の第１の端子と前記差
動増幅器の負の入力端子に接続され、前記第３の抵抗の
第２の端子は前記第３のｐ−ｃｈＴのソースに接続され
る構成である。
【００２５】また、電源より高抵抗手段の第１の接点に
接続され、前記高抵抗手段の第２の接点は差動増幅器の
正入力端子および第１のｎ型メタル・オキサイド・セミ
コンダクター・フィールド・エフェクト・トランジスタ
（以下ｎ−ｃｈＴと略す）のソースに接続され、前記第
１のｎ−ｃｈＴのゲートおよびドレインはそれぞれ第２
のｎ−ｃｈＴのソースおよび第３のｎ−ｃｈＴのゲート
に接続され、前記第２のｎ−ｃｈＴのゲートおよびドレ
インおよび第４のｎ−ｃｈＴのゲートおよびドレインは
それぞれ接地され、前記第４のｎ−ｃｈＴのソースは前
記第３のｎ−ｃｈＴのドレインに接続され、前記差動増
幅器の出力を受ける出力端子は第１の抵抗の第１の端子
とヒューズの第１の端子に接続され、前記第１の抵抗の
第２の端子は前記ヒューズの第２の端子と第３の抵抗の
第１の端子と前記差動増幅器の負の入力端子に接続さ
れ、前記第３の抵抗の第２の端子は前記第３のｎ−ｃｈ
Ｔのソースに接続される構成とすることもできる。
接続され、前記高抵抗手段の第２の接点は差動増幅器の
正入力端子および第１のｎ型メタル・オキサイド・セミ
コンダクター・フィールド・エフェクト・トランジスタ
（以下ｎ−ｃｈＴと略す）のソースに接続され、前記第
１のｎ−ｃｈＴのゲートおよびドレインはそれぞれ第２
のｎ−ｃｈＴのソースおよび第３のｎ−ｃｈＴのゲート
に接続され、前記第２のｎ−ｃｈＴのゲートおよびドレ
インおよび第４のｎ−ｃｈＴのゲートおよびドレインは
それぞれ接地され、前記第４のｎ−ｃｈＴのソースは前
記第３のｎ−ｃｈＴのドレインに接続され、前記差動増
幅器の出力を受ける出力端子は第１の抵抗の第１の端子
とヒューズの第１の端子に接続され、前記第１の抵抗の
第２の端子は前記ヒューズの第２の端子と第３の抵抗の
第１の端子と前記差動増幅器の負の入力端子に接続さ
れ、前記第３の抵抗の第２の端子は前記第３のｎ−ｃｈ
Ｔのソースに接続される構成とすることもできる。
【００２６】
【実施例】本発明の実施例を図面を用いて説明する。
【００２７】図１は本発明の第１の実施例の半導体回路
である。簡単に図面の説明を従来例と比較しつつ行う。
である。簡単に図面の説明を従来例と比較しつつ行う。
【００２８】本発明の第１の実施例の半導体回路の抵抗
Ｒｃ、トランジスタＱ１およびＱ２、差動増幅回路Ｄｉ
ｆ．ＡｍｐならびにフューズＦの構成要素は従来の例の
構成要素と同じである。抵抗Ｒ１１、Ｒ１２およびＲ１
３ならびに容量Ｃ１１、Ｃ１２およびＣ１３はそれぞ
れ、抵抗Ｒ３１、Ｒ３２およびＲ３３ならびに容量Ｃ３
１、Ｃ３２およびＣ３３に対応するが、その値は小さく
なっている。微調整用抵抗Ｒ１１および寄生容量Ｃ１１
の値はほかの成分に比べかなり小さいので本質的な説明
の中では省いてある。トランジスタＱ３およびＱ４はそ
れぞれトランジスタＱ１およびＱ２とコモンゲートのト
ランジスタである。
Ｒｃ、トランジスタＱ１およびＱ２、差動増幅回路Ｄｉ
ｆ．ＡｍｐならびにフューズＦの構成要素は従来の例の
構成要素と同じである。抵抗Ｒ１１、Ｒ１２およびＲ１
３ならびに容量Ｃ１１、Ｃ１２およびＣ１３はそれぞ
れ、抵抗Ｒ３１、Ｒ３２およびＲ３３ならびに容量Ｃ３
１、Ｃ３２およびＣ３３に対応するが、その値は小さく
なっている。微調整用抵抗Ｒ１１および寄生容量Ｃ１１
の値はほかの成分に比べかなり小さいので本質的な説明
の中では省いてある。トランジスタＱ３およびＱ４はそ
れぞれトランジスタＱ１およびＱ２とコモンゲートのト
ランジスタである。
【００２９】コモンゲート（ｎｏｄｅ１およびｎｏｄｅ
２）レベルが等しいので、それらは電流ミラーアンプに
なる。トランジスタＱ１を流れる電流（先に示した飽和
電流）ＩｃおよびトランジスタＱ３を流れる電流Ｉｒな
らびに電流増幅率βの関係は Ｉｒ＝β・Ｉｃ（２１式） である。このときＩｒの確保またはＶｒｅｆレベル確保
のために差動増幅回路Ｄｉｆ．Ａｍｐ．にたいして出力
ドライバーを設けることもできる。
２）レベルが等しいので、それらは電流ミラーアンプに
なる。トランジスタＱ１を流れる電流（先に示した飽和
電流）ＩｃおよびトランジスタＱ３を流れる電流Ｉｒな
らびに電流増幅率βの関係は Ｉｒ＝β・Ｉｃ（２１式） である。このときＩｒの確保またはＶｒｅｆレベル確保
のために差動増幅回路Ｄｉｆ．Ａｍｐ．にたいして出力
ドライバーを設けることもできる。
【００３０】トランジスタＱ１，Ｑ２とトランジスタＱ
３、Ｑ４が同一構造のトランジスタならば、両者のサイ
ズ比がβと考えてよい。
３、Ｑ４が同一構造のトランジスタならば、両者のサイ
ズ比がβと考えてよい。
【００３１】トランジスタＱ３，Ｑ４のソースドレイン
電流が飽和値に達するならば、ｎｏｄｅ６とｎｏｄｅ３
の電位は等しく、 ｎｏｄｅ６＝２・Ｖｔｐ（２式） ｎｏｄｅ３＝２・Ｖｔｐ（２２式） である。また、電流の条件は Ｉｒ≧（Ｖｒｅｆ−２・Ｖｔｐ）／（Ｒ１２＋Ｒ１３）
（２３式） である。消費電流を最小にする抵抗値は、 （Ｒ１２＋Ｒ１３）＝（Ｖｒｅｆ−２Ｖｔｐ）／Ｉｒ
（２４式） となる。（２１式）を（２４式）に代入して、 （Ｒ１２＋Ｒ１３）＝（Ｖｒｅｆ−２Ｖｔｐ）／β・Ｉ
ｃ（２５式） となる。（２５式）が成り立てば、ｎｏｄｅ３のレベル
に２・Ｖｔｐで安定し、従ってフィードバック回路は安
定する。
電流が飽和値に達するならば、ｎｏｄｅ６とｎｏｄｅ３
の電位は等しく、 ｎｏｄｅ６＝２・Ｖｔｐ（２式） ｎｏｄｅ３＝２・Ｖｔｐ（２２式） である。また、電流の条件は Ｉｒ≧（Ｖｒｅｆ−２・Ｖｔｐ）／（Ｒ１２＋Ｒ１３）
（２３式） である。消費電流を最小にする抵抗値は、 （Ｒ１２＋Ｒ１３）＝（Ｖｒｅｆ−２Ｖｔｐ）／Ｉｒ
（２４式） となる。（２１式）を（２４式）に代入して、 （Ｒ１２＋Ｒ１３）＝（Ｖｒｅｆ−２Ｖｔｐ）／β・Ｉ
ｃ（２５式） となる。（２５式）が成り立てば、ｎｏｄｅ３のレベル
に２・Ｖｔｐで安定し、従ってフィードバック回路は安
定する。
【００３２】次に、乗算器の抵抗値の設定を示す。乗算
器の係数値は、ｔｏｄｅ４のレベルＶ４として、 Ａ＝Ｖｒｅｆ／Ａ４（２６式） Ｖ４＝（Ｖｒｅｆ−２Ｖｔｐ）ｘＲ１３／（Ｒ１２＋Ｒ
１３）＋２・Ｖｔｐ（２７式） となる。（２５式）と（２７式）と（２６式）の連立方
程式をＲ１２，Ｒ１３について解いて、 Ｒ１２＝（１−１／Ａ）Ｖｒｅｆ／（β・Ｉｃ）（２８
式） Ｒ１３＝（Ｖｒｅｆ／Ａ−２Ｖｔｐ）／（β・Ｉｃ）
（２９式） を得る。
器の係数値は、ｔｏｄｅ４のレベルＶ４として、 Ａ＝Ｖｒｅｆ／Ａ４（２６式） Ｖ４＝（Ｖｒｅｆ−２Ｖｔｐ）ｘＲ１３／（Ｒ１２＋Ｒ
１３）＋２・Ｖｔｐ（２７式） となる。（２５式）と（２７式）と（２６式）の連立方
程式をＲ１２，Ｒ１３について解いて、 Ｒ１２＝（１−１／Ａ）Ｖｒｅｆ／（β・Ｉｃ）（２８
式） Ｒ１３＝（Ｖｒｅｆ／Ａ−２Ｖｔｐ）／（β・Ｉｃ）
（２９式） を得る。
【００３３】なお、フューズＦを切ったときは、（２８
式）は、 Ｒ１１＋Ｒ１２＝（１−１／Ａ）・Ｖｒｅｆ／（β・Ｉ
ｃ）（２８．１式） である。
式）は、 Ｒ１１＋Ｒ１２＝（１−１／Ａ）・Ｖｒｅｆ／（β・Ｉ
ｃ）（２８．１式） である。
【００３４】次に、本発明の第１の実施例のフィードバ
ック回路時定数に関して計算の実例を示す。
ック回路時定数に関して計算の実例を示す。
【００３５】従来の実施例と比較するために、Ｖｒｅｆ
のフィードバック回路の電流を等しくする。（２１
式）、（７式）より、 Ｉｒ＝β・Ｉｃ＝Ｖｒｅｆ／（Ｒ３２＋Ｒ３３）＝３．
３μＡ（３０式） である。さらに、諸条件 Ａ＝２、Ｖｔｐ＝０．８２５Ｖ を（２８式）（２９式）に代入して、 Ｒ１２＝５００ｋΩ（３１式） Ｒ１３＝０Ω（３２式） となる。（（３２式）からも解るように、この値が極限
値で抵抗は０Ωである。フューズＦによるＶｒｅｆ値の
微調整のためには、Ｒ１３が数＋ｋΩの値を持つ方がよ
い。）トランジスタＱ３およびＱ４のＯＮ抵抗Ｒｏｎ
は、 Ｒｏｎ＝２・Ｖｔｐ／Ｉｒ＝５００ＫΩ（３３式） 抵抗の寄生容量Ｃｐは、 Ｃｐ＝Ｃ１２＋Ｃ１３＝０．２６ｐＦ＋０ｐＦ＝０．２
６ｐＦ（３３式） トランジスタＱ３およびＱ４のソース・ドレイン容量は
数ｆＦ以下のオーダーである。ゲート容量は数＋ｆＦで
あるため、トランジスタの寄生容量は、ほとんど無視で
きる。
のフィードバック回路の電流を等しくする。（２１
式）、（７式）より、 Ｉｒ＝β・Ｉｃ＝Ｖｒｅｆ／（Ｒ３２＋Ｒ３３）＝３．
３μＡ（３０式） である。さらに、諸条件 Ａ＝２、Ｖｔｐ＝０．８２５Ｖ を（２８式）（２９式）に代入して、 Ｒ１２＝５００ｋΩ（３１式） Ｒ１３＝０Ω（３２式） となる。（（３２式）からも解るように、この値が極限
値で抵抗は０Ωである。フューズＦによるＶｒｅｆ値の
微調整のためには、Ｒ１３が数＋ｋΩの値を持つ方がよ
い。）トランジスタＱ３およびＱ４のＯＮ抵抗Ｒｏｎ
は、 Ｒｏｎ＝２・Ｖｔｐ／Ｉｒ＝５００ＫΩ（３３式） 抵抗の寄生容量Ｃｐは、 Ｃｐ＝Ｃ１２＋Ｃ１３＝０．２６ｐＦ＋０ｐＦ＝０．２
６ｐＦ（３３式） トランジスタＱ３およびＱ４のソース・ドレイン容量は
数ｆＦ以下のオーダーである。ゲート容量は数＋ｆＦで
あるため、トランジスタの寄生容量は、ほとんど無視で
きる。
【００３６】従って、フィードバック回路の時定数τ
は、（３１式），（３２式），（３３式）および（３３
式）から、 τ＝ＲＣ＝２６０ｎｓ（３４式） 従来の時定数は５２０ｎｓであるから、半分の時間で同
じ安定を得る。サイクルタイムは、１００〜２００ｎｓ
である。変動が３６％にまで復帰するのに３〜１サイク
ルであり、従来の実施例より安定した動作となる。
は、（３１式），（３２式），（３３式）および（３３
式）から、 τ＝ＲＣ＝２６０ｎｓ（３４式） 従来の時定数は５２０ｎｓであるから、半分の時間で同
じ安定を得る。サイクルタイムは、１００〜２００ｎｓ
である。変動が３６％にまで復帰するのに３〜１サイク
ルであり、従来の実施例より安定した動作となる。
【００３７】実際にはｎｏｄｅ３よりＧＮＤ側のトラン
ジスタＱ３、Ｑ４に容量がほとんど無いため、差動増幅
回路Ｄｉｆ．Ａｍｐ．のマイナス端子の変動は速やかに
２・Ｖｔｐになるので、電源変動に対してこの時定数よ
りもＶｒｅｆは安定している。つまり、定性的に従来例
の半導体回路の電位変動△Ｖと△Ｖ’の定量的な値の比
較はＤｉｆ．Ａｍｐ．の特性などが問題となる。
ジスタＱ３、Ｑ４に容量がほとんど無いため、差動増幅
回路Ｄｉｆ．Ａｍｐ．のマイナス端子の変動は速やかに
２・Ｖｔｐになるので、電源変動に対してこの時定数よ
りもＶｒｅｆは安定している。つまり、定性的に従来例
の半導体回路の電位変動△Ｖと△Ｖ’の定量的な値の比
較はＤｉｆ．Ａｍｐ．の特性などが問題となる。
【００３８】微調整用抵抗Ｒ１２の値も小さくなること
が、（２８．１式）から推察できる。これにより、微調
整抵抗をたくさん付けても寄生容量Ｃ１２の値が十分に
無視できる。
が、（２８．１式）から推察できる。これにより、微調
整抵抗をたくさん付けても寄生容量Ｃ１２の値が十分に
無視できる。
【００３９】トランジスタＱ１〜Ｑ４はここではｐ−ｃ
ｈＭＯＳＦＥＴを示したがｎ−ｃｈＭＯＳＦＥＴでもか
まわない。また、ｐ、ｎの組み合わせでもかまわない。
半導体プロセス製造のばらつきを考えると、組み合わせ
る方が有効である。さらにダイオード接続のトランジス
タＱ１，Ｑ２はダイオードでもよい。
ｈＭＯＳＦＥＴを示したがｎ−ｃｈＭＯＳＦＥＴでもか
まわない。また、ｐ、ｎの組み合わせでもかまわない。
半導体プロセス製造のばらつきを考えると、組み合わせ
る方が有効である。さらにダイオード接続のトランジス
タＱ１，Ｑ２はダイオードでもよい。
【００４０】次に、図２を参照して本発明の第２の実施
例の半導体回路を説明する。
例の半導体回路を説明する。
【００４１】この第２の実施例はトランジスタＱ５、Ｑ
６が挿入されている。これは乗算器の係数を２以上にし
た場合である。トランジスタＱ５のミラートランジスタ
がトランジスタＱ６である。
６が挿入されている。これは乗算器の係数を２以上にし
た場合である。トランジスタＱ５のミラートランジスタ
がトランジスタＱ６である。
【００４２】（２８式）および（２９式）からＶｔｐが
小さくても係数を大きくして対応できる。また、抵抗値
を小さくできるため寄生容量も少ない。従って、フィー
ドバック回路の対応速度はさらに速くすることが可能で
ある。
小さくても係数を大きくして対応できる。また、抵抗値
を小さくできるため寄生容量も少ない。従って、フィー
ドバック回路の対応速度はさらに速くすることが可能で
ある。
【００４３】
【発明の効果】以上のように、本発明の効果は、電源電
圧変動時の基準電圧回復応答速度が速く基準電圧の微調
整も容易に行える。
圧変動時の基準電圧回復応答速度が速く基準電圧の微調
整も容易に行える。
【図１】本発明の第１の実施例の半導体回路の回路図で
ある。
ある。
【図２】本発明の第２の実施例の半導体回路の回路図で
ある。
ある。
【図３】従来技術の半導体回路の回路図である。
１ 差動増幅回路 ２ 出力端子 １１，１２，１３，１４，１５，１６，２１，２２，２
３，２４，２５，２６，２７，２８，３２，３４，３
５，３６ ｎｏｄｅ Ｄｉｆ．Ａｍｐ． 差動増幅回路 ＲＣ，Ｒ１１，Ｒ１２，Ｒ１３，Ｒ２２，Ｒ２３，Ｒ２
４，Ｒ３１，Ｒ３２，Ｒ３３ 抵抗 Ｃ１１，Ｃ１２，Ｃ１３，Ｃ２１，Ｃ２２，Ｃ２３，Ｃ
３１，Ｃ３２，Ｃ３３寄生容量 Ｆ フューズ
３，２４，２５，２６，２７，２８，３２，３４，３
５，３６ ｎｏｄｅ Ｄｉｆ．Ａｍｐ． 差動増幅回路 ＲＣ，Ｒ１１，Ｒ１２，Ｒ１３，Ｒ２２，Ｒ２３，Ｒ２
４，Ｒ３１，Ｒ３２，Ｒ３３ 抵抗 Ｃ１１，Ｃ１２，Ｃ１３，Ｃ２１，Ｃ２２，Ｃ２３，Ｃ
３１，Ｃ３２，Ｃ３３寄生容量 Ｆ フューズ
Claims (9)
- 【請求項１】 電源より高抵抗手段の第１の接点に接続
され、前記高抵抗手段の第２の接点は差動増幅器の正入
力端子および第１のｐ型メタル・オキサイド・セミコン
ダクター・フィールド・エフェクト・トランジスタ（以
下ｐ−ｃｈＴと略す）のソースに接続され、前記第１の
ｐ−ｃｈＴのゲートおよびドレインはそれぞれ第２のｐ
−ｃｈＴのソースおよび第３のｐ−ｃｈＴのゲートに接
続され、前記第２のｐ−ｃｈＴのゲートおよびドレイン
および第４のｐ−ｃｈＴのゲートおよびドレインはそれ
ぞれ接地され、前記第４のｐ−ｃｈＴのソースは前記第
３のｐ−ｃｈＴのドレインに接続され、前記差動増幅器
の出力を受ける出力端子は第１の抵抗の第１の端子とヒ
ューズの第１の端子に接続され、前記第１の抵抗の第２
の端子は前記ヒューズの第２の端子と第３の抵抗の第１
の端子と前記差動増幅器の負の入力端子に接続され、前
記第３の抵抗の第２の端子は前記第３のｐ−ｃｈＴのソ
ースに接続されること特徴とする半導体回路。 - 【請求項２】 前記第１乃至第４のｐ−ｃｈＴの拡散層
は各々のソースに接続されることを特徴とする請求項１
記載の半導体回路。 - 【請求項３】 電源より高抵抗手段の第１の接点に接続
され、前記高抵抗手段の第２の接点は差動増幅器の正入
力端子および第１のｎ型メタル・オキサイド・セミコン
ダクター・フィールド・エフェクト・トランジスタ（以
下ｎ−ｃｈＴと略す）のソースに接続され、前記第１の
ｎ−ｃｈＴのゲートおよびドレインはそれぞれ第２のｎ
−ｃｈＴのソースおよび第３のｎ−ｃｈＴのゲートに接
続され、前記第２のｎ−ｃｈＴのゲートおよびドレイン
および第４のｎ−ｃｈＴのゲートおよびドレインはそれ
ぞれ接地され、前記第４のｎ−ｃｈＴのソースは前記第
３のｎ−ｃｈＴのドレインに接続され、前記差動増幅器
の出力を受ける出力端子は第１の抵抗の第１の端子とヒ
ューズの第１の端子に接続され、前記第１の抵抗の第２
の端子は前記ヒューズの第２の端子と第３の抵抗の第１
の端子と前記差動増幅器の負の入力端子に接続され、前
記第３の抵抗の第２の端子は前記第３のｎ−ｃｈＴのソ
ースに接続されること特徴とする半導体回路。 - 【請求項４】 前記第１の抵抗と前記フューズの並列接
続する組み合わせを複数個直列に接続する請求項１また
は３記載の半導体回路。 - 【請求項５】 前記第１の抵抗と前記フューズの並列接
続する組み合わせを複数個直列に接続し、さらに前記第
３の抵抗の第１または第２の端子に接続される請求項１
または３記載の半導体回路。 - 【請求項６】 第１乃至第４のＰ−ｃｈＴを複数個のＰ
−ｃｈＴのソース・ドレイン間の直列接続するトランジ
スタに置き換えてまたは第１乃至第４のｎ−ｃｈＴを複
数個のｎ−ｃｈＴのソース・ドレイン間の直列接続する
トランジスタに置き換えて構成する請求項１または３記
載の半導体回路。 - 【請求項７】 前記第１および第２のＰ−ｃｈＴならび
に前記第１および第２のｎ−ｃｈＴはダイオード順方向
接続である請求項５記載の半導体回路。 - 【請求項８】 前記差動増幅器の出力を出力ドライバー
でさらに増幅する請求項１または３記載の半導体回路。 - 【請求項９】 前記差動増幅器の出力を出力ドライバー
を通して電位を出力する半導体回路の前記出力端子から
前記第１、第２および第３の抵抗の帰還回路を備える請
求項８記載の半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4326369A JP2950069B2 (ja) | 1992-12-07 | 1992-12-07 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4326369A JP2950069B2 (ja) | 1992-12-07 | 1992-12-07 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06175739A JPH06175739A (ja) | 1994-06-24 |
| JP2950069B2 true JP2950069B2 (ja) | 1999-09-20 |
Family
ID=18187035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4326369A Expired - Lifetime JP2950069B2 (ja) | 1992-12-07 | 1992-12-07 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2950069B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8279686B2 (en) | 2009-02-10 | 2012-10-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory circuits, systems, and methods for providing bit line equalization voltages |
| US8391094B2 (en) * | 2009-02-10 | 2013-03-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory circuits, systems, and operating methods thereof |
-
1992
- 1992-12-07 JP JP4326369A patent/JP2950069B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06175739A (ja) | 1994-06-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990608 |