JPH11231948A

JPH11231948A - 増大した電力線雑音を除外したバンドギャップ基準回路

Info

Publication number: JPH11231948A
Application number: JP10325498A
Authority: JP
Inventors: Jeffrey E Koelling; イー．コーリングジェフリー
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1997-11-14
Filing date: 1998-11-16
Publication date: 1999-08-27
Also published as: EP0930619A3; KR19990045273A; TW410346B; EP0930619A2

Abstract

(57)【要約】【課題】半導体メモリデバイス用の基準電圧を発生す
るためのバンドギャップ基準回路を提供する。【解決手段】バンドギャップ基準回路（５００）は基
準ステージ（５０２）、第１および第２スタートアップ
回路（５０４、５０６）を含み、第１および第２のフィ
ルタノード（５２６、５２８）から電力を受信する。基
準ステージは基準電圧（Ｖｒｅｆ）を発生する。両スタ
ートアップ回路は基準ステージ内のバイアスノードへ電
圧を供給し、それは基準ステージが低いほうの電圧で機
能することを許容する。雑音による電力供給電圧の変動
に対するバンドギャップ基準回路の感受性を低下させる
ために、第１フィルタ（５３２）が第１の電力供給電圧
（Ｖｃｃ）を濾過して、濾過された電圧（Ｖｃｃｆ）を
第１フィルタノードへ供給する。第２フィルタ（５２
８）は第２の電力供給電圧（Ｖｓｓ）を濾過して、濾過
された電圧（Ｖｓｓｆ）を第２フィルタノードへ供給す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般に半導体デバイ
スに関するものであって、更に詳細には半導体メモリデ
バイス用の基準電圧を発生するための回路に関する。

【０００２】

【従来の技術】半導体メモリデバイスは、予想可能な動
作を確立するために信頼できる基準電圧をしばしば必要
とする。数多くのタイプの安定化電圧の中に、低減され
た内部電力供給電圧がある。この低減内部電力供給電圧
は、「高い」外部供給電圧、あるいは「低減された」外
部供給電圧のいずれかにおいて動作できる半導体メモリ
デバイスを作製するために用いることができる。メモリ
デバイス内のほとんどの回路は、低減外部供給電圧に等
しい電位で動作するように設計される。しかしメモリデ
バイスは、高電位外部電力供給電圧を受け取り、それか
ら低減外部供給電圧に等しい内部供給電圧を発生できる
電圧調整器デバイスをも含んでいる。メモリデバイスが
低減供給電圧へつながれる時は、電圧調整器は停止され
バイパスされる。低減内部電力供給電圧はまた信頼性の
観点からも使用される。ほんの１つの例として、金属・
絶縁体・半導体（ＭＯＳ）トランジスタのゲート酸化物
は供給電圧レベルの全幅に信頼性良く耐えることができ
ない可能性があり、そのため低減内部電力供給電圧が必
要とされる。

【０００３】半導体デバイスで使用される別の１つの基
準電圧は低減されたアレイ電圧である。半導体メモリデ
バイスはアレイ部分を含むのが一般的であり、そこには
メモリセルと、メモリセルにアクセスするために必要な
構造、例えば、ビットラインおよびワードラインが含ま
れており、その他にアレイ部分との間でデータの入力あ
るいはデータの出力を行うために必要なタイミング、論
理およびドライバーの回路を含む周辺部分が含まれてい
る。低減アレイ電圧はメモリデバイスのアレイ部分に低
いほうの電圧レベルを確立するために使用され、他方、
メモリデバイスの周辺部分では高いほうの電圧が使用さ
れる。低減アレイ電圧は電力消費を節約でき、またアレ
イ部分の信頼性を改善できる。

【０００４】いくつかのタイプの半導体メモリデバイ
ス、特にダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）に対して、メモリセルへデータを書き込むために低
減アレイ電圧が使用される。従って、信頼できる低減ア
レイ電圧を有することが好ましい。もしメモリセルが特
定の電圧で動作するように設計されていれば、低減アレ
イ電圧のずれは基準から外れたメモリセル特性をもたら
すことになろう。

【０００５】別の１つの重要な基準電圧はビットライン
基準（ＢＬＲ）電圧である。多くのランダムアクセスメ
モリ設計の中で、メモリセルのデータはビットラインへ
つながれて、ビットライン上へデータ信号を発生するよ
うになっている。データ信号の電位がＢＬＲ電圧と比較
されて、そのメモリセルが論理“１”と論理“０”のど
ちらを記憶しているかが決定される。ＢＬＲ電圧がドリ
フトを起こすような状況では、誤ったデータ検出動作が
起こるであろう。ＢＬＲ電圧は電圧分割器回路、あるい
は“ダイオード”接続されたＭＯＳトランジスタなどの
その他の電圧ステップダウン方式によって低減アレイ電
圧から生成できる。

【０００６】ＤＲＡＭ中に見いだされる別の基準電圧は
“電極”電圧である。ＤＲＡＭメモリセルは通常、それ
ぞれが第１電極および第２電極を有する蓄積コンデンサ
を含んでいる。１つのアレイ中のメモリセルのすべて、
あるいは一部分の第２電極を一緒につないで電極ノード
を形成する。この電極ノードは低電位電力供給よりも大
きい電圧に保持することができる。従来技術において、
この電極ノードをＢＬＲ電圧に保持することは知られて
いる。

【０００７】上で述べたように、基準電圧はダイオード
接続されたＭＯＳトランジスタを用いて生成できる。ダ
イオード接続ＭＯＳトランジスタはそれのゲートをそれ
のソース（あるいはドレイン）へつながれており、それ
のソース・ドレイン電圧がトランジスタのスレッショル
ド電圧を超えない限り導通しないようになっている。こ
のような基準回路の欠点は、それが供給する基準電圧が
温度とともにドリフトする可能性があることである。

【０００８】ＭＯＳトランジスタのみに基づく基準回路
のこの欠点を克服する１つの方法は、“バンドギャッ
プ”基準回路を採用することである。バンドギャップ基
準回路は、バイポーラトランジスタのベース・エミッタ
電圧（ＶＢＥ）が負の温度係数を有するという事実を利
用する。すなわち、温度上昇とともに、バイポーラトラ
ンジスタのＶＢＥは増大する。同時に、バイポーラトラ
ンジスタの熱電圧（ＶＴ）は、抵抗値と同じく、正の温
度係数を有しており、そのためＶＢＥ値のドリフトを補
償するために使用できる。かなり広い温度変化に亘っ
て、安定な直流の基準電圧が保持できる出力電圧は＋
１．２５ボルトの範囲にあることが判明した。バンドギ
ャップ基準回路は、それがシリコンのバンドギャップ電
圧に近いことから、この電圧にちなんで命名された。

【０００９】好適実施例の動作を理解するために、従来
技術のバンドギャップ基準回路について詳細に説明する
ことにしよう。ここで図１を参照すると、従来技術のバ
ンドギャップ基準回路が一般的な参照符号１００で示さ
れており、それは基準ステージ１０２、第１のスタート
アップ回路１０４、および第２のスタートアップ回路１
０６を含むように示されている。この基準ステージ１０
２は、ｐチャンネルトランジスタＰ１００およびＰ１０
２の第１対、ｐチャンネルトランジスタＰ１０４および
Ｐ１０６の第２対、およびｎチャンネルトランジスタＮ
１００およびＮ１０２の対を含んでいる。トランジスタ
Ｐ１００およびＰ１０２のドレインはトランジスタＰ１
０４およびＰ１０６のソースへつながれている。トラン
ジスタＰ１０４のドレインはトランジスタＮ１００のド
レインへつながれている。

【００１０】基準ステージ１０２は更に、抵抗体Ｒ１０
０、抵抗体Ｒ１０２、および２個のｐｎｐバイポーラト
ランジスタＱ１００およびＱ１０２を含んでいる。抵抗
体Ｒ１００は、トランジスタＰ１０６のドレインとトラ
ンジスタＮ１０２のドレインとの間につながれている。
トランジスタＱ１００は、トランジスタＮ１００のソー
スへつながれたエミッタ、低電位電力供給Ｖｓｓへつな
がれたベース、および基板１０８へつながれたコレクタ
を有する。抵抗体Ｒ１０２は、トランジスタＮ１０２の
ソースとトランジスタＱ１０２のエミッタとの間につな
がれている。トランジスタＱ１０２のベースは低電位電
力供給Ｖｓｓへつながれ、コレクタは基板１０８へつな
がれている。

【００１１】図１に示される基準ステージ１０２の最後
の部分は第３脚であり、それはｐチャンネルトランジス
タＰ１０８およびＰ１１０、抵抗体Ｒ１０４およびｐｎ
ｐバイポーラトランジスタＱ１０４の直列接続を含む。
トランジスタＰ１０８はトランジスタＰ１０２のゲート
へつながれたゲートを有し、トランジスタＰ１１０はト
ランジスタＰ１０６のゲートへつながれたゲートを有
し、更にトランジスタＱ１０４は低電位電力供給Ｖｓｓ
へつながれたベースを有する。トランジスタＰ１１０の
ドレインと抵抗体Ｒ１０４との間の接続は出力ノード１
１０を形成している。出力ノード１１０と低電位電力供
給電圧Ｖｓｓとの間にコンデンサＣ１００がつながれて
いる。

【００１２】トランジスタＰ１００、Ｐ１０２、Ｐ１０
４、Ｐ１０６、Ｐ１０８、およびＰ１１０は同じ仕様で
ある。トランジスタＰ１００、Ｐ１０２およびＰ１０８
は第１電流ミラーステージを形成する。同様に、トラン
ジスタＰ１０４、Ｐ１０６およびＰ１１０は第２電流ミ
ラーステージを形成する。第１および第２のステージは
カスコード接続に配置されている。従来のカスコード電
流ミラー構成と違って、トランジスタＰ１００、Ｐ１０
２およびＰ１０８の共通のゲートはトランジスタＰ１０
６のドレインへつながれている。同様に、トランジスタ
Ｐ１０４、Ｐ１０６およびＰ１１０の共通のゲートは、
トランジスタＰ１０６のドレインへ直接つながれずに、
その代わり抵抗体Ｒ１００を介してＰ１０６のドレイン
へつながれている。トランジスタ対Ｐ１００／Ｐ１０
２、Ｐ１０４／Ｐ１０６、およびＰ１０８／Ｐ１１０の
ドレインからソースへの接続によって、それらトランジ
スタのゲートはそれぞれのドレインから下方へスレッシ
ョルド電圧約１個分下がったところに保持される結果と
なる。こうして、トランジスタＰ１００、Ｐ１０２、Ｐ
１０４、Ｐ１０６、Ｐ１０８およびＰ１１０は低いほう
の供給電圧において飽和に達し、基準ステージ１０２が
低いほうの供給電圧で動作することを可能にする。

【００１３】トランジスタＮ１００およびＮ１０２もま
た電流ミラーを形成する。トランジスタＮ１００および
Ｎ１０２の共通のゲートは従来の構成においてトランジ
スタＮ１００のドレインへつながれる。

【００１４】基準ステージ１０２を作り上げるデバイス
は３つの電流脚を形成している。第１脚１１２はトラン
ジスタＰ１００、Ｐ１０４、Ｎ１００のソース・ドレイ
ン経路、およびＱ１００のエミッタ・コレクタ経路を含
む。第２脚１１４はトランジスタＰ１０２、Ｐ１０６、
Ｎ１０２のソース・ドレイン経路、およびＱ１０２のエ
ミッタ・コレクタ経路を含む。第３脚１１６はトランジ
スタＰ１０８、Ｐ１１０のソース・ドレイン経路、およ
びＱ１０４のエミッタ・コレクタ経路を含む。上で述べ
たように、トランジスタＰ１００、Ｐ１０２、Ｐ１０
４、Ｐ１０６、Ｐ１０８、およびＰ１１０は同じ仕様な
ので、３つの脚１１２、１１４および１１６の各々の電
流量は同じになる。

【００１５】トランジスタＱ１００およびＱ１０４は同
じ仕様を有する。それに対して、トランジスタＱ１０２
は、各々がトランジスタＱ１００およびＱ１０４の仕様
である８個のバイポーラトランジスタを並列に使用して
作られる。抵抗体Ｒ１０２の値とトランジスタ仕様の違
いとのために、トランジスタＱ１０２とＱ１００と間に
ＶＢＥの違いが生じ、各脚（１１２、１１４および１１
６）を通って流れる電流の値が決まる。このようにし
て、出力ノード１１０における電圧は、各脚（１１２、
１１４および１１６）を通って流れる電流、抵抗体Ｒ１
０４の値、およびトランジスタＱ１０４のＶＢＥによっ
て決まる。

【００１６】第１および第２のスタートアップ回路（１
０４および１０６）は、電力が回路１００へ最初に印加
された時に、基準ステージ１０２が電力供給とともにラ
ンプ状に上昇することを許容する。第１スタートアップ
回路１０４は、高電位電力供給Ｖｃｃとスターターノー
ド１１８との間に直列に配置されたｐチャンネルＭＯＳ
スタータートランジスタＰ１１２およびＰ１１４を含む
ように示されている。トランジスタＰ１１４のゲートは
低電位電力供給Ｖｓｓへつながれ、トランジスタＰ１１
２のゲートはパワーアップノード１２０へつながれてい
る。２個のｐチャンネルＭＯＳ停止トランジスタＰ１１
６およびＰ１１８は、パワーアップノード１２０と供給
電圧Ｖｃｃとの間に直列につながれている。充電コンデ
ンサＣ１０２と第３のｐチャンネルＭＯＳスタータート
ランジスタＰ１２０が、パワーアップノード１２０と供
給電圧Ｖｓｓとの間につながれている。

【００１７】このデバイスのパワーアップ時には、スタ
ーターノード１１８における電圧は、トランジスタＮ１
００およびＮ１０２をターンオンさせるのに十分ではな
い。そのため、基準ステージ１０２はランプ状に上昇す
る電力供給電圧に追随する基準電圧を供給することがで
きない。第１スタートアップ回路１０４はスターターノ
ード１１８を高電位へプルアップして、電力供給がラン
プ上昇する時に、スターターノード１１８における電圧
をトランジスタＮ１００およびＮ１０２のソースよりも
スレッショルド電圧Ｖｔｈ１個分以上高く設定するよう
に働く。最初、パワーアップノード１２０は低く、トラ
ンジスタＰ１１２およびＰ１１４はターンオンして、ス
ターターノード１１８を高電位へプルアップするであろ
う。高電位電力供給電圧が上昇すると、トランジスタＰ
１１６およびＰ１１８はターンオンされ、コンデンサＣ
１０２は充電されて、トランジスタＰ１１２をターンオ
フする。スターターノード１１８における電位は上昇し
て、トランジスタＰ１２０を停止させる。

【００１８】第２スタートアップ回路１０６は、ｐチャ
ンネルＭＯＳトランジスタＰ１２２とｎチャンネルＭＯ
ＳトランジスタＮ１０４とを含む相補型ＭＯＳ（ＣＭＯ
Ｓ）スタートアップ・インバータを含むように示されて
いる。トランジスタＰ１２２およびＮ１０４の共通のゲ
ート、およびトランジスタＮ１０４のソースは供給電圧
Ｖｓｓへつながれている。トランジスタＰ１２２のソー
スは、“ダイオード”構成をなすｐチャンネルＭＯＳト
ランジスタＰ１２４によって供給電圧Ｖｃｃへつながれ
ている。トランジスタＰ１２４のソースは供給電圧Ｖｃ
ｃへつながれ、トランジスタＰ１２４のゲートおよびド
レインはトランジスタＰ１２２のソースへつながれてい
る。トランジスタＮ１０４およびＰ１２４の共通のドレ
インは停止ノード１２２へつながれている。

【００１９】コンデンサＣ１０４が停止ノード１２２と
電力供給Ｖｓｓとの間につながれている。停止ノード１
２２は更に、ｐチャンネルＭＯＳトランジスタＰ１２６
およびｎチャンネルＭＯＳトランジスタＮ１０６を含む
ＣＭＯＳ停止インバータへの入力としても機能する。ト
ランジスタＰ１２６およびＮ１０６の共通のゲートが停
止ノード１２２へつながれている。トランジスタＮ１０
６のソースは電力供給電圧Ｖｓｓへつながれ、またトラ
ンジスタＰ１２６のソースは電力供給電圧Ｖｃｃへつな
がれている。トランジスタＰ１２６およびＮ１０６の共
通のドレインは制御ノード１２４へつながれている。帰
還ｐチャンネルＭＯＳトランジスタＰ１２８は、制御ノ
ード１２４へつながれたゲート、電力供給Ｖｃｃへつな
がれたソース、および停止ノード１２２へフィードバッ
クされたドレインを有する。プルダウントランジスタＮ
１０８およびコンデンサＣ１０６もまた、制御ノード１
２４へつながれている。トランジスタＮ１０８は、制御
ノード１２４へつながれたゲート、電力供給電圧Ｖｓｓ
へつながれたソース、および基準ステージ１０２内のト
ランジスタＰ１００およびＰ１０２の共通ゲート（およ
びトランジスタＰ１０６のドレインへも）へつながれた
ドレインを有する。コンデンサＣ１０６は制御ノード１
２４と電力供給電圧Ｖｃｃとの間につながれている。

【００２０】第２スタートアップ回路１０６は第１スタ
ートアップ回路１０４と類似の機能を実行する。回路１
００に対して最初に電力が供給されると、基準ステージ
１０２内のトランジスタＰ１００およびＰ１０２は第２
スタートアップ回路１０６によってターンオンされて、
迅速に基準電圧を確立する。トランジスタＮ１００およ
びＮ１０２の場合のように、トランジスタＰ１００およ
びＰ１０２は、それらのゲートが各々のソースよりも下
方へスレッショルド電圧（Ｖｔｐ）１個分以上低くなる
までは、電力供給がかなり高い電圧まで上昇しなければ
ならないために、最初は許可されないであろう。第２ス
タートアップ回路１０６は、回路１００のパワーアップ
時に、Ｐ１００およびＰ１０２のゲートを低いほうの電
圧へプルダウンする手助けをする。

【００２１】最初、コンデンサＣ１０４は放電され、停
止ノード１２２は低電位にある。停止ノード１２２が低
電位にあるため、トランジスタＰ１２６は電力供給電圧
が上昇するとターンオンされよう。この結果、制御ノー
ド１２４は電力供給とともに上昇し、トランジスタＮ１
０８をターンオンさせる。トランジスタＮ１０８がター
ンオンすると、それはトランジスタＰ１００およびＰ１
０２の共通ゲートを供給電圧Ｖｓｓへ放電させる。この
構成は、電力供給がランプ状に上昇する時に、トランジ
スタＰ１００およびＰ１０２の共通ゲートをそれらのソ
ースよりも少なくともスレッショルド電圧（Ｖｔｐ）１
個分だけ低いところに保持する。制御ノード１２４にお
いて立ち上がるこの電圧と、停止ノード１２２における
低電圧は帰還トランジスタＰ１２８をオフ状態に保持す
る。

【００２２】正の電力供給Ｖｃｃが上昇し続けると、ダ
イオード接続トランジスタＰ１２４はターンオンして、
トランジスタＰ１２２およびＮ１０４を含むＣＭＯＳイ
ンバータへ正の供給電圧を供給する。トランジスタＰ１
２２およびＮ１０４の共通ゲートは供給電圧Ｖｓｓへつ
ながれているので、トランジスタＰ１２２はターンオン
され、停止ノード１２２へつながれたコンデンサＣ１０
４を充電し始めるであろう。停止ノード１２２の電位が
上昇するにつれて、トランジスタＰ１２６はターンオフ
し、トランジスタＮ１０６はターンオンし始めるであろ
う。

【００２３】トランジスタＮ１０６がターンオンすれ
ば、コンデンサＣ１０６は充電を開始し、そして制御ノ
ード１２４は供給電圧Ｖｓｓへ放電される。制御ノード
１２４における電位が低下すると、トランジスタＮ１０
８はターンオフし、トランジスタＰ１２８はターンオン
する。トランジスタＰ１２８はＮ１０８のゲートを低電
位電力供給電圧にラッチする。

【００２４】

【発明の解決しようとする課題】従来技術のバンドギャ
ップ基準回路１００とその動作について説明してきた
が、ここで回路１００に付随するいくつかの欠点につい
て説明することにしよう。

【００２５】説明したバンドギャップ基準回路１００は
安定した基準電圧を一定の電力供給で供給することがで
きるが、この回路によって提供される基準電圧は電力供
給ライン上の雑音のせいで変動することがある。このこ
とはメモリデバイスの動作速度が高くなり、入力／出力
（Ｉ／Ｏ）ビット幅が増大するにつれて益々重要な問題
となり得る。そして電力供給ライン上へより多くの雑音
をもたらす可能性がある。

【００２６】ここで図２を参照すると、雑音によって生
成されたものなど、電力供給電圧の変動に対する、バン
ドギャップ基準回路１００内の選ばれたノードおよびデ
バイスの応答を示す一連の波形が示されている。

【００２７】波形Ｖｃｃは周期的に変化する供給電圧を
示す。波形１２０はノード１２０の電位を示す。波形１
１８はノード１１８の電位を示す。波形Ｖｒｅｆは出力
ノード１０８の電位を表す。波形ＩＰ１１２はトランジ
スタＰ１１２を通って流れる電流を表す。

【００２８】トランジスタＰ１１４は供給電圧Ｖｓｓへ
つながれたゲートを有するので、オンのままに留まる。
Ｖｃｃ電圧が（例えば、雑音のせいで）上昇すると、ト
ランジスタＰ１１４はそれに沿ってトランジスタＰ１１
２のソースをプルアップする。トランジスタＰ１１２の
ソースにおける電圧が上昇すると、ゲート・ソース電圧
の大きさが増大し、トランジスタＰ１１２はターンオン
し始める。この作用は図２の電流波形ＩＰ１１２に示さ
れている。

【００２９】トランジスタＰ１１２がターンオンすれ
ば、スターターノード１１８の電位は上昇する。図１に
示されるように、スターターノード１１８はトランジス
タＮ１００およびＮ１０２の共通ゲートへつながれてい
る。スターターノードの電位が上昇すると、トランジス
タＮ１００およびＮ１０２のバイアスが増大する。この
ことは、ｐチャンネルトランジスタＰ１０４、Ｐ１０
６、およびＰ１１０のゲート電位の低下につながる。こ
のようにして、出力ノード１０８におけるＶｒｅｆ電圧
は増大する。トランジスタＰ１１２は、整流的な応答を
有し、雑音が電力供給電圧Ｖｃｃの高電位化を強制する
時はターンオンし、Ｖｃｃ電位が再び下方へ低下する時
はターンオフするということを指摘しておく。

【００３０】雑音による電位の変動はパワーアップノー
ド１２０にも反映される。トランジスタＰ１０４、Ｐ１
０６およびＰ１１０の共通ゲートにおける電位が低下
し、Ｖｃｃ電圧が上昇すると、トランジスタＰ１１６お
よびＰ１１８の伝導度が増大して、パワーアップノード
１２０の電位が上昇する。

【００３１】こうして、バンドギャップ基準回路１００
の正の電力供給に対する雑音は、Ｖｒｅｆ電位の増大に
結びつき、回路１００の有効性を減退させる効果を持
つ。

【００３２】図１のバンドギャップ回路１００の低電位
電力供給電圧Ｖｓｓの変動は、基準電圧の変化につなが
る可能性がある。ここで図３を参照すると、低電圧電力
供給Ｖｓｓ中のディップを示す波形が示されている。こ
のようなディップはＶｓｓ電力供給ライン上の雑音の結
果として発生するかもしれない。示されるディップは１
２０ナノ秒周期で、５と１５ナノ秒との間に発生してい
る。各種の大きさのディップおよび電力供給電圧に対し
て、バンドギャップ回路１００に対する結果による効果
が図４に表の形で示されている。Ｖｒｅｆ最終電圧は、
図３に示される波形のサイクルが繰り返された後のＶｒ
ｅｆ電圧レベルを表す。

【００３３】電力供給電圧上の雑音に敏感でないバンド
ギャップ基準回路を提供することが望まれる。

【００３４】

【課題を解決するための手段】好適実施例に従えば、バ
ンドギャップ基準回路は高電位電力供給電圧と低電位電
力供給電圧との間につながれる。バンドギャップ基準回
路はまた、外部の高、低の電力供給電圧を受け取るため
のフィルタ回路も含む。フィルタ回路はバンドギャップ
基準回路の電力供給ノード上の雑音量を減らし、またそ
れに付随する悪影響を減らす。

【００３５】好適実施例の１つの態様に従えば、バンド
ギャップ基準回路は、バンドギャップ基準回路がパワー
アップされる時に、バンドギャップ基準回路内のｎチャ
ンネル絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）
のゲートへのバイアス電圧を増加させるための第１のパ
ワーアップ回路を含む。第１パワーアップ回路は濾過さ
れた高、低の電力供給電圧間につながれる。

【００３６】好適実施例の別の態様に従えば、バンドギ
ャップ基準回路は、バンドギャップ基準回路がパワーア
ップされる時に、バンドギャップ基準回路内のｐチャン
ネルＩＧＦＥＴのゲートへのバイアス電圧を減少させる
ための第２のパワーアップ回路を含む。第２パワーアッ
プ回路もまた、濾過された高、低の電力供給電圧間につ
ながれる。

【００３７】好適実施例の別の態様に従えば、バンドギ
ャップ基準回路は相補型の金属・酸化物・半導体（ＣＭ
ＯＳ）集積回路上に含まれ、フィルタは集積回路上のＣ
ＭＯＳ回路のスイッチングによって生ずるスパイクやデ
ィップを減らすように設計される。

【００３８】好適実施例の別の態様に従えば、バンドギ
ャップ基準回路のフィルタは一次の抵抗体・コンデンサ
フィルタである。

【００３９】

【発明の実施の形態】ここで図５を参照すると、好適実
施例を示す模式図が提示されている。好適実施例はバン
ドギャップ基準回路であって、一般的な参照符号５００
で示されている。好適実施例の回路５００は、図１に示
される従来技術のバンドギャップ基準回路と同じ回路部
品を数多く含むように示されている。その点で、図５の
同様な回路部品には同じ参照符号が用いられているが、
頭の数字は“１”の代わりに“５”にしてある。例え
ば、従来技術の回路１００は第１脚１１２を含み、それ
はｐチャンネルの金属・酸化物・半導体（ＭＯＳ）トラ
ンジスタＰ１００およびＰ１０４のソース・ドレイン経
路、ｎチャンネルトランジスタＮ１００のソース・ドレ
イン経路、およびｐｎｐバイポーラトランジスタＱ１０
０のエミッタ・コレクタ経路を含んでいる。好適実施例
５００は対応する第１脚５１２を含み、それはｐチャン
ネルの金属・酸化物・半導体（ＭＯＳ）トランジスタＰ
５００およびＰ５０４のソース・ドレイン経路、ｎチャ
ンネルトランジスタＮ５００のソース・ドレイン経路、
およびｐｎｐバイポーラトランジスタＱ５００のエミッ
タ・コレクタ経路を含んでいる。

【００４０】好適実施例の回路５００は、従来技術の回
路１００の基準ステージ１０２と同じ一般的構成を有す
る基準ステージ５０２を含んでいる。トランジスタＰ５
００、Ｐ５０２、Ｐ５０４、Ｐ５０６、Ｐ５０８、Ｐ５
１０、Ｎ５００およびＮ５０２が電流ミラーを形成し、
それが第１脚５１２、第２脚５１４、および第３脚５１
６中に同一電流を設定する。バイポーラトランジスタＱ
５００およびＱ５０２、および抵抗体Ｒ５０２と組み合
わされたこれら電流ミラーが電流値を決定する。確立さ
れた電流は抵抗体Ｒ５０４を通って流れ、出力ノード５
１０における基準電圧ＶｒｅｆをコンデンサＣ５００両
端に生成する。

【００４１】好適実施例の回路５００は更に、第１スタ
ートアップ回路５０４および第２スタートアップ回路５
０６を含む。第１スタートアップ５０４は好適実施例１
００の第１スタートアップ回路１０４と同じ一般的構成
を有する。パワーアップノード５２０は、電力が最初に
好適実施例に印加される時、最初は低い。パワーアップ
ノード５２０が低電圧状態なので、デバイスがパワーア
ップされると、スタートアップトランジスタＰ５１４お
よびＰ５１２はスターターノード５１８をプルアップす
るであろう。正の電力供給が増大すると、トランジスタ
Ｐ５１６およびＰ５１８がターンオンし始め、コンデン
サＣ５０２を充電し、それによってトランジスタＰ５１
２をターンオフする。スターターノード５１８は、ノー
ドの電位が電流ミラーを作り上げるデバイスの動作を引
き起こすので、基準ステージ５０２のバイアスノードと
考えることができる。こうして、デバイスが最初にパワ
ーアップされる時、スターターノード５１８が回路５０
０の高電位供給電圧の上昇を追随するにつれて、スター
トアップ回路５０４は初期にはスタート電圧（Ｖｃｃ
ｆ）をバイアスノードへ供給する。その後、スタートア
ップ回路はバイアス電圧をバイアスノードへ供給する。
このバイアス電圧は、第１スタートアップ回路５０４が
停止されて、好適実施例の回路５００に対して濾過され
た電力供給電圧（Ｖｃｃｆ）の全幅が供給された時に生
ずる電圧である。

【００４２】第２スタートアップ回路５０６は、第２ス
タートアップ回路１０６と同じ一般的構成を有する。最
初は停止ノード５２２は放電されており、デバイスが初
期にパワーアップされると、トランジスタＰ５２６はタ
ーンオンされる。これにより、制御ノード５２４の電圧
が上昇し、トランジスタＮ５０８をターンオンさせる。
電力供給電圧が増大するにつれて、トランジスタＰ５２
２は許可されて、トランジスタＰ５２４を介して制御ノ
ード５２４（およびコンデンサＣ５０４）を充電する。
トランジスタＰ５２６は次にターンオフされ、トランジ
スタＮ５０６がターンオンされて、トランジスタＮ５０
８を停止させる。こうして、第１スタートアップ回路と
同じように、トランジスタＰ５００およびＰ５０２の共
通ゲートはまた、基準ステージ５０２の第２バイアスノ
ードと考えることができる。

【００４３】高電位電力供給電圧Ｖｃｃと低電位電力供
給電圧Ｖｓｓとの間につながれていた従来技術のバンド
ギャップ基準回路１００と違って、好適実施例の回路５
００は高電位フィルタノード５２６と低電位フィルタノ
ード５２８との間につながれる。高電位の濾過された電
圧Ｖｃｃｆが第１フィルタ５３０によって高電位フィル
タノード５２６上へ供給される。第１フィルタ５３０
は、高電位電力供給電圧Ｖｃｃを受信する入力ノード５
３２、入力ノード５３２と高電位フィルタノード５２６
との間につながれた抵抗体Ｒ５０６、および高電位フィ
ルタノード５２６と基板５０８との間につながれた第１
フィルタコンデンサＣ５０８を含む。

【００４４】第２フィルタ５３４によって低電位フィル
タノード５２８上へ低電位の濾過された電圧Ｖｓｓｆが
供給される。第２フィルタ５３４は、低電位電力供給電
圧Ｖｓｓを受信する入力ノード５３６、入力ノード５３
６と低電位フィルタノード５２８との間につながれた抵
抗体Ｒ５０８、および低電位フィルタノード５２８と基
板５０８との間につながれたコンデンサＣ５１０を含
む。

【００４５】第１および第２フィルタ（５３０および５
３４）は、望ましくない電圧スパイクおよび電圧ディッ
プの振幅を減らすことで、電力供給電圧（Ｖｃｃおよび
Ｖｓｓ）上の雑音に対するバンドギャップ基準回路５０
０の感受性を低下させる。好適実施例の第１および第２
フィルタ（５３０および５３４）は一次の抵抗体・コン
デンサのＲＣフィルタであるように示されている。その
他のフィルタタイプを採用してもよいことは理解され
る。

【００４６】好適実施例では、第１および第２フィルタ
（５３０および５３４）のコンデンサ（Ｃ５０８および
Ｃ５１０）および抵抗体（Ｒ５０６およびＲ５０８）の
値は同じである。抵抗体は５キロオームに選ばれ、コン
デンサは８．２５ピコファラッドに選ばれる。この結
果、時定数は４１．２５ナノ秒となって、ＣＭＯＳデバ
イスのスイッチングによって引き起こされる典型的な電
圧スパイクやディップを減らすことが目的となる。第１
および第２フィルタ（５３０および５３４）は、基板雑
音の源となる恐れのある基板コンタクトやその他の回路
から遠ざけられる。更に、第１および第２フィルタ（５
３０および５３４）は回路５００のその他の部分から遠
ざけられる。

【００４７】好適実施例の回路５００において、第１お
よび第２フィルタ（５３０および５３４）の抵抗体（Ｒ
５０６およびＲ５０８）はｐ形基板中へｎ形ドーパント
を拡散させることによって構築される。第１および第２
フィルタ（５３０および５３４）のコンデンサ（Ｃ５０
８およびＣ５１０）はｐ形基板中へｎ形ドーパントを拡
散させて１つの電極を形成することで構築される。コン
デンサ誘電体は好適実施例の回路５００のＭＯＳトラン
ジスタの形成に使用されるのと同じ二酸化シリコンゲー
ト誘電体から形成される。他方の電極はＭＯＳトランジ
スタの形成に使用されるのと同じ導電性ゲート材料を用
いて形成される。ｎ形ドーパントの拡散によって形成さ
れるコンデンサ電極は基板へつながれる。好適実施例の
回路５００のその他の抵抗体（Ｒ５００、Ｒ５０２およ
びＲ５０４）はｎ形ウエル中へｐ形ドーパントを拡散さ
せることによって形成される。ここでｎ形ウエルはｐ形
基板中に形成されている。その他の実施例ではトランジ
スタから形成される抵抗性要素を含むことができること
は理解される。

【００４８】雑音によって引き起こされるような、電力
供給電圧の変動に対する好適実施例の回路５００の応答
が図６および図７に示されている。図６は、高電位電力
供給電圧Ｖｃｃの変動に対する好適実施例の回路５００
の応答を示している。“Ｖｃｃ”として示される波形は
３．３ボルトの正の供給電圧を示しており、それはプラ
ス・マイナス２００ｍＶの変化をする。“Ｖｃｃｆ”と
して示される波形は第１フィルタノード５２６上に得ら
れる第１の濾過された電圧を示している。図６に示され
るように、第１フィルタ５３０はＶｃｃ電圧中の変動を
減衰させ、３．３ボルト、プラス・マイナス１２ｍＶと
いうＶｃｃｆ電圧をもたらす。

【００４９】図６において、波形“Ｖｒｅｆ”で示され
る結果の基準電圧は、従来技術の回路１００の場合のよ
うに大きさが増大することはない。その代わり、Ｖｒｅ
ｆ電圧は１．２７ボルトを中心に、プラス・マイナス３
ｍＶの変動を有する。低電位電力供給電圧Ｖｓｓがゼロ
ボルトに保持される一方で、第２フィルタノード５２８
上の電圧はゼロボルトを中心としてプラス・マイナス３
ｍＶの変動をするように示されている。このようにフィ
ルタを使用することで、高電位電力供給電圧変動の悪影
響が低減される。

【００５０】図７は低電位電力供給電圧Ｖｓｓの変動に
対する好適実施例の回路５００の応答を示している。
“Ｖｓｓ”として示される波形はゼロボルトレベルの周
りに２００ｍＶの変化をするように示されている。波形
“Ｖｓｓｆ”によって示される第２フィルタノード５２
８上の電圧は、変化する低電位電力供給電圧に対する第
２フィルタ５３４の濾過効果を示している。第２フィル
タの効果によって、Ｖｓｓｆ波形はゼロボルトレベル周
りにプラス・マイナス７．５ｍＶだけ変動する。

【００５１】図７では、好適実施例の回路５００の出力
である波形“Ｖｒｅｆ”は、１．２７ボルトを中心とし
て、プラス・マイナス２．５ｍＶだけ変化するように示
されている。これは、好ましい１．２７ボルトレベルよ
りも低いＶｒｅｆ値をもたらす、図４に示される従来技
術の応答と対照的である。図７の場合の高電位電力供給
電圧が３．３ボルトに保持されている一方で、波形Ｖｃ
ｃｆで示される第１フィルタノード５２６の電圧は３．
３ボルトの周りにプラス・マイナス３ｍＶだけ変化す
る。

【００５２】好適実施例の回路５００と同じ概念の別の
やり方は、基準ステージ５０２をバンドギャップ回路と
考えて、それに対して第１および第２のスタートアップ
回路（５０４および５０６）がスタートアップバイアス
電圧を供給するものである。従って、本発明について詳
細に説明してきたが、特許請求の範囲に定義された本発
明の精神および展望から外れることなく、各種の変更、
置換、および修正がなし得ることを理解されるべきであ
る。

【００５３】以上の説明に関して更に以下の項を開示す
る。（１）半導体基板中に形成される電圧基準回路であっ
て、第１の電力供給電圧、前記第１の電力供給電圧と第
１フィルタノードとの間につながれる第１フィルタ、お
よび前記第１フィルタノードと第２の電力供給ノードと
の間につながれるバンドギャップ基準回路、を含む電圧
基準回路。

【００５４】（２）第１項記載の電圧基準回路であっ
て、ここにおいて、前記第１フィルタが、前記第１の電
力供給電圧と前記第１フィルタノードとの間につながれ
る第１のフィルタ抵抗体を含んでいる電圧基準回路。

【００５５】（３）第２項記載の電圧基準回路であっ
て、ここにおいて、前記第１フィルタ抵抗体が前記基板
中の拡散領域によって形成されている電圧基準回路。

【００５６】（４）第１項記載の電圧基準回路であっ
て、ここにおいて、前記第１フィルタが、前記第１フィ
ルタノードと前記基板との間につながれる第１のフィル
タコンデンサを含んでいる電圧基準回路。

【００５７】（５）第４項記載の電圧基準回路であっ
て、ここにおいて、前記第１フィルタが更に、前記第１
の電力供給電圧と前記第１フィルタノードとの間につな
がれる第１のフィルタ抵抗体を含んでいる電圧基準回
路。

【００５８】（６）第５項記載の電圧基準回路であっ
て、ここにおいて、前記第１フィルタの応答が約４１．
２５ナノ秒の時定数を有している電圧基準回路。

【００５９】（７）第１項記載の電圧基準回路であっ
て、ここにおいて、前記バンドギャップ基準回路が、共
通に接続されたベースを有する第１および第２のバイポ
ーラトランジスタを含んでいる電圧基準回路。

【００６０】（８）第６項記載の電圧基準回路であっ
て、ここにおいて、前記第１および第２のバイポーラト
ランジスタがｐｎｐトランジスタであって、コレクタを
前記基板へつながれ、共通に接続されたベースを前記第
２の電力供給ノードへつながれ、前記第１バイポーラト
ランジスタのエミッタを第１の電流ミラーノードへつな
がれ、前記第２バイポーラトランジスタのエミッタを第
２の電流ミラーノードへ抵抗体を介してつながれている
電圧基準回路。

【００６１】（９）第１項記載の電圧基準回路であっ
て、ここにおいて、前記第１の電力供給電圧が高電位電
力供給電圧である電圧基準回路。

【００６２】（１０）第１項記載の電圧基準回路であっ
て、ここにおいて、前記第１の電力供給電圧が低電位電
力供給電圧である電圧基準回路。

【００６３】（１１）第１項記載の電圧基準回路であっ
て、更に、第２の電力供給電圧、および前記第２の電力
供給電圧と前記第２の電力供給ノードとの間につながれ
る第２フィルタ、を含む電圧基準回路。

【００６４】（１２）第１１項記載の電圧基準回路であ
って、ここにおいて、前記第２フィルタが、前記第２の
電力供給電圧と前記第２の電力供給ノードとの間につな
がれる第２のフィルタ抵抗体を含んでいる電圧基準回
路。

【００６５】（１３）第１２項記載の電圧基準回路であ
って、ここにおいて、前記第２のフィルタ抵抗体が前記
基板中の拡散領域によって形成されている電圧基準回
路。

【００６６】（１４）第１１項記載の電圧基準回路であ
って、ここにおいて、前記第２フィルタが、前記第２の
電力供給ノードと前記基板との間につながれるコンデン
サを含んでいる電圧基準回路。

【００６７】（１５）第１４項記載の電圧基準回路であ
って、ここにおいて、前記第２フィルタが、更に、前記
第２の電力供給電圧と前記第２の電力供給ノードとの間
につながれる第２のフィルタ抵抗体を含んでいる電圧基
準回路。

【００６８】（１６）第１５項記載の電圧基準回路であ
って、ここにおいて、前記第２フィルタの応答が約４
１．２５ナノ秒の時定数を有している電圧基準回路。

【００６９】（１７）集積回路基準電圧発生器であっ
て、第１の濾過された供給電圧および第２の供給電圧を
受信して、バイポーラトランジスタのベース・エミッタ
電圧および熱電圧に依存する基準電圧を発生するバンド
ギャップ基準回路、および第１の電力供給電圧を受信し
て、前記第１の濾過された供給電圧を発生する第１フィ
ルタ、を含む集積回路基準電圧発生器。

【００７０】（１８）第１７項記載の集積回路基準電圧
発生器であって、ここにおいて、前記バンドギャップ基
準回路が、少なくとも第１のバイアスノードを有する電
流ミラー回路、および前記集積回路に対して電力が供給
される時に、前記第１の濾過された供給電圧へ前記第１
のバイアスノードをつなぐための第１スタートアップ回
路、を含んでいる集積回路基準電圧発生器。

【００７１】（１９）第１８項記載の集積回路基準電圧
発生器であって、ここにおいて、前記第１スタートアッ
プ回路が、前記集積回路へ電力が供給される時に、最初
は放電され、また前記第１の濾過された供給電圧が最大
値に到達した時には充電されるようになった第１スター
トアップコンデンサデバイスを含んでいる集積回路基準
電圧発生器。

【００７２】（２０）第１８項記載の集積回路基準電圧
発生器であって、更に、第２の電力供給電圧を受信し
て、前記第２フィルタによって濾過された前記第２の供
給電圧を発生する第２フィルタ、を含み、ここにおい
て、前記バンドギャップ基準回路が、第２のバイアスノ
ードを有する前記電流ミラー回路、および前記集積回路
に対して電力が供給される時に、前記第２のバイアスノ
ードを前記第２の供給電圧へつなぐための第２スタート
アップ回路、を含んでいる集積回路基準電圧発生器。

【００７３】（２１）第２０項記載の集積回路基準電圧
発生器であって、ここにおいて、前記第２スタートアッ
プ回路が、前記集積回路に対して電力が供給される時
に、最初は放電されて、前記第１の濾過された供給電圧
が最大値に到達した時に充電されるようになった第２ス
タートアップコンデンサデバイスを含んでいる、集積回
路基準電圧発生器。

【００７４】（２２）第１７項記載の電圧基準回路であ
って、ここにおいて、前記第１フィルタが一次の抵抗体
・コンデンサ（ＲＣ）フィルタである電圧基準回路。

【００７５】（２３）第１７項記載の電圧基準回路であ
って、更に、第２の電力供給電圧を受信して、それから
前記第２フィルタで濾過された前記第２の供給電圧を発
生するための第２フィルタ、を含む電圧基準回路。

【００７６】（２４）第２３項記載の電圧基準回路であ
って、ここにおいて、前記第２フィルタが一次の抵抗体
・コンデンサ（ＲＣ）フィルタである電圧基準回路。

【００７７】（２５）電力ライン雑音に対する敏感さを
減らした基準電圧を発生するための回路であって、基準
電圧を発生するための、バイアスノードを含む基準ステ
ージ、第１の濾過された供給電圧と第２の供給電圧との
間につながれるスタートアップ回路であって、前記第１
の濾過された供給電圧がパワーアップ時に上昇する時に
前記バイアスノードを前記第１の濾過された供給電圧へ
つなぎ、前記第１の濾過された供給電圧が予め定められ
た値に到達した後にバイアス電圧を前記バイアスノード
へ供給するためのスタートアップ回路、および第１の電
力供給電圧を濾過して、前記第１の濾過された供給電圧
を発生するための第１フィルタ、を含む回路。

【００７８】（２６）第２５項記載の回路であって、こ
こにおいて、前記第１フィルタが第１の抵抗体・コンデ
ンサ（ＲＣ）回路網を含んでいる、回路。

【００７９】（２７）第２６項記載の回路であって、こ
こにおいて、前記第１のＲＣ回路網が一次のＲＣ回路網
である、回路。

【００８０】（２８）第２５項記載の回路であって、こ
こにおいて、前記基準ステージが前記第１の濾過された
供給電圧へつながれている、回路。

【００８１】（２９）第２５項記載の回路であって、更
に、第２の電力供給電圧を濾過して、前記第２の供給電
圧を発生するための第２フィルタ、を含む回路。

【００８２】（３０）第２９項記載の回路であって、こ
こにおいて、前記第２フィルタが第２の抵抗体・コンデ
ンサ（ＲＣ）回路網を含んでいる、回路。

【００８３】（３１）第３０項記載の回路であって、こ
こにおいて、前記第２のＲＣ回路網が一次のＲＣ回路網
である、回路。

【００８４】（３２）第２９項記載の回路であって、こ
こにおいて、前記基準ステージが前記第２の電圧へつな
がれている、回路。

【００８５】（３３）第２５項記載の回路であって、こ
こにおいて、前記基準ステージがバンドギャップ基準回
路を含んでいる、回路。

【００８６】（３４）バンドギャップ基準回路（５０
０）が開示されており、それは第１フィルタノード（５
２６）および第２フィルタノード（５２８）から電力を
受信する。好適実施例では、バンドギャップ基準回路
（５００）は基準ステージ（５０２）、第１スタートア
ップ回路（５０４）、および第２スタートアップ回路
（５０６）を含む。基準ステージ（５０２）は基準電圧
（Ｖｒｅｆ）を発生する。スタートアップ回路（５０４
および５０６）は基準ステージ（５０２）内のバイアス
ノードへ電圧を供給し、それは基準ステージ（５０２）
が好適実施例（５００）のパワーアップ時に低いほうの
電圧で機能することを許容する。電力供給電圧の、例え
ば雑音から生ずるような変動に対するバンドギャップ基
準回路（５００）の感受性を低下させるために、第１フ
ィルタ（５３２）は第１の電力供給電圧（Ｖｃｃ）を濾
過して、濾過された電圧（Ｖｃｃｆ）を第１フィルタノ
ード（５２６）へ供給する。第２フィルタ（５２８）は
第２の電力供給電圧（Ｖｓｓ）を濾過して、その濾過さ
れた電圧（Ｖｓｓｆ）を第２フィルタノード（５２８）
へ供給する。

【図面の簡単な説明】

【図１】従来技術のバンドギャップ基準回路を示す模式
図。

【図２】図１に示されるバンドギャップ基準回路の高電
位電力供給電圧の変動効果を示すタイミング図。

【図３】図１に示されるバンドギャップ基準回路の低電
位電力供給電圧の変動例を示すタイミング図。

【図４】図１のバンドギャップ基準回路の基準電圧に対
する、低電位電力供給電圧の変動の効果を示す表。

【図５】好適実施例を示す模式図。

【図６】高電位電力供給電圧の変動に対する好適実施例
の応答を示すタイミング図。

【図７】低電位電力供給電圧の変動に対する好適実施例
の応答を示すタイミング図。

【符号の説明】

１００バンドギャップ基準回路１０２基準ステージ１０４第１スタートアップ回路１０６第２スタートアップ回路１０８基板１１０出力ノード１１２第１脚１１４第２脚１１６第３脚１１８スターターノード１２０パワーアップノード１２２停止ノード１２４制御ノード５００バンドギャップ基準回路５０２基準ステージ５０４第１スタートアップ回路５０６第２スタートアップ回路５０８基板５１０出力ノード５１２第１脚５１４第２脚５１６第３脚５１８スターターノード５２０パワーアップノード５２２停止ノード５２４制御ノード５２６高電位フィルタノード５２８低電位フィルタノード５３０第１フィルタ５３２入力ノード５３４第２フィルタ５３６入力ノード

Claims

【特許請求の範囲】

【請求項１】半導体基板内に形成される電圧基準回路
であって、第１の電力供給電圧と、前記第１の電力供給電圧と第１フィルタノードとの間に
結合された第１フィルタと、前記第１フィルタノードと第２の電力供給ノードとの間
に結合されたバンドギャップ基準回路と、を備えた電圧
基準回路。