410346 A7 B7 五、發明説明（1 ) 〔發明領域〕 本發明大體上有關於半導體裝置，且更確切地說， 是有關於在半導體記憶裝置產生參考電壓之電路。 〔發明背景〕 經濟部中央標參局另工消f合作社印狀 (#先閲讀背面之注$項再rw本s) 半導體記憶裝置通常需要可靠之參考電壓以便建立 可預測之動作。減低内部電源電壓（reduced internal power supply voltage)是在許多種穩壓型式之中。能使用 一種減低内部電源電壓來產生一種能在一 “高，high” 外部電源電壓和一“減低，reduced”外部電源電壓動 作之半導體記憶裝置。多數在記憶體裝置之電路是設計 成能在一等於減低外部電源電壓相等之電位動作。然 而，該記憶體裝置亦包含穩壓器（voltage regulator)裝 置，該穩壓器裝置能從該記憶體裝置得到該高外部電源 電壓，即一等於該減低外部供應電壓之内部供應電壓。 當該記憶體裝置是與該減低供應電壓耦合時，會使該穩 壓器不動作並且繞道(disabled and bypassed)。亦能為了 可靠理由而使用減内部電源電壓（reduced internal power supply voltage)。僅舉一例來說明，金屬一絕緣體一半 導體電晶體之栅氧化層（gate oxides of metal-insulator-semiconductor (MOS) transistor)是無法可 靠地承受一全 壓供應位準（a full voltage supply level)，所以需要一減 低内部電源電壓。 另一使用在半導體裝置之參考電壓是一減低陣列電 -3- 87440A(9TI) 本紙張尺度適用中國國家標準（CNS ) Λ4現彳M ) 410346 A7 B7 經滴部中失標4,-^K工消费合作社印^ 五、發明説明（2 ) 壓（reduced array voltage)。在標準上，一半導體記憶裝 置是包含一陣列部分，和一周邊部分；該陣列部分 (array portion)是包含該記憶體單元（memory cells)和須 要存取該記憶體單元之結構，諸如位元線和字線（bit lines and word lines);該周邊部分(peripheral portion)是 包含時序、邏輯和驅動器電路，而能輸入資料到該陣列 部分或是從該陣列部分輸出資料。在一記憶體裝置之陣 列部分是使用一減低陣列電壓來建立較低電壓位準，同 時在該記憶體裝置之周邊部分使用一較高電壓。陣列電 壓能降低電力消耗，並且改良該陣列部分之可靠性。 對許多類型之半導體記憶裝置，特別是動態隨機存 取記憶體，是使用該減低陣列電壓來將資料寫入到該記 憶體單元。如上述般，是需要一可靠之減低陣列電壓。 如果該記憶體單元是設計成在一特定電壓動作，在非標 準記憶體單元能是會造成一減低陣列電壓之偏移 (deviation) ° 另一重要之參考電壓是一位元線參考（bit line reference, BLR)電壓。在許多隨機存取記憶體設計中， 記憶體單元資料是與一位元線耦合，以便在該位元線上 產生一資料訊號。該資料訊號電位是與BLR電壓相比 較，以便決定是否該記憶體單元儲存一邏輯“1”或是 —邏輯“〇” 。在這種情況下，該BLR電壓會漂移， 而造成錯誤之資料感測動作（data sensing operations)。 -4- _ _______Μ.... . ... __ I 本紙張尺度適用中國國家掠準{ CNS ) Μ现柏（2l〇X297'；H1.' ) (請先閱讀背面之ii-f項本頁) ，- —i- -裝-
*1T -線_ 410346 Λ7 ]ll____________-^ 五、發明説明（3 ) 疋能藉一分壓電路(v〇ltage divider circuit)或是其他電磨 降壓方法（voltage step-down approaches)，諸如連接“〆 極體，diode”之MOS電晶體，來從一減低陣列電座雇 生BLR電壓β 另一在動態隨機存記記憶體(DRAM)之參電壓是/ “極板，plate”電壓。每一動態隨機存取記憶體單元通 常包含一具有一第1極板和一第2極板之儲存電容°在 一陣列之所有或是一部分之記憶體單元第2極板是典同 耦合（coupled together)，以便形成一極板節點。該極板 節點能維持一大於該低電源之電壓。而將該極板節點維 持在該BLR電廢在習知技術中是眾所皆知的。 如上述般，是能使用二極體連接M0S電晶艘 (diode connected MOS transistors)來產生參考電壓。〆 二極體連接MOS電晶體是具有與其源極(source)(或是 漏極，drain)耦合之閘極(gate)，並且除非其源極一漏椏 電壓是超過該電晶體之臨界電壓，否則是不會導通。如 此參考電路之缺點是所提供之參考電壓會隨著溫度漂 移。 一種克服該僅使用M0S電晶體之參考電路缺點之 方法是使用一“帶隙，band-gap”參考電路。一帶隙參 電路是有下列優點之事實：一雙極電晶體之基極一射極 (base-emitter)電壓（VBE)是具有一負溫度係數。亦即 是，當溫度增加，一雙極電晶體之VBE就會下降。同 -5- 1本紙乐尺度適用中國國家摞i ( CNS )以说格(210X 297^^-1 ' — 先間讀背而之注意事項4-v?5本负) •裝. 1r 經濟部中央標率局H.X,消费合作社印裝 經满部中央標挲局只工消费合作社印製 410346 A7 B7 五、發明説明（4 ) 時，該雙極電晶體之熱電壓（ντ)和電阻值，是具有正溫 度係數，所以能用於補償該VBE值之漂移。在可預期 之溫度變化，該能維持一穩定dc參考電壓之輸出電壓 結果變成在+ 1.25伏特(volts)之範圍《帶隙參考電路是 由該電壓而得名，即當其靠近矽之帶隙電壓。 為了了解該較佳實施例之動作，將詳細說明一習知 帶隙參考電路。現在參考圖1，該習知帶隙參考電路是 被指定為一般之參考號碼100,其圖示是包含：一參考 級102，一第1啟動電路104，和一第2啟動電路 106。該參考級102包含：一第1對之P型電晶體， P100和P102 ; —第2對之P型電晶體，P104和 P106 ;和一對η型電晶體，N100和N102。該電晶體 Ρ100和Ρ102之漏極是與該電晶體Ρ104和Ρ106之源極 耦合。該電晶體Ρ104之漏極是與該電晶體Ν100之漏 極輕合。 該參考級102進一步包含：一電阻R100，一電阻 R102，和2個ρηρ雙極電晶體Q100和Q102。該電阻 R100是耦合在該電晶體Ρ106之漏極和該電晶體Ν102 之漏極之間。電晶體Q100是具有：一射極，是耦合到 該電晶體Ν100之源極；一基極，是耦合到該低電源 Vss ;和一集極，是耦合到該基材108。電阻R102是耦 合在該電晶體N102之源極和該電晶體Q102之射極之 間。該電晶體Q102之基極是耦合到該低電源Vss，而 -6- 本紙张尺度適用中國國家標隼（CNS ) ΛΊ圯格（2iOX297公)ί ) (請先閲讀背面之注意事項产_;寫本頁) 裝· -e 線. 經濟部中夾標準扃貝工消费合作社印裂 A7 __B7 _ 五、發明説明（5 ) 該集極是耦合到該基材108。 圖1所示之參考級102的最後部分是一第3引線 (third leg)，該第3引線是包含P型電晶體P108和 P110,電阻R104和pnp雙極電晶體Q104之串聯連 接。電晶體P10S是具有一與該電晶體P102之閘極耦合 的閛極，電晶體Ρ110是具有一與該電晶體Ρ106之閘極 耦合的閘極，而電晶體Q104是具有一連接到該低電源 Vss之基極。該界於電晶體ρΐι〇之漏極和電阻ri〇4的 連接是形成一輸出節點110。一電容C100是耦合到該 輸出節點100和該低電源電壓Vss之間。 電晶體 P100，P102，P104，P106，P108，和 P110 是相同尺寸。電晶體P100，P102，和P108是形成一笫 1電流鏡級（first current mirror stage)。類似地，電晶體 P104，P106，和P110是形成一第2電流鏡級。該第1 和第2級是形成一串聯連接（cascade connection)。不像 習知之串聯連接電流鏡架構，該電晶體P100，P102， 和P108之共同閘極（conlmon gate)是連接到該電晶體 P106之漏極。類似地，該電晶體ρι〇4，P106，和P110 之共同閘極並不是直接連接到該電晶體P106之漏極， 反之’是經由電阻R100而連接到該電晶體P106之漏 極。該電晶體對 Ρ1〇〇/Ρ1〇2，P104/P106，和 P108/P110 之漏極到源極的連接是造成該電晶體之閘極會幾乎維持 在一臨界值電壓，該臨界值電壓是低於它們的各別漏 -7- 本紙張尺度適用中國國家標^ { CNS ) Λ4k格「2WX2HW) (計九閱讀背而之注意亊項iLJ寫本页)
*1T 經淌部中央標苹局另工消费合作社印製 410346 a? B7 ....... "1 1 .. _ — 五、發明説明U ) 極。貝|J，電晶體 P100，P102，P104，P106，P108，和 P110會在較低供應電壓達到飽和，而允許該參考級102 在較低供應電壓動作β 電晶體Ν100和Ν102亦會形成一電流鏡。該電晶 體Ν100和Ν102之共同閘極是以習知架構方式來與該 電晶體Ν100之漏極耦合。 該由參考級102所構成之裝置是形成3條電流引 線。該第1引線112是包含：該電晶體Ρ100，Ρ104， Ν100之源極一漏極路徑，和該電晶體Ql〇〇之射極一集 極路徑。該第2引線1Η是包含：該電晶體Ρ102， Ρ106，Ν102之源極一漏極路徑，和該電晶體Q102之 射極一集極路徑。該第3引線116是包含：該電晶體 Ρ108，Ρ110之源極一漏極路徑，和該電晶體Q104之射 極一集極路徑。如上述般，該電晶體Ρ100，Ρ102， Ρ104，Ρ106，Ρ108，和Ρ110之尺寸是相同的，所以在 該3條引線112，114和116之每一條引線的電流量亦 是相同。 電晶體Q100和Q104是具有相同尺寸。呈相照 地，是使8個並聯之雙極電晶體來產生電晶體Ql〇2， 每一雙極電晶體是電晶體Q100和Q104之尺寸。該電 阻值R102和電晶體尺寸之差異會造成該界於電晶體 Q102和Q100之VBE差異’’並且建立流經每一條引線 (112，114，和116)之電流，電阻值R104，和該電晶體 -8- 本紙張尺度適用中國國家橾率{ CNS } Λ4规抬(210 X ) (諳先閫讀背面之iif項！0¾本頁) .J - J — · •裝. -° 線 410346 Λ7 經濟部中央標率局男工消费合作社印製 B7____五、發明説明（7 ) Q104之VBE來決定在該輸出節點之電壓。 當電源最初施加到該電路100時，該第1和第2啟 動電路（104和106)允許該參考級102使該電源傾斜上 升。該圖示之第1啟動電路104是包含：P型MOS啟 動電晶體，P112和P114，是在該高電源Vcc和一啟動 節點118之間串聯。該電晶體P114之閘極是耦合到該 低電源Vss，而該電晶體P112之閘極是耦合到一供電 節點(power-up node) 120。2個P型MOS無效電晶體 (P-channel MOS disable transistors) P116 和 P118 在該供 電節點120和該供應電壓Vcc之間是呈串聯耦合。一充 電電容C102和第3P型MOS啟動電晶體P120是耦合 在該供電節點120和該供應電壓Vss之間p 當該裝置供電時，該在啟動器節點118之電壓是不 夠使電晶體N100和N102導通。所以，該參考級102 是無法提供一符合傾斜電源電M (ramping power supply voltoge)之參考電壓》當該電源傾斜上升時，該第1啟 動電路104是能夠提升該啟動器節點us，使該在啟動 器節點118之電壓超過一在電晶體N100和N102之源 極的臨界值電壓Vtn。在最初，該供電節點12〇是低電 壓’並導通電晶體P112和P114 ’來提升該啟動器節點 118。當該高電源電壓上升時，導通電晶體ρι 16和 P118 ’並使電容C102充電，而使電晶體p112關閉。 該在啟動器節點118之電位上升，會使電晶體p 1.2〇無 -9- 本紙張尺度適用中國國家標率（CNS ) Λ4ί)ί#, { 210χΤίΓ^ΓίΓ") ~ (請先閲讀背面之注意事項寫本I ) .士.f/ · $
'1T 線 410346 經满部中央標導局只工消费合作社印裝 A7 B7__'________ 五、發明説明（8 ) 效（disabling) 〇 該圖示之第2啟動電路106是包含：一互補金屬氧化物半導體（CMOS)啟動反相器’該啟動反相器造由P 型MOS電晶體P122和η型MOS電晶體N104所組 成。該電晶體Ρ122和Ν104之共同閘極，和該電晶體 Ν104之源極是耦合到該供應電壓Vss。該電晶體Ρ122 之源極是藉用一具有一 ‘‘二極體”架構之P型M0S電 晶體P124來與該供應電壓Vcc耦合。 該電晶體P124之源極是耦合到該供應電壓Vcc ’ 該電晶體之閘極和漏極是耦合到該電晶體P122之源 * , 極。該電晶體N104和P124之共同漏極是耦合到一無 效節點（disable node) 122。 一電容C104是耦合到該無效節點122和該電源 Vss之間。該無效節點122是能進一步作為CMOS無效 反相器之一個輸入，而該反相器是P型MOS電晶體 P126和η型MOS電晶體N106所構成。該電晶體P126 和Ν106之共同閘極是耦合到該無效節點122。該電晶 體Ν106之源極是耦合到電源電壓Vss，而該電晶體 P126之源極是耦合到電源電壓Vcc。該電晶體P126和 N106之共同漏極是搞合到一控制節點（control node) 124。一回授P通道型MOS電晶體P128 (feedback P-channel MOS transistor)是具有一耦合到該控制節點124 之閉極，一輕合到該電源Vcc之源極，和一能回授到該 -10- 本紙張尺度適用中國國家摞準（CNS ) 格（210X297公处） (#先間讀背而之iif項 .寫本頁) -裝·
、1T 線 410346 Λ7 B7 五、發明説明（9 經濟部中央標準局员工消贽合作社印狀 無效節點 122之漏極。一下拉電晶體（pull-down transistor) N108和電容Cl θό亦是柄合到該控制節點 124 ^電晶體Ν108是具有：一閘極，是耦合到該控制 節點124 ^ —源極，是輕合到該電源電壓Vss ;和一漏 極，是耦合到在該參考級102内之電晶體P100和P102 (亦是電晶體P106之漏極）之共同閘極。電容C106 是耦合到該控制節點124和該電源電壓Vcc之間。 該第2啟動電路106是表現一與該第1啟動電路 104類似之功能。當電源最初施加到該電路100時，會 藉著該2啟動電路106來導通在該參考級102内之電晶 體P100和P102，以便迅速建立一參考電壓。在電晶體 N100和N102之情況時，當該電源上升到一可預期之電 壓，在它們的閘極超過一低於它們的各別源極之臨界值 電壓（Vtp)之前，電晶體P100和P102在最初是不會動 作。在該電路100供電時，該第2啟動電路1〇6幫助提 升該電晶體P100和P102之閘極到該較低電壓。 在最初，電容C104是放電，而該無效節點122是 低電壓。藉著該無效節點122是低電壓，當該電源電壓 上升時來導通該電晶體P126。這造成控制節點124隨 著電源上升，並導通電晶體N108。當電晶體N108導通 時，它使該電晶體P100和P102之共同閘極放電到該供 應電壓Vss。當電源傾斜上升（ramp-up)時，該配.置 (arrangement)維持該電晶體P100和P102之共同閘極在 -11- 請 先 間 面 之 注 項 I裝 頁 訂 線 編 410346 at B7 五、發明説明（i〇 ) 至少一低於它們之各別源極的臨界值電壓（Vtp)。該在 控制節點124之上升電壓和該在無效節點122之低電壓 維持回授電晶體P128在關閉狀態。 當該正電源Vcc持績上升時，會導通二極體連接電 晶體124，並供應一正供應電壓到該CMOS反相器，該 CMOS反相器是由電晶體P122和N104所形成。因為 該電晶體P122和N104共同閘極是連接到供應電壓 .Vss，電晶體P122會導通，並且開始使該電容C104充 電，該電容C104是耦合到該無效節點122。當在無效 節點122之電位上升時，會關閉電晶體P126，並開始 導通電晶體N106。 藉著電晶體N106之導通，電容C106開始放電， 且該控制節點124是對該供應電壓Vss放電。當在控制 節點124之電位下降，電晶體N108會關閉，而電晶體 P128會導通。電晶體P128在該低電源電壓會閂住該電 晶體N108之閘極。 已經說明一習知之帶隙參考電路100，和其動作， 現在就討論一些與該電路100有關之缺點。
當該揭露之帶隙參考電路100能以固定電源來供應 穩定之參考電壓，該由電路所提供之參考電壓能隨著在 該電源線上之雜訊而改變。當較高之記憶體裝置運作速 度，和增加之輸入/輸出（I/O)位元寬度，會在電源線上 造成更多雜訊時，這將變成一個逐漸重要之問題D -12- 本紙張尺度適用中國國家標隼（CNS ) 说枯{ 210X2^7*# ) 計先間讀背而之注意事項本頁 裝* 、v6 線 經濟部中央標率局負工消费合作社印裝 經滴部中央標卑局只工消贽合作社印裝 410346 A7 B7 五、發明説明（η ) 現在參考圖2，是圖示一系列之圖形，該圖形是說 明該帶隙參考電路1〇〇之所選定節點和裝置對在電源電 壓之響應變化量，諸如由雜訊所產生者。 波形Vcc是說明一隨著週期改變之供應電壓。波形 120是說明該在節點120之電位。波形118是說明該在 節點118之電位。波形Vref是表示該在輸出節點1〇8 之電位、該波形IPU2是表示該流經電阻pin之電 流。 電晶體P114是具有一耦合到該供應電壓Vss之閘 極，並且是依舊持續著。當該Vcc電壓上升（例如由於 雜訊）時，電晶體PI Η會提升電晶體P112之源極並加 上該Vcc電壓。當該電晶體P112之源極的電壓上升 時，該閘極一到一源極之電壓大小會上升，並且電晶體 P112開始導通。該動作是由圖2之電流波形IP112來 說明。 藉著電晶體P112之導通，該啟動器節點118之電 位會上升。就如圖1所示，該啟動器節點118是耦合到 該電晶體N100和N102之共同閘極。接著，這將使該P 型電晶體P104，P106，和P110之閘極電位降低β以此 方式，在該輸出節點108之Vref電壓會增加。要注意 到電晶體P112是具有一類似整流器之響應(rectifier-like response)，當雜訊使該電源電壓Vcc上升時會導通電晶 體P112，並且當該Vcc電位再次下降時是會關閉電晶 -13- 本紙張尺度適用中國國家標準（CNS ) Λ4说枱（210X29^>jTT~ (請先閱讀背面之注f項〇寫本莨 裝. ,tr 經濟部中央標準局貝工消f合作社印$i 410346 at Β7 五、發明説明（〗2 ) 體 Ρ112 。 在供電節點120亦是會反應該雜訊電位之變化量。 當在該電晶體Ρ104，Ρ106，和Ρ110之共同閘極電位下 降時，並且該Vcc電壓上升，該電晶體Ρ116和Ρ118之 傳導率（conductivity)會增加，而且該供電節點120之電 位會上升。 則，在該帶隙參考電路100之正電源的雜訊會造成 該Vref電位之增加，並且降低該電路100之有效性。 在圖1之帶隙電路1〇〇的低電源電壓Vss變化量， 亦能夠導致該參考電壓之改變。現在參考圖3，其圖示 一波形，該波形是說明一在該低壓電源Vss之瞬間下 降。在一 120奈秒(nanosecond)週期，於5和15奈秒之 間會產生如圖所示之瞬間下降。在圖4之圖表是圖示該 帶隙電路100之各種大小的瞬間下降和電源電壓之合成 效果(resulting effect)。在圖3所示之波形的週期重覆之 後，該Vref最後電壓表示該Vref電壓位準。 所以有需要提供一種不易受該電源電壓雜訊影響的 帶隙參考電路。 〔發明總結〕 依照該較佳實施例，在一高電源電壓和一低電源電 壓之間是連接一帶隙參考電路。該帶隙參考電路進一步 包含：能取得外部高和低電源電壓之濾波器電路。該濾 波器電路能降低在該帶隙參考電路之電源節點的雜訊 -14- 本紙張尺度適用中國國家標隼（CNS ) Λ4規格（210X29?公处） (邻先閱讀背而之注意事項ζ寫本頁) .裝. 訂 線 410346 A7 經漓部中央標苹局貝工消费合作社印奴 B7五、發明説明（I3 ) 量，並藉此降低與該雜訊量有關之不利效應（adverse effects) 0 依照該較佳實施例之一特徵，當該帶隙參考電路供 電時，該帶隙參考電路包含：一第1供電電路，該電路 能增加該偏壓電壓（bias voltage)到該帶隙參考電路内之 η型絕緣閘極場效應電晶體（IGFETs)的閘極。該第1供 電電路是耦合在該已滤波之高和低電源電壓之間。 依照該較佳實施例之另一特徵，當該帶隙參考電路 供電時，該帶隙參考電路包含：一第2供電電，該電路 能使該帶隙參考電路内之P通道型絕綠閘極場效應電晶 體(IGFETs)的閘極降低該偏壓電壓。該第2供電電路亦 是耦合在該已濾波之高和低電源電壓之間。 依照該較佳實施例之又一特徵，在一互補金屬氧化 物半導體（CMOS)積體電路上是包含該帶隙參考電路， 而且該濾波器是設計來降低尖訊號和瞬間下降（spikes and dips)，.而該尖訊號和瞬間下降是由在該積體電路之 CMOS電路的開關（switching)所產生。 依照該較佳實施例之再一特徵，當該帶隙參考電路 之濾波器是第1階電阻一電容濾波器（first order resistor-capacitor filters) 0 〔附圖簡述〕 圖1是一示意圖，其說明一習知之帶隙參考電路。 圖2是一時序圖（timing diagram)，其說明圖1所示 -15- (請先間讀背面之注意事項-rv. •裝— :寫本萸) 、-fl 線 本紙張尺度適用中國國家標準（CNS ) Λ4坭梠（2丨0X297公祐） 4103^6 a7 Η 7 五、發明説明（Μ ) 之帶隙參考電路的高電源電壓變化量效應。 圖3是一時序圖，其說明圖1所示之帶隙參考電路 的低電源電壓變化量之例子。 圖4是一表，其說明圖1所示之帶隙參考電路的參 考電壓之低電源電壓變化量效應。 圖5是一示意圖，其說明一較佳實施例。 圖6是一時序圖，其說明該較佳實施例對高電源電 壓的變化量響應。 圖7是一時序圖，其說明該較佳實施例對底電源電 壓的變化量響應。 〔較佳實施例之詳細說明〕 現在參考圖5，其圖示一較佳實施例之電路圖。該 較佳實施例係一帶隙參考電路，並且用一般參考號碼來 指定其為500。該圖示之較佳實施例500是包含：許多 與圖1所示之習知帶隙參考電路100相同之電路零件。 在那種程度，是藉著相同之參考號碼來參考如圖5所示 之電路零件，但是第1個數字是“5”來代替“1” 。 例如，該習知電路100是包含：一第1引線112，其包 '含該P型金屬氧化物半導體(MOS)電晶體P100和P104 之源極一漏極路徑，該η型電晶體N100之源極一漏極 路徑，和該ΡηΡ雙極電極體Q100之射極一集極路徑。 該較佳實施例500是具有一對應之第1引線512，其包 含：該Ρ通道型金屬氧化物半導體（MOS)電晶體Ρ500 -16- 本紙張尺度適用中國國家標準（CNS ) ΛΜ兄格（2 ] 0 X 2们公^ ) 經滴部中央標苹局只工消费合作社印製 410346 Λ7 H7 _____ 五、發明説明（is ) 和P5 04和η通道型電晶體N500之源極一漏極路徑， 和該ΡηΡ雙極電晶體Q500之射極一集極路徑。 該較佳實施例500包含一參考級502，其具有與該 習知電路100之參考級102相同的一般架構。電晶體 Ρ500，Ρ502，Ρ504，Ρ506，Ρ508，Ρ510，Ν500，和 Ν502是形成電流鏡，該電流鏡在一第1引線512，第 2引線514，和第3引線516，是設定成相同電流。該 由雙極電晶體Q500和Q502和電阻R502結合之電流鏡 是建立該電流值。該所建立之電流是流經電阻R504， 以便在輸出節點510產生一參考電壓Vref，並且跨越電 容 C500。 該較佳實施例500亦包含一第1啟動電路504和一 第2啟動電路506。該第1啟動電路504是具有與該較 佳實施例100之第1啟動電路104相同之一般架構。在 最初，當電源首先施加到該較佳實施例500,供電節點 520是低電壓。藉著低電壓之供電節點520，當該裝置 是供電時，啟動電晶體P514和P512會提升啟動節點 518。當該正電源增加時，電晶體P516和P518開始導 通，使電容C502充電，該電容C502接著關閉電晶體 P512。該啟動節點518能視為該參考級502之一個偏壓 節點，在當該節點電位影響該構成電流裝置之動作時。 則，當首先該裝置供電時，該啟動電路504在最初是施 加一啟動電壓（Vccf)到該偏壓節點，在當該啟動節點 -17- 本紙張尺度適用中國國家標準（CNS ) Λ4见梢（2[OX297公玷） (讀先閱讀背而之注意事項本頁) .. 訂 Λ- 線 經濟部中央標隼局只工消坨合作社印製 410346 A7 _— B7________________ 五、發明説明（16 ) 518跟踪該電路500之高供應電壓上升時。隨後’該啟 動電路施加一偏壓電壓到該偏壓節點。該偏壓電麼是由 下列情況所造成之電壓：當該第1啟動電路無效時’並 且將一全值已濾波之電源電壓（Vccf)施加到該較佳實施 例 500。 該第2啟動電路506是具有與該第2啟動電路106 相同之一般架構。在最初，是使無效節點522放電’並 且當該裝置在最初供電時，是會導通電晶體P526。這 會提升在控制節點524之電壓，而導通電晶體Ν508 ° 當該電源電增加時，會使電晶體Ρ522動作，旅且經由 電晶體Ρ524來使控制節點524(和電容C504)充電。接 著關閉電晶體P526，並且導通電晶體N506，來使電晶 體N508失效。接著，對該第1啟動電路以一類似方 式，並且亦將該電晶體P500和P502之共同閛極視為該 參考級502之一個第2偏壓節點。 不像該習知之帶隙參考電路100，該電路是耦合在 該高電源電壓Vcc和低電源電壓Vss之間，而該較佳實 施例500是耦合在一高濾波器節點526和一低濾波器節 點528之間。藉著一第1濾波器530而在該高濾波器節 點526提供一已濾波之高電壓Vccfe該第1濾波器530 是包含：一輸入節點（input node)532，是能取得該高電 源電壓Vcc ; —電阻R5〇6，是耦合在該輸入節532和 該高濾波器節點526之間；和一第1濾波電容C508， -18- ^紙張尺度適用中國國家槺率{ CNS ) A4WL掐（210X297公玷） (讀先閱讀背而之注意事項本頁 -等
*aT 經濟部中央標準扃工消资合作社印聚 _34β Λ7 ___ Η 7 ___.__ 五、發明説明（17 ) 是耦合在該高濾波器節點526和該基材508之間。 藉著一第2濾波器534而在該低濾波器節點528上 提供一已濾波之低壓Vssf。該第2濾波器534是包含： —輸入節點536，是能取得該低電源電壓Vss ; —電阻 R508，是耦合在該輸入節536和該低濾波器節點528之 間；和一電容C510，是耦合在該低濾波器節點和該基 材508之間。 該第1和第2濾波器（530和534)藉著降低該不須 要之電壓尖訊號和電壓瞬間下降的大小來降低該帶隙參 電路500對該電源電壓（Vcc和Vss)之雜訊靈敏度。該 較佳實施例所圖示之第1和第2濾波器（530和534)是 第1階電阻一電容RC濾波器。又了解到亦是能使用其 它型式之濾波器。 在該較佳實施例，該第1和第2濾波器（530和534) 之電容（C508和C510)值和電阻(R506和R508)值是相 同。該電阻是選定為5K歐姆（ohms)，而該電容是選定 為8.25微微法拉（picofarads)。這會產生一 41.25奈秒之 時間常數(time constant)，並且降低由CMOS裝置之開 關（switching)所產生之標準電壓尖療訊號和電壓瞬間下 降。該第1和第2濾波器（530和534)是位於遠離基材 接點或是其它是基材雜訊來源之電路。再者，該第1和 第2濾波器（530和534)是位於遠離該電路500之其他 部分。 -19- I—I ΙΙ·Ι I ·ι I I I I . i II · I _ 一 . *·_ 一‘《 1·^·· 本紙張尺度適用中國國家#準（CNS ) A4C梠（210X29·?'»轱） (#先間讀背面之注意事項^ΐ?5本页) .裝-
.11T 線 經满部中央標隼局貝工消费合作社印製 410346 、.' A7 ________ ΙΠ — 五、發明説明（〗8 ) 在該較佳實施例500，該第1和第2濾波器（530和 534)之電阻(R506和R508)是藉著一 p型基材擴散n型 雜質來構成。該第1和第2濾波器（530和534)之電容 (C508和C510)是藉著在一 Ρ型基材擴散η塑雜質而形 成一極板來構成者。從用於形成較佳實施例500之 MOS電晶體的相同二氧化矽閘極電介質來形成該電容 電介質（dielectric)。使用形成該MOS電晶體之相同傳導 閘極材料來形成其他極板。該由η型雜質之擴散來形成 之電極板是搞合到該基材。藉著在一 n#(n-well)擴散ρ 型雜質，而該n#是形成在該P型基材，來形成該較隹 實施例500之其他電阻(R500，R502，和R504)。又能 了解到其他之實施例亦是包含由電晶所形成之電阻元件 (resistive elements)。 在圖6和7是說明該較佳實施例5〇〇對電源電壓之 變化量響應，諸如這些由雜訊所構成者β圖6是說明該 較佳實施例500對該高電源電壓Vcc之變化量響應。談 標明為“Vcc”之波形是說明一 3.3伏特之正供應電 壓，該電壓是隨著正或是負200毫伏(mV)來變動。該標 明為“Vccf’之說明在該第1濾波器節點526之合成之 第1已濾波電壓。如圖6所示’該1濾波器53〇減少該 Vcc電壓之變化量’而造成一在3.3伏特，正或是負12 毫伏之Vccf電壓。 在圖6，該波形Vref所示之合成參考電壓的大 20_ 本紙張尺度適用中國國家標隼（CNS ) 规格(210X297^^'*)~—— (邻先間讀背而之注意事項Λ本頁> -裝_ 線 經漪部中央標唪局頁工消资合作社印聚 Λ7 Η 7 五、發明説明（19) 小是不會上升，就如同在該習知電路100之情況。取而 代之者’是該Vref電壓集中（center)在i.27v〇its周園， 正或是負3mV。當該低電源電壓Vss是維持在零伏特 (Zero volts) ’該圖示之第2濾波器節點528電壓是在〇 伏特周圍以下或是負3毫伏來變動，則，使用該濾波器 是可降低該高電源電壓之變化量的不利效應。 圖7是說明該較佳實施例500對該低電源電壓Vss 之變化量響應。該圖示之標明“Vss”波形是在零伏特 位準周圍隨著200毫伏來變動。該在第2濾波器節點 528之電壓，如波形“Vssf，所示，是說明在該變動之 高電源電壓該第2濾波器534之濾波效應（fUtering effect)。因為第2濾波器之效應，該Vssf波形是在零伏 特位準周圍隨著正或是負7.5mV來變動。 在圖7 ’其圖示該較佳實施例500之輸出波形. “Vref” ’是中在127v〇lts周圍，並隨著正或是負 2-5mV來變動。這是與圖4之習知響應相對比，其會造 成Vref值低於所須之1.27volts位準。同時，在圖7情 況之高電源電壓是維持在3_3volts。該第1濾波器節點 526之電塵’如波形yccf所示，是在3.3volts周圍隨著 正或是負3mV而變動。 另一種使該較佳實施例500形成概念是將該參考級 502視為一帶隙電路，亦就是第1和第2啟動電路(504 和506)施加啟動偏壓電壓（start-up bias voltage)之處。 -21- ^紙張尺度適用中國國家標準（CNS ) ( 2】0X了们公^ ) ----------裝II i\ f諸先閱讀背面之注ϊ^本頁} 、-口 線 4103^6 λ7 Β7 五、發明説明（2〇 ) 如上所述般，雖然已經詳細說明本發明，但要了解到各 種改變，替代，和變更是沒有脫離本發明之精神和範 圍，就如同下列之申請專利範圍所定義者。 (郐先間讀背面之注意事項严V寫本頁) T _
、1T 線 經濟部中央標隼局貝工消費合作社印製 -22- 本纸張尺度適用中國國家標隼（CNS ) Λ4现柏（210X207^^ )