JPH03289568A - 電圧検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［０００１３

【産業上の利用分野］ 本発明は集積回路に関するものであり、更に詳細には電
源電圧を検出するための電圧検出装置に関するものであ
る。 ［０００２］ 【従来の技術】 集積回路において、集積回路へ外部から供給される電源
電圧レベルを検出するための回路が集積回路の中に含ん
でいることは便利である。そのような検出回路の一つの
用途としては、電源端子における過電圧（ｏｖｅ　ｒ　
ｖｏ　ｌ　ｔ　ａ　ｇｅ）状態を検出することが含まれ
る。そのような過電圧検出は、過電圧状態によって集積
回路の特定の部分が損傷を受けるような場合に特に有用
である。例えば、ダイナミックランダムアクセスメモリ
（ｄＲＡＭ）において、記憶セルは金属・酸化物・半導
体（ＭＯＳ）コンデンサによって構成されている。チッ
プの小さな表面領域中に非常に多量の電荷を蓄えるため
に、このコンデンサの誘電体の厚さは、できる限り薄く
、例えば１６ＭビットｄＲＡＭのような高密度ｄＲＡＭ
に対しては１０ｎｍ単位の程度に作られる。そのような
薄いコンデンサ誘電体に印加される電位は、もちろん、
装置への過剰な電圧が印加されることによって、コンデ
ンサ誘電体の完全性が損なわれることのないように制限
されなければならない。従って、先に述べた電源電圧検
出回路は、ある一定の値よりも大きい電源電圧によって
損傷を受は易い回路部分を停止させるために使用するこ
とができる。あるいは、集積回路と同じチップ上に低い
電圧をかけておき、過電圧状態時には、替わりにその低
い電圧をチップの敏感な部分へ供給するようにすること
もできる。 ［０００３］ そのような検出回路は、また、電源投入状態の検出のた
めにも使用することができ、その検出回路の出力を用い
て、電源電圧が十分な電圧値に達した後に、集積回路上
のその他の回路を起動させるようにすることもできる。 電源投入過程の特定の時点に達するまで、そのような他
の回路を起動させないようにすることによって、集積回
路は電源投入時に発生する準安定状態を回避することが
できる。 ［０００４］ 過電圧を検出するためのそのような回路の別の用途は、
特殊なモードあるいは機能が始まるか、または実行され
る時を検出することである。例えば、参考のために引用
するマツクアダムス（Ｍ　ｃ　Ａ　ｄ　ａ　ｍ　ｓ　）
によって、米国雑誌Ｊ、５ｏｌＳｔａｔｅ　　Ｃ１ｒｃ
、の第５Ｃ−２１巻、第５号（１９８６年１０月、米国
ＩＥＥＥ学会発行）の第６３５−６４２頁に発表された
論文［試、験用設計機能を備えたＩＭビットＣＭＯＳダ
イナミックＲＡＭ（Ａ　　１−Ｍｂｉｔ　　ＣＭＯ３Ｄ
ｙｎａｍｉｃ　　ＲＡＭ　　Ｗｉｔｈ　　Ｄｅｓｉｇｎ
−ｆｏｒ−Ｔｅｓｔ　　Ｆｕｎｃｔｉｏｎｓ）ｊに述べ
られているように、入力ピン（クロックまたは番地入力
ピンのような）における過電圧状態の検出は、ダイナミ
ックＲＡＭ回路の試験モードを選択するために用いるこ
とができる。そのような場合には、集積回路は入力ピン
における過電圧状態に応答して特定の機能モードへ入る
。 ［０００５］ 電源投入または過電圧状態を決定するために電源電圧を
基準値と比較するような簡単な比較器回路をもちろん用
いてよい。しかし、電源電圧の正へ向かう過程と負へ向
かう過程とで単一の動作点を用いたとすると、動作点電
圧付近での、例えば、雑音や電源リップル等による電源
電圧値の小さな変動によって、検出回路の出力が発振す
ることになる。従って、この電源電圧検出回路はヒステ
リシスを持った伝達特性を有するものであることが望ま
しく、このことによって単一の動作点付近での電源電圧
の小さな変動は、検出回路の発振を引き起こすことはな
い［０００６］ そのような回路へのヒステリシスの導入は、シュミット
トリガ回路のような従来の回路を用いて行うことができ
る。シュミットトリガ回路を含み、電源電圧が特定のレ
ベルに達したことに応答してリセットパルスを供給する
ための回路例は参考のために引用するテキサスインスツ
ルメンツ社に譲渡された１９８７年１２月２９日付けの
米国特許第４，７１６，３２２号に述べられている。し
かし、そのような回路の動作点は、一般的にトランジス
タの寸法（すなわち、ＭＯＳ　ＦＥＴの幅／長さの比）
と、検出回路中の特定のトランジスタ対およびグループ
内での寸法比とに依存する。最近のＭＯ３）ランジスタ
の幅／長さの比は、ゲート電極のパターン加工およびエ
ッチされた寸法に大きく依存するため、そのような回路
のヒステリシスおよび動作は、ウェーハ製造工場のフォ
トリソグラフィ製造能力に大きく依存することになる。 更に指摘して置くべきことは、ＭＯ３）ランジスタのゲ
ート電極は、一般的にその装置中での最も小さい特性値
寸法であるために、ゲート電極のパターン加工とエツチ
ングはしばしば製造プロセスの限界に近い技術であると
いうことである。従って、トランジスタの幅／長さの相
対比に依存する回路は、最も制御の困難な製造技術部分
に大きく依存することになる。 ［０００７］ 本発明の目的は、伝達特性にヒステリシスを持った電圧
検出装置を得ることである。 本発明の別の目的は、回路中のトランジスタ寸法とトラ
ンジスタの相対的寸法に大きく依存することのない動作
点を持った電圧検出装置を得ることである。 本発明のその他の目的および本発明の特長は、以下の図
面を参照した詳細な説明から当業者には明らかとなるで
あろう。 ［０００８］ 本発明は複数個の負荷装置として、例えば、ダイオード
接続されたトランジスタの導通経路が電源点と駆動トラ
ンジスタとの間につながれた形の電圧検出装置に適用さ
れる。駆動トランジスタのゲートは基準電圧へつながれ
る。負荷トランジスタのしきい値の総和は、駆動トラン
ジスタの出力点を駆動するために、電源点が到達すべき
電圧値を基準電圧以上に設定するために使用される。負
荷装置の一つまたは複数個の両端間には帰還トランジス
タが接続され、そのゲートが駆動トランジスタの出力点
へつながれており、電源点が望みの動作点以上になった
時に応答して帰還トランジスタが導通するようになって
いる。帰還トランジスタが導通状態にある時は、一つま
たは複数個の負荷装置が短絡されて、負荷装置の直列連
結が等制約により短くなるようになっている。電源点の
電圧は、その時、駆動トランジスタをターンオフさせる
ために元の動作点以下に落ちなければならずこの回路の
伝達特性にヒステリシスを生ずる。 ［０００９］

【実施例】

ここで第１図を参照しながら、本発明の最適な実施例に
従った電源の電圧検出装置の構成について詳細に説明す
る。第１図の回路は、端子ｖＥＸＴを持ち、そこにおい
て検出すべき電圧を受ける。端子■ＲＥＦは、端子■Ｅ
Ｘ１の電圧を測定する基準となる電圧を受ける。端子ｖ
ＲＥＦの基準電圧は従来のバンドギャップ電圧基準回路
のような基準電圧発生回路によって作られる。 ［００１０１ 端子ｖＥＸＴは、供給電圧が特定の値を越えたかを決定
するために、第１図の回路によって比較されるべき供給
電圧を受ける端子に対応する。以下に述べる実施例に°
おいては、端子ｖＥＸＴは外部から供給される電源電圧
を受けるための電源端子に対応し、従って以下の説明に
おいて、端子ｖＥＸ、は電源電圧を受けるものとして扱
っている。しかし、第１図の回路は、例えば、クロック
ピンや番地ピンのような集積回路の他の端子における過
電圧状態を決定するために用いることもできることを指
摘しておく。上に述べたように、そのような入力ピンに
おける過電圧状態は、試験モード等の特定の機能または
機能モードを励起するために用いることができる。第１
図の回路の別の利用も、以下に述べるように本発明の特
徴を得るものである。 ［００１１］ 端子ＶＥＸＴが電源電圧を受ける場合には、基準電圧発
生回路も同様に、端子ＶＥＸＴで受ける電源電圧によっ
て電力が供給され、従って、第１図の回路は、同様に特
定の値以上（第２図に示された伝達特性に見られるよう
に）の電圧■。Ｘ、の範囲内で動作できることを指摘し
ておく。従って、検出回路中の論理が動作し得るように
、端子■　　の基準電圧（端子■い、の電圧が過電圧状
態に達するためＥＦ に越えねばならない）が十分大きいものであり得るため
に、第１図の回路は特に外部から供給される電源電圧の
過電圧状態を検出するものとして適用できる。しかし、
バンドギャップ基準回路のような従来の基準電圧発生回
路は、当業者には良く知られているように、低い電源バ
イアス電圧で安定した基準電圧を作り出すことができる
ので、第１図の回路は電源投入の時の検出のためにも同
様に用いることができる。 ［００１２］ 端子ＶＥＸＴはｐチャネルトランジスタ１０のソースと
基板点へつながれている。ｐチャネルトランジスタ１０
は、そのゲートがそのドレインにつながれているもので
ある。ｐチャネルトランジスタ１２，１４．１６が直列
につながれたものが、ｐチャネルトラジスタ１０と直列
につながれている。これらはすべて同じように構成され
ている（すなわち、おのおの基板点がそのソースへつな
がれ、またそのゲートがそのドレインへつながれている
）。第１図に示された構成、すなわちトランジスタ１０
，１２，１４．１６の基板点が、それらのソースへつな
がれていることは、そのような構成がトランジスタに対
して一定のしきい値電圧を生み出すので、本実施例では
望ましい。トランジスタ１０，１２，１４．１６の基板
点は、また別の電圧、例えば、端子ｖＥＸＴの電圧によ
ってバイアスされてもよいことを指摘しておく。しかし
、人体効果によって、そのように接続すれば、トランジ
スタ１０，１２，１４．１６のしきい値電圧は、端子Ｖ
ＥＸＴの電圧と共に変化することになる。 ［００１３］ こうして、ｐチャネルトランジスタ１０，１２，１４．
１６は、トライオード（ｔｒｉｏｄｅ）領域で動作し、
ダイオードの電流−電圧特性に似た電流−電圧特性を持
つトランジスタ直列接続を形成し、そして、はぼトラン
ジスタのしきい値電圧に等しい両端電圧降下を示す（以
下、ｖｔｐと呼ぶ）。従って、第１図のトランジスタ１
０，１２，１４．１６の接続を、統一的にＭＯＳ）ラン
ジスタのダイオード接続と呼ぶことにする。第１図の回
路で、最も上のトランジスタ１０のソースは、端子ＶＥ
ＸＴへつながれ、そのドレインはトランジスタ１２のソ
ースへつながれている。その他のトランジスタ１４．１
６も同様に、ドレインからソースへ接続され、トランジ
スタ１６のドレインとゲートは接続点１８へつながれて
いる。トランジスタ１０，１２，１４．１６の幅と長さ
（Ｗ／Ｌ）の比は同一であることが望ましく、非常に大
きいことが望ましい。例えば、１００の単位であること
が、第１図の回路の高速応答のために望ましい。もちろ
んトランジスタ１０．１２，１４．１６は、特別な応用
における電圧検出回路に対して要求される応答時間に依
存させるようにして、小型の寸法を用いてもよい。こう
して、トランジスタ１０，１２，１４．１６は、接続点
１８の電圧を、はぼ端子Ｖ。Ｘｌの電圧よりも、トラン
ジスタ１０，１２，１４．１６のしきい値電圧の合計に
等しいだけ小さい値に設定する。 ［００１４］ もちろん、明らかなように、トランジスタは直列接続負
荷装置を形成するのに４個のトランジスタ１０，１２，
１４．１６よりも多いか、または少なくてもよく、負荷
装置の数は回路出力の発生の過程において端子ＶＲＥＦ
の電圧に係る電圧値に依存する。更に注目すべきことは
他の型の負荷装置、例えば、単純なｐ−ｎ接合ダイオー
ドを、ダイオード接続したトランジスタ１０，１２，１
４．１６の替わ°りに用いることもできるということで
ある。もちろん、ダイオードの型の選択は製造の容易さ
、その他の因子に依存する。 ［００１５］ 接続点１８はｐチャネル駆動トランジスタ２０のソース
へつながれている。トランジスタ１８のゲートは端子ｖ
ＲＥＦへつながれ、駆動トランジスタ１８のドレインは
ＣＭＯＳインバータを構成するトランジスタ２２ｐと２
２ｎのゲートへつながれている。ｐチャネルトランジス
タ２２ｐのソースは端子■ＲＥＦの電位へつながれ、ｎ
チャネルトランジスタ２２ｎのソースはアースへつなが
れ、トランジスタ２２ｐと２２ｎのドレインはＣＭＯＳ
インバータに関して従来性われているように互いにつな
がれている。トランジスタ２２ｎと２２ｐの相対的な寸
法は特定の回路応用に対して望ましいスイッチング特性
を持つように、例えば、ｐチャネルトランジスタとｎチ
ャネルトランジスタとの間の移動度の違いを考慮して、
トランジスタ２２ｐの幅対長さの比がトランジスタ２２
ｎの２倍に設定される。 しかし、トランジスタ２２ｎと２２ｐの相対的な寸法は
本発明を実施する上で特に重要ではない。 ［００１６］ トランジスタ２２ｎと２２ｐのドレインはＣＭＯＳイン
バータ２４の入力へつながれている。ＣＭＯＳインバー
タ２４はトランジスタ２２ｐと２２ｎによって構成され
たインバータと同じように構成されており、望ましくは
端子ＶＲＥＦの電圧によってバイアスされる。インバー
タ２４の出力は別のＣＭＯＳインバータを形成するトラ
ンジスタ２６ｐと２６ｎのゲートへつながれている。 ［００１７］ トランジスタ２６ｐと２６ｎで構成されたインバータに
おいて、トランジスタ２６ｐのソースは端子ｖＥＸＴの
電圧によってバイアスされ、トランジスタ２６ｎのソー
スはアースへつながれ、トランジスタ２６ｐと２６ｎの
ドレインは互いにつながれている。この実施例で、トラ
ンジスタ２６ｎの幅対長さの比はトランジスタ２６ｐの
幅対長さの比よりもずっと大きいことが望ましい。例え
ば、トランジスタ２６ｎは約１５のＷ／Ｌ比を持ち、他
方トランジスタ２６ｐのＷ／Ｌ比は４程度である。この
例でインバータ２４が端子ＶＲＥＦの電圧でバイアスさ
れ、−方、トランジスタ２６ｐのソースが端子ＶＥＸＴ
の電圧でバイアスされることからトランジスタ２６ｐを
相対的に小さくすることは、望ましい。ＶＥＸＴの電圧
が正方向への動作点を通過する時に、■　　の電圧がＶ
ＲＥＦにおける電圧を越えるＸＴ ので、トランジスタ２６ｐはそのソースの電圧の方がそ
のゲートの電圧よりも高くなり、この状態ではターンオ
フしないであろう。こうして、端子ＶＥＸＴにおける電
圧が正方向へ向かう動作点を越える時に、小型のトラン
ジスタ２６ｐは、トランジスタ２６ｎと２６ｐによって
構成されるインバータを通して直流電力の消費を減少さ
せる。 ［００１８］ トランジスタ２６ｎと２６ｐのドレインはインバータ２
８の入力へつながれ、インバータ２８は端子ＶＥＸＴの
電圧でバイアスされている。次に、インバータ２８の出
力はインバータ３０の入力へつながれ、インバータ３０
も端子ｖＥＸＴの電圧でバイアスされている。インバー
タ３０の出力はこの回路の出力となって、端子ＯＵＴを
駆動する。インバータ２８と３０はこの回路の出力のバ
ッファとじて働き、端子ＶＥＸＴの外部電圧が望みのし
きい値よりも大きいかどうかに応じて回路の論理出力を
設定する。この実施例では以下に述べるように、端子ｖ
ＥＸ１の電圧が、端子ｖＲＥＦの電圧よりも高い値を越
える電圧に応答して、端子ＯＵＴでは低レベルの論理信
号であることが望ましい。 ［００１９］ 本発明の実施例に従えば、トランジスタ１０，１２，１
４．１６の直列連結の帰還経路を有するｐチャネルトラ
ンジスタ３２が提供される。トランジスタ３２のソース
と基板点は直列連結の中のトランジスタの一つへ　この
場合はトランジスタ１４のソースへつながれる。トラン
ジスタ３２のドレインは連結の中の別のトランジスタへ
、この場合はトランジスタ１６のソースへつながれる。 トランジスタ３２のゲートは、端子ＶＥＸＴにおいて望
みのしきい値よりも高い電圧に応答してトランジスタ３
２が導通するように、出力バッファ連結の中の一点へつ
ながれる。この例では、トランジスタ３２のゲートはト
ランジスタ２６ｐと２６ｎのドレインへつながれている
。 ［００２０］ トランジスタ３２の目的は、端子ＶＥｘＴの電圧に応答
してトランジスタ１０゜１２．１４．１６直列連結の電
気的な長さを変化させることである。第１図の例では、
トランジスタ３２が導通した時には、トランジスタ１４
はトランジスタ３２によって短絡され、トランジスタ３
２がオフの時に電気的に直列につながれたトランジスタ
１０，１２，１４．１６の替わりに、端子ｖＥＸＴと接
続点１８との間には３つのトランジスタが電気的に直列
につながれることになる。もちろん、帰還トランジスタ
３２のソースからドレインへの経路は、以下に述べるよ
っに同じヒステリシス効果を得るために、これとは異な
るトランジスタ１０，１２，１４．１６の別の一つのト
ランジスタの両端間につながれてもよい。更に、もし伝
達特性中のヒステリシスループをより幅広いものとした
い場合には、帰還トランジスタ３２を連結の中のトラン
ジスタ１０，１２，１４．１６の一つ以上の両端間につ
なぐことでもよい。 ［００２１］ ｎチャネルトランジスタ２１のソース−ドレイン経路は
トランジスタ２０のドレインとアースとの間につながれ
ている。トランジスタ２１のゲートは端子ｖＲＥ、で示
された基準電圧を受ける。トランジスタ２１の目的は、
端子Ｖ。ｘｌの電圧が検出値よりも低い時に、トランジ
スタ２２ｐと２２ｎのゲートの接続点を完全に放電させ
ることを保証することである。第１図の回路で端子ＶＥ
ＸＴにおける過電圧状態（すなわち、指定された動作電
圧以上の電源電圧）を検出しようとする場合には、トラ
ンジスタ２０はオフ状態に留まり、トランジスタ２１は
導通し、トランジスタ２２ｎと２２ｐのゲートの論理状
態は定められた低レベルになる。 トランジスタ２０がオンの場合（すなわち、過電圧が検
出された場合）でも、トランジスタ２１のゲートはＶＲ
ＥＦの基準電圧にあることから、トランジスタ２１はオ
ンに留まるので、トランジスタ２１のＷ／Ｌ比はトラン
ジスタ２０のＷ／Ｌ比よりもずっと小さいことが望まし
い。最適な実施例において、トランジスタ２０のＷ／Ｌ
比は１００の単位であり、一方、トランジスタ２１のＷ
／Ｌ比は０゜０５程度である。トランジスタ２１の小さ
いＷ／Ｌ比は、端子ＶＥＸＴからトランジスタ１０，１
２，１４．１６を通ってアースへ流れる直流電流を最小
化する。 ［００２２］ ここで第１図の回路の動作について−、第２図の伝達特
性を参照しながら説明する。この説明の目的のために、
第２図の伝達特性は端子Ｖ　　の電圧がｖＡを持ＸＴ つところから始まる。その値は基準電圧発生器回路（第
１図には示されていない）に対して、値Ｖ　の電源電圧
に対して端子Ｖ　　をほぼ電圧値ＶＲＥＦに留まるＡ　
　　　　　　　　　　　　　　　　ＲＥＦような基準電
圧ｖＲＥＦを供給させるのに十分高い値である。 ［００２３］ トランジスタ２０は、そのドレインにおける電圧、すな
わち、接続点１８の電圧がゲートにおける電圧Ｖ　　　
をトランジスタ２０のしきい値電圧の値だけ超ＥＦ 遇するまでオフ状態に留まる。ｐチャネルトランジスタ
２０は望ましくはエンハンスメントモードのものである
ので、ｐチャネルトランジスタ２０のしきい値電圧の絶
対値を以下ｖｔ２ｏと呼ぶ。もちろん、回路に適切な変
更を行って、トランジスタ２０としてデプリーションモ
ードのものを用いることもできる。しかし、端子ＶＥＸ
Ｔと接続点１８との間には直列に４個のトランジスタ１
０，１２．１４１６がつながれているので、接続点１８
の電圧は、直列連結の中のトランジスタのしきい値電圧
分だけ、この場合は４ｖ　だけ端子ｖＥｘＴよりも小さ
い電圧にｐ 等しい。したがって、トランジスタ２０は端子ｖＥＸＴ
の電圧が次の値に達するまではターンオンしない。 ［００２４］

【数月 ■＋４Ｖｔｐ＋ｖｔ２゜ ＥＦ 端子ＶＥＸ１の電圧が第２図で値ＶＡにあるような場合
に、トランジスタ２０はオフ状態にあり、トランジスタ
２１は、トランジスタ２２ｎと２２ｐのゲートの電圧を
アースへ引き下げる。このことにより、トランジスタ２
２ｐのソースへのバイアスとなる電圧Ｖ　　　がインバ
ータ２４の入力へ与えられる。こうして、ＥＦ インバータ２４の出力は、アースへ駆動され、それによ
ってトランジスタ２６ｐがターンオンされ、トランジス
タ２６ｎがターンオフされる。そして、端子ｖＥＸＴの
電圧がトランジスタ３２のゲートへ与えられてオフ状態
に保持する。更に加えて、トランジスタ２６ｐと２６ｎ
のドレインの電圧がＶＥＸＴであることに応答するイン
バータ２８と３０の動作によって、端子ＶＥＸＴの電圧
が端子ＯＵＴに現れる。この実施例に従うと、これは高
論理レベルに対応し、第１図の回路が組み込まれた集積
回路の残りの部分に対して、端子ＶＥＸＴへ供給された
電源電圧が動作点以下であるということを示す。第２図
に示されたように、伝達特性の領域において、外部電源
電圧がインバータ３０をバイアスするので、端子ＯＵＴ
の電圧は端子ｖＥＸ１の電圧に追随する。 ［００２５］ 端子Ｖ　　における外部電源電圧が値ｖ　　′＋４Ｖｔ
ｐ＋ｖｔ２ｏに達すると、ＥＸＴ　　　　　　　　　　
　　　　　　　　ＲＥＦ接続点１８（トランジスタ２０
のソース）の電圧は十分高くなって、トランジスタ２０
はターンオンする。これにより、トランジスタ２２ｐと
２２ｎのゲートの電圧は値Ｖ　　　　＋４Ｖゆ＋ｖｔ２
ｏとなり、この実施例ではトランジスタ２２ｎＲＥＦ のしきい値電圧以上であるので、トランジスタ２２ｎと
２２ｐのドレインがトランジスタ２２ｎを通してアース
電位へ引き下げられる。これにより、インバータ２４の
出力は値Ｖ　　′　となり、これもトランジスタ２６ｎ
のしきい値電圧以上ＥＦ であるので、トランジスタ２６ｎが導通となり、トラン
ジスタ２６ｐは本質的に非導通となる。 ［００２６］ トランジスタ２６ｎがターンオンすることでインバータ
２８の入力は低レベルへ引き下げられ、それによってこ
の回路の端子ＯＵＴにおける出力は、第２図に示された
ように、インバータ３０を介して（インバータＶＯＬへ
）低レベルへ引き下げられる。端子ＯＵＴにおける低論
理レベルはこのように外部電源電圧がＶＲＥＦ　＋４Ｖ
ｔｐ＋■ｔ２ｏの過電圧動作点に達したことを伝え、そ
して端子ＯＵＴに応答する集積回路の残りの部分はこれ
に従って応答することになる。 ［００２７］ 更に、インバータ２４の出力によってトランジスタ２６
ｎが一旦ターンオンされると、トランジスタ３２のゲー
トはアースへ向かって引き下げられる。これによりｐチ
ャネルトランジスタ３２はターンオンし、直列ダイオー
ド連結の中のトランジスタ１４のソースとドレインは、
トランジスタ３２を介して互いに短絡される。このこと
で、トランジスタ１８をオンに保つために必要とされる
端子ｖＥＸＴの電圧は、トランジスタ３２によって短絡
されてしまったトランジスタのしきい値電圧分だけ小さ
くなる。この場合、トランジスタ３２によって一つのト
ランジスタ１４が短絡されたので、端子ＶＥＸＴがトラ
ンジスタ２０をオンに保ち、従って、端子ＯＵＴの電圧
を低論理レベルに保つことのできる電圧は次のようにな
る。 ［００２８］ 【数２】 ■＋３Ｖｔｐ＋ｖｔ２゜ ＥＦ 従って、端子Ｖ　　の電圧がＶ　　′＋４Ｖｔｐ＋ｖｔ
２ｏよりも高い値ＶＢから低ＥＸＴ　　　　　　　　Ｒ
ＥＦ Φ＋ｖｔ２ｏに落ちるまで低レベルに留まる。この時点
で、端子ＯＵＴの電圧は、再び第２図に示されたように
端子■。ＸＴの値に追随するようになる。 ［００２９］ 本発明の実施例に従った第１図の回路は、伝達特性にヒ
ステリシスを持たせた電源電圧検出回路である。このヒ
ステリシスは、動作点付近の供給電圧の小さな変動によ
り回路の出力において発振を引き起こす可能束を減少さ
せる。この発振がもし存在すれば、回路を特に電源投入
および過電圧検出に応用した場合に、第１図の回路が組
み込まれた集積回路チップの動作を不安定なものとして
しまう。 第１図と第２図に関して述べた回路において、端子ＶＥ
ＸＴへ供給される電源電圧の変動が発振を引き起こす可
能性が高いときは、ｖｔｐが一つ分（すなわち、０゜７
ｖ程度）の単位であるに違いない。 ［００３０１ 第１図の回路は、またヒステリシスが装置の寸法および
装置の寸法比に依存しない形で提供する。ヒステリシス
の量は、ｖＥＸＴが正方向へ向かう動作点レベルに達し
た時に、帰還トランジスタ３２が短絡するようにトラン
ジスタの数のしきい値電圧に依存する。当業者には良く
知られているように、トランジスタ１０゜１２．１４．
１６等のＭＯＳ）ランジスタのしきい値電圧は（１ミク
ロン以下といった非常に短いチャネル長のトランジスタ
を除いて）トランジスタのチャネル長にはそれほど強く
存在せず、そのかわり、ウェル（ｗｅｌｌ）中のドーピ
ングレベルと、しきい値調節イオン注入の線量（ｄｏｓ
ｅ）とに依存するが、これらはいずれも最近の技術にお
いては容易に制御できる。しかし、比較的長いチャネル
長のトランジスタにおいてさえ、トランジスタのＷ／Ｌ
比は、ゲートのパータン加工、およびエッチされた寸法
に強く依存し、それらはしばしば、最近の集積回路にお
いても、特定の製造プロセスによって達成し得る最小の
特性寸法に対応するものである。 ［００３１］ 本実施例において、トランジスタ１０，１２，１４．１
６に対する望ましいチャネル長さ２．０ミクロンの単位
である。ヒステリシスがトランジスタ１０，１２．１４
．１６のしきい値電圧によって定められ、また、そのよ
うなチャネル長を有するトランジスタのしきい値電圧が
ゲート電極の物理的な幅の変動にそれほど強く依存しな
いことから、第１図の回路のヒステリシスは、装置の寸
法および寸法比に依存した従来の回路にくらべてより制
御可能である。更に、伝達特性のヒステリシスの幅は、
第１図の回路の設計において、帰還トランジスタ３２に
よって短絡されるトランジスタの数を決定することで容
易に選択することができることを指摘しておく。 ［００３２］ 本発明は実施例に詳細に説明してきたが、この説明は一
例を示したものであり、制限する意図のものではないこ
とは理解されたい。更に、当業者にとっては本発明の実
施例の詳細に関する数多くの変更や、本発明の別の実施
例が可能であることは、本明細書を参照することによっ
て明かであることを理解されたい。また変形例としては
以下に限定するわけではないが、説明したものと異なる
伝導型のトランジスタを使用すること、ＣＭＯ３ではな
く単にｎチャネルトランジスタとｐチャネルトランジス
タを使用すること、帰還トランジスタとして（それのゲ
ートを鎖中の隣接するインバータへつながれた）ｎチャ
ネルトランジスタを使用することが含まれる。そのよう
な変更や付加的な実施例は、既に示した本発明の特許請
求の範囲に含まれるものと解釈されるべきである。 ［００３３］ 以上の説明に関して更に以下の項を開示する。 （１）電圧検出回路において、 端子と比較点との間に直列につながれた複数個の負荷装
置と、ゲートが基準電圧へつながれ、ソースからドレイ
ンへの経路が前記比較点と駆動点との間につながれた駆
動トランジスタとを備え、かつゲートが前記駆動点へつ
ながれ、ソースからドレインへの経路が負荷装置と並列
につながれた帰還トランジスタであって、前記帰還トラ
ンジスタが導通した時に前記ソースからドレインへの経
路と並列につながれた前記負荷装置は、前記帰還トラン
ジスタによって短絡されることを備えた電圧検出回路。 ［００３４］ （２）第１項の回路であって、前記負荷装置がダイオー
ドを含む電圧検出回路。 （３）第１項の回路であって、それぞれの前記負荷装置
は、ゲートがドレインへつながれＭＯＳ）ランジスタを
含む電圧検出回路。 ［００３５］ （４）第１項の回路であって、更に、 ソースからドレインへの経路が前記駆動点と共通電位と
の間につながれ、ゲートが前記基準電圧へつながれた放
電トランジスタを含む電圧検出回路。 （５）第４項の回路であって、前記放電トランジスタの
幅対長さの比が、前記駆動トランジスタのそれよりも本
質的に小さい電圧検出回路。 ［００３６］ （６）第１項の回路であって、更に、 入力が前記駆動点へつながれたバッファにおいて、前記
帰還トランジスタの前記ゲートが前記バッファによって
前記駆動点へつながれている電圧検出回路。 ［００３７］ （７）第１項の回路であって、更に、 出力バッファであって、それの入力が前記駆動節へなが
れ、出力を有する出力バッファであって、前記出力バッ
ファが前記端子の電圧によってバイアスされてなる電圧
検出回路。 ［００３８］ （８）第１項の回路であって、前記帰還トランジスタの
前記ソースからドレインへの経路が、複数個の負荷装置
と並列につながれている電圧検出回路。 （９）第１項の回路であって、前記帰還トランジスタが
、前記駆動トランジスタの導通に応答して導通する電圧
検出回路。 ［００３９］ （１０）電圧検出回路であって、 端子と比較点との間に直列につながれた複数個の負荷装
置と、ゲートが基準電圧へつながれ、ソースからドレイ
ンへの経路が前記比較点と駆動点との間につながれた第
１の伝導型の駆動トランジスタと、ソースからドレイン
への経路が負荷装置と並列につながれ、それのゲートを
、前記ソースからドレインへの経路が、前記端子の電圧
が第１の値を越えることに応答して導通するように、ゲ
ートが前記駆動点へつながれた帰還トランジスタとを含
む電圧検出回路。 ［００４０］ （１１）第１０項の回路であって、前記端子の電圧が前
記第１の値を越えることに応答して前記駆動トランジス
タが、ターンオンするようにする電圧検出回路。 （１２）第１１項の回路であって、前記端子の電圧が第
２の値以下に低下することに応答して前記駆動トランジ
スタが、ターンオフするようになっており、前記帰還ト
ランジスタが前記負荷装置を短絡するために、前記第２
の値が前記第１の値と異なっている電圧検出回路。 ［００４１］ （１３）第１２項の回路であって、前記帰還トランジス
タのソースからドレインへの経路が、複数個の負荷装置
と並列につながれている電圧検出回路。 （１４）第１０項の回路であって、前記帰還トランジス
タのソースからドレインへの経路が、複数個の負荷装置
と並列につながれている電圧検出回路。 （１５）第１０項の回路であって、それぞれの前記負荷
装置カミゲートをドレインにつないだＭＯＳ）ランジス
タを含んでいる電圧検出回路。 ［００４２］ （１６）第１０項の回路であって、それぞれの前記負荷
装置がダイオードを含んでいる電圧検出回路。 （１７）第１０項の回路であって、更にソースからドレ
インへの経路が前記駆動点と共通電位との間につながれ
、ゲートが前記基準電圧へつながれた放電トランジスタ
を含む電圧検出回路。 （１８）第１７項の回路であって、前記放電トランジス
タの幅対長さの比が、前記駆動トランジスタのそれより
も本質的に外かい電圧検出回路。

【図面の簡単な説明】

【図１】 本発明の実施例に基づいた模式的な電気回路図。

【図２】 本発明の実施例に基づいた伝達特性を示す図。

【符号の説明】

１０　　ｐチャネルトランジスタ １２　　ｐチャネルトランジスタ １４　　ｐチャネルトランジスタ １６　　ｐチャネルトランジスタ １８　接続点 ２０　　ｐチャネル駆動トランジスタ ２１　　ｎチャネル駆動トランジスタ ２２ｐ　　ｐチャネルトランジスタ ２２ｎ　　ｎチャネルトランジスタ ２４　　ＣＭＯＳインバータ ２６ｐ　　ｐチャネルトランジスタ ２６ｎ　　ｎチャネルトランジスタ ２８　インバータ ３０　インバータ ３２　　ｐチャネルトランジスタ

【書類芯】

【図１】 図面

【図２】

Claims (1)

【特許請求の範囲】
1. 【請求項１】電圧検出装置において、 端子と比較点との間に直列につながれた複数個の負荷装
   置と、ゲートが基準電圧へつながれ、ソースからドレイ
   ンへの経路が前記比較点と駆動点との間につながれた駆
   動トランジスタとを備え、かつ、ゲートが前記駆動点へ
   つながれ、ソースからドレインへの経路が負荷装置と並
   列につながれた帰還トランジスタであって、前記帰還ト
   ランジスタが導通した時に前記ソースからドレインへの
   経路と並列につながれた前記負荷装置は、前記帰還トラ
   ンジスタによって短絡されることを備えた電圧検出装置
   。