CN100593907C - 包括第一和第二信号发生器的加电复位电路及相关方法 - Google Patents

包括第一和第二信号发生器的加电复位电路及相关方法 Download PDF

Info

Publication number
CN100593907C
CN100593907C CN03154574A CN03154574A CN100593907C CN 100593907 C CN100593907 C CN 100593907C CN 03154574 A CN03154574 A CN 03154574A CN 03154574 A CN03154574 A CN 03154574A CN 100593907 C CN100593907 C CN 100593907C
Authority
CN
China
Prior art keywords
voltage
signal
power
reset
supply voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN03154574A
Other languages
English (en)
Other versions
CN1485984A (zh
Inventor
权奇元
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1485984A publication Critical patent/CN1485984A/zh
Application granted granted Critical
Publication of CN100593907C publication Critical patent/CN100593907C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches

Abstract

通过输出节点输出加电复位信号的加电复位电路，该加电复位电路包括产生第一信号电压的第一信号发生器。当电源电压达到第一阈值电压时，第一信号电压从接地电压开始增加。第二信号发生器产生第二信号电压，且当电源电压达到第二阈值电压时，该第二信号电压从电源电压开始降低。比较器响应于第一和第二信号的比较而激活加电复位信号。

Description

包括第一和第二信号发生器的加电复位电路及相关方法
技术领域
本发明涉及半导体集成电路器件，特别涉及加电复位电路及加电复位方法。
背景技术
当接通施加到集成半导体器件的内部电路的电源电压时，该电压在一段时间内显著增加。然而，电源电压可能不稳定的低于某个阈值电压电平。当电源电压低于阈值电压电平并增加时，可能会在集成半导体电路器件的内部电路(例如，CMOS电路)中产生短路和等待电流(standby current)。
为了减少短路电流，一般将电路研制成为使内部电路失效直至电源电压变得稳定为止。这样的电路被称作“加电复位电路”。因此，加电复位电路可用于减少将不稳定电源电压应用于内部电路。即，当电源电压低于预定电压时，则不向内部电路提供该电压。当电源电压高于预定电压时，则向内部电路提供该电压。这样的加电复位电路可能存在不希望的温度依赖特性。
图1是常规加电复位电路的例子。所示的常规加电复位电路包括：串联在电源电压VCC和节点N1之间的多个P沟道金属氧化物半导体(PMOS)晶体管MP1-MPm；连接在节点N1和接地电压之间的电阻R1；连接在电源电压VCC和节点N2之间的电阻R2；串联在节点N2和接地电压之间的多个N沟道金属氧化物半导体(NMOS)晶体管MN1-MNm；和连接到节点N2以输出加电复位信号POR的反相器IV1。PMOS晶体管MP1-MPm的栅极通常连接到节点N1，且NMOS晶体管MN1-MNn的栅极通常连接到节点N1。
图2显示在图1中使用的信号的波形。在图2中，下标“H”用于指示相对较高的外部温度。因此，信号PORH、POUTH和VTNH是当外部温度相对较高时获取的信号。下标“L”指示外部温度相对较低，且因此信号PORL、POUTL和VTNL是当外部温度相对较低时获取的信号。这样，参照图1和图2描述常规加电复位电路的低温和高温特性。
当电源接通且电源电压VCC在电平上低于PMOS晶体管的阈值电压VTPL时，节点N1的信号电压POUTL是接地电压。当电源电压VCC等于或高于它的阈值电压VTPL时，节点N1的信号电压POUTL按比例增加以增加电源电压VCC。电源电压VCC和信号电压POUTL之间的电压差与PMOS晶体管的阈值电压VTPL相等。
当节点N1的信号电压POUTL变为高于NMOS晶体管MN1-MNn阈值电压的总和VTNL时，NMOS晶体管MN1-MNn被接通。当晶体管MN1-MNn被接通时，反相器IV1输出具有逻辑高电平的加电复位信号PORL。
当外部温度相对于相对较低的外部温度升高时，PMOS晶体管的阈值电压VTPH降低。这导致了与POUTL相比较高的节点N1的信号电压POUTH。另一方面，当外部温度相对高时，NMOS晶体管的阈值电压VTNH降低。NMOS晶体管MN1-MNn比在外部温度相对较低时更快的导通。这样，加电复位信号PORH的激活时间点比加电复位信号PORL的激活时间点的达到快T1。
为了减少等待电流，在常规加电复位电路中电阻R1和R2的阻值可能很大。加电复位信号POR的过渡时间点依赖于PMOS和NMOS晶体管的阈值电压。如图2所示，加电复位信号POR的过渡时间点确定在节点N1上的信号电压POUT与NMOS晶体管的阈值电压一致的交汇处。与加电复位信号PORL的过渡时间点相比，加电复位信号PORH的过渡时间点快T1达到。若温度变得更高，则加电复位信号PORH的过渡时间点将更快达到。在有些情形中，加电复位信号可在电源电压VCC达到足以正常运转内部电路的电压之前就被激活。
发明内容
本发明的实施例提供加电复位电路。第一信号发生器被设置为响应增加的电源电压而产生第一信号电压。该第一信号电压在电源电压增加至超出第一阈值电压后从接地电压开始增加。第二信号发生器被设置为响应增加的电源电压而产生第二信号电压，该第二信号电压随电源电压而增加直到电源电压增加至超出第二阈值电压为止，并接着随电源电压的继续增加而降低。比较器被设置为响应第一和第二信号电压的比较而激活加电复位信号。
在某些实施例中，控制电路包括加电复位电路，该加电服位电路被设置为响应于上升的电源电压而激活加电复位信号。锁存器被设置为响应加电复位信号的激活而锁存所激活的加电复位信号。禁止电路被设置为响应于加电复位信号的激活而禁止加电复位电路。
本发明的又一实施例提供产生加电复位信号的加电复位电路。该加电复位电路包括产生第一信号电压的第一信号发生器。当电源电压达到第一阈值电压时，该第一信号电压从接地电压开始增加。第二信号发生器产生第二信号电压，当电源电压达到第二阈值电压时，该第二信号电压从电源电压开始降低。比较器响应第一和第二信号电压的比较而激活加电复位信号。
根据本发明的另一实施例，通过输出节点输出加电复位信号的加电复位电路包括具有同相输入端、反相输入端、和连接到输出节点的输出端的比较器。第一阈值器件被连接在电源电压和比较器的同相输入端之间。当电源电压高于第一阈值电压时，所述第一阈值器件增加施加于同相端的电压。第二阈值器件被连接到比较器的同相输入端。当同相端的电压达到第二阈值电压时，所述第二阈值器件增加同相输入端的电压上升比率。电压增加器件被连接在电源电压和比较器的反相输入端之间。该电压增加器件根据电源电压的增加而增加反相输入端的电压。第三阈值器件被连接到比较器的反相输入端。当反相输入端的电压达到第三阈值电压时，所述第三阈值器件颠倒(invert)反相输入端的电压上升比率。
在根据本发明的又一实施例中，输出加电复位信号的加电复位电路包括产生第一信号电压的第一信号发生器。当电源电压达到第一阈值电压时，该第一信号电压从接地电压开始增加。第二信号发生器产生第二信号电压。当电源电压达到第二阈值电压时，该第二信号电压从电源电压开始降低。当第一信号电压高于第二信号电压时，比较器激活比较信号。禁止电路响应于比较信号的激活而激活加电复位信号并禁止第一和第二信号发生器及比较器。
在根据本发明又一实施例中，提供一种产生加电复位信号的方法。响应增加的电源电压而产生第一信号。在电源电压增加至超出第一阈值电压后，第一信号电压从接地电压开始增加。响应增加的电源电压而产生第二信号电压。第二信号电压随电源电压而增加直到电源电压增加至超出第二阈值电压为止，并接着随电源电压的继续增加而降低。响应第一和第二信号电压的比较而激活加电复位信号。
在更进一步的实施例中，产生加电复位信号的方法包括响应上升的电源电压而激活加电复位信号。响应加电复位信号的激活而锁存所述激活的加电复位信号。响应加电复位信号的激活而禁止激活加电复位信号。
附图说明
图1是常规加电复位电路的电路图；
图2是说明对于图1的常规加电复位电路的信号的作为时间的函数的电压的图；
图3是根据本发明实施例的加电复位电路的框图；
图4是说明图3的加电复位电路的特性的时间图；
图5是根据本发明又一实施例的加电复位电路的电路图；
图6是说明根据温度变化的对于图5的加电复位电路的信号的作为时间的函数的电压的图；
图7是根据本发明实施例的加电复位电路的电路图；
图8是根据本发明另一实施例的加电复位电路的电路图。
具体实施方式
以下，参照在其中示出本发明的典型实施例的附图来详细说明本发明。但是，本发明可以以许多不同的形式实例化，而且不应将本发明理解成仅限于此处所述的实施例。相反的，提供这些实施例从而这些揭露将是彻底和完全的，并且将向本领域的技术人员充分传达本发明的范围。应当明白，当提到将一个元件“耦合”或“连接”到另一个元件时，该元件可直接也可以通过中间元件耦合或连接到另一个元件。相反，当提到将一个元件“直接耦合”或“直接连接”到另一个元件时，则不存在中间元件。此处使用的术语都将被赋予他们通常的含义，除非这里明确定义了其他含义。
图3示出了根据本发明实施例的加电复位电路的框图。加电复位电路1000包括第一信号发生器100、第二信号发生器200、和比较器300。所述第一信号发生器100产生第一信号电压VS1以响应电源电压VCC。如图3所示，在电源电压VCC低于第一阈值电压VTH1的区域内，第一信号电压VS1与接地电压相等。但是，在电源电压VCC高于第一阈值电压VTH1的区域内，第一信号电压VS1从接地电压开始增加，并具有比电源电压VCC的增加斜率更大的斜率。
第二信号发生器200产生第二信号电压VS2以响应电源电压VCC。在电源电压VCC低于第二阈值电压VTH2的区域内，第二信号电压VS2跟随电源电压VCC。当电源电压VCC达到第二阈值电压VTH2时，第二信号电压VS2以预定的斜率减少。
比较器300接收第一和第二信号电压VS1和VS2，并在第一信号电压VS1高于第二信号电压VS2时激活加电复位信号POR以变高。
图4说明图3中示出的电路的加电复位电路信号的工作特性。当电源电压VCC到达第一阈值电压VTH1时，第一信号电压VS1以比电源电压VCC的斜率大的斜率增加。在电源电压VCC低于第二阈值电压VTH2的区域内，第二信号电压VS2跟随电源电压VCC。当电源电压VCC高于第二阈值电压VTH2时，第二信号电压VS2以预定的斜率减少。当第一信号电压VS1高于第二信号电压VS2时，加电复位信号POR被激活为高。可以通过例如调整在第一和第二信号发生器100和200中的晶体管数量来修改第一和第二阈值电压VTH1和VTH2。因此，可以调整加电复位信号POR的激活时间点。
尽管温度有变化的范围，但根据本发明实施例的加电复位电路的工作特性会导致加电复位信号的过渡时间点的区域可能相对变窄。
图5示出了根据本发明的图3中所示的第一和第二信号发生器的实施例。参照图5，第一信号发生器100包括多个PMOS晶体管101-103、两个电阻104和105和一个NMOS晶体管106。PMOS晶体管101-103串接在电源电压VCC和节点N10之间。PMOS晶体管101的栅极接地，剩余PMOS晶体管102-103的栅极共同连接到节点N10。电阻104和105串联在节点N10和接地电压之间。NMOS晶体管106有一个连接至节点N10的栅极、以及在电源电压VCC与电阻104和105的连接点之间形成的电流通路。第一阈值电压VTH1是PMOS晶体管101-103的阈值电压。
正如本领域的技术人员应当明白的，可通过体效应来变化PMOS晶体管的阈值电压。即，随着PMOS晶体管的源电压降低，其阈值电压会增加。因此，第一阈值电压VTH1可以是考虑体效应时的PMOS晶体管的阈值电压，或者是考虑了体效应时的PMOS晶体管的阈值电压。在该实施例中，第一阈值电压VTH1是未考虑体效应时的PMOS晶体管的阈值电压。
第二信号发生器200包括两个电阻201和202、多个NMOS晶体管203-205、和一个PMOS晶体管206。电阻201和202串联在电源电压VCC和节点N20之间，NMOS晶体管203-205串接在节点N20和接地电压之间。晶体管203-204的栅极共同连接到节点N20，晶体管205的栅极连接到电源电压VCC。PMOS晶体管206有一个连接到节点N20的栅极、以及在电阻201和202的连接点和接地电压之间形成的电流通路。第二阈值电压VTH2是接通NMOS晶体管203-204所需要的电压。
比较器300连接有一个同相输入端用于接收第一信号电压VS1，一个反相输入端用于接收第二信号电压VS2，和一个用于输出加电复位信号POR的输出端。
下面详细说明图5中所示的加电复位电路的工作。在供给电源之后，电源电压VCC开始增加。第一信号电压VS1保持接地电压，直至电源电压VCC达到第一阈值电压VTH1为止。当电源电压等于或大于第一阈值电压VTH1时，第一信号电压VS1以比电源电压VCC大的斜率增加。若第一信号电压VS1高于NMOS晶体管106的阈值电压，则NMOS晶体管106被导通。当NMOS晶体管106导通时，电阻104和105的连接点上的电压增加(导致第一信号电压VS1更快的增加)，且约为接地电压的第一信号电压VS1比电源电压VCC增加得更快。同时，通过电阻201和201连接到电源电压VCC的第二信号电压VS2跟随电源电压VCC。在第二信号电压VS2高于第二阈值电压VTH2的区域，第二信号发生器200中NMOS晶体管203-204导通。当晶体管203-204导通，第二信号电压VS2向着接地电压降低。当第二信号电压VS2降低至足以使PMOS晶体管206导通的电压时，PMOS晶体管206导通。在PMOS晶体管206导通后，即使电源电压VCC可能连续的增加，第二信号电压VS2也不增加。
根据本发明的实施例，若加电复位电路暴露在其中的温度变化了，则第一和第二阈值电压VTH1-VTH2也会变化。例如，当温度变高时，阈值电压VTH1-VTH2降低。这导致了加电复位信号POR的较快的启动时间。尽管第一和第二阈值电压VTH1-VTH2会根据温度的变化而变化，但第一信号电压VS1与第二信号电压VS2交叉的过渡时间点比常规加电复位电路的过渡时间点的变化要小。
参照图6，当温度相对较低时产生信号PORL、VS1L和VS2L，并且当温度相对较高时产生信号PORH、VS1H和VS2H。如图6所示，尽管第一和第二阈值电压VTH1-VTH2由于温度的变化而变化，但加电复位信号PORL和PORH激活时间点的差值T2与传统加电复位电路(图2)的差值T1相比可以被减少。由于第一信号电压VS1以比电源电压VCC大的斜率增加并与以比电源电压VCC大的斜率减少的第二信号交叉，所以可以减少差值T2。因此，根据本发明的加电复位电路实施例具有对温度较小敏感的特征。
图7是根据本发明的加电复位电路的又一实施例。在图7中，与图5中的组成元件实质上相同的组成元件由相同的参考数字标出，并因此省略对它们的描述。
参照图7，加电复位电路2000进一步包括开关SW1和SW2和控制器400。控制器400形成禁止电路并包括开关SW3、由两个反相器401和402形成的锁存器410、以及反相器403。开关SW3将比较器300的输出信号OUT传送至锁存器410以响应反相的加电复位信号/POR形式(以下，称作“反相的加电复位信号”)。反相器403接收锁存器410的输出/POR，以输出加电复位信号POR。
第一信号发生器100中的PMOS晶体管101由来自控制器400的加电复位信号POR控制，及NMOS晶体管205由来自控制器400的反相的加电复位信号/POR控制。即，当开关SW1和SW2被激活时，向比较器300供应电源电压VCC和接地电压。当开关SW1和SW2未激活时，则不向比较器300供应电源电压VCC和接地电压。
最初，来自锁存器410的反相的加电复位信号处于逻辑高电平。这使得可将电源电压VCC和接地电压通过开关SW1和SW2供应给比较器300。当电源电压VCC增加，并且第一信号电压VS1高于第二信号电压VS2时，比较器300的输出信号OUT被激活成高。输出信号OUT通过开关SW3被锁存在锁存器410中。此时，反相的加电复位信号/POR跃迁从逻辑高电平至逻辑低电平，所以第二信号发生器200中的NMOS晶体管205以及开关SW1和SW2被激活。同时，加电复位信号POR从逻辑低电平跃迁至逻辑高电平，所以第一信号发生器100中的PMOS晶体管101被激活。
从而，根据本发明的实施例能够减少在加电复位信号POR跃迁至高电平后，由第一和第二信号发生器100和200以及比较器300所消耗的电流。尽管第一和第二信号发生器100和200以及比较器300被禁止，但检测结果(即，比较器300的输出信号)锁存在锁存器410中。由于第一和第二信号发生器100和200以及比较器300的禁止，根据本发明实施例的加电复位电路的稳定工作可得到保证。尽管第一和第二信号电压VS1和VS2由于噪声而产生变 化，加电复位信号POR仍可以有减少的噪声。
图8显示根据本发明的加电复位电路的另一实施例。在图8中，加电复位电路3000除增加了延迟404和405之外与图7中的电路实质相同。延迟404和405可用于确保比较器300的输出信号OUT被稳定的锁存在锁存器410中。
根据本发明的实施例，可以增加加电复位电路的温度不敏感性。在某些实施例中，可以在加电复位信号的激活之后，通过中断至加电复位电路的电源电压而减少加电复位电路的功耗。此外，尽管在加电复位信号的激活之后加电复位电路的内部电压会波动，但加电复位信号仍可有减少的噪音。
在附图和说明书中，揭露了本发明的实施例，并且尽管使用了特定的术语，但它们仅用于一般性和描述性的意义，并非用于限制的目的，在随后的权利要求书中阐明本发明的范围。

Claims (33)

1.一个加电复位电路，包括：
第一信号发生器，被设置为响应增加的电源电压而产生第一信号电压，该第一信号电压在电源电压增加至超出第一阈值电压后从接地电压开始增加；
第二信号发生器，被设置为响应增加的电源电压而产生第二信号电压，该第二信号电压随电源电压而增加直到电源电压增加至超出第二阈值电压为止，并接着随电源电压的继续增加而降低；和
比较器，被设置为响应第一和第二信号电压的比较而激活加电复位信号，
其中所述比较器包括一个接收所述第一信号电压的第一输入端和一个接接收所述第二信号电压的第二输入端。
2.如权利要求1所述的加电复位电路，其中第一阈值电压大于第二阈值电压。
3.如权利要求1所述的加电复位电路，其中所述第一输入端包括同相输入端且第二输入端包括反相输入端。
4.如权利要求1所述的加电复位电路，其中所述第一信号发生器包括多个串联耦合在电源电压和第一输入端之间的PMOS晶体管。
5.如权利要求1所述的加电复位电路，其中所述第一信号发生器包括多个串联耦合在第一输入端和地之间的电阻。
6.如权利要求5所述的加电复位电路，其中所述第一信号发生器包括一个NMOS晶体管，该晶体管具有与第一输入端耦合的栅极、与电源电压耦合的第一源极/漏极、及与串联在第一输入端和地之间的两个电阻的连接点耦合的第二源极/漏极。
7.如权利要求1所述的加电复位电路，其中所述第二信号发生器包括多个串联耦合在第二输入端和地之间的NMOS晶体管。
8.如权利要求1所述的加电复位电路，其中所述第二信号发生器包括多个串联耦合在电源电压和第二输入端间的电阻。
9.如权利要求1所述的加电复位电路，其中所述第二信号发生器包括一个PMOS晶体管，该晶体管具有与第二输入端耦合的栅极、与串联耦合在电源电压和第二输入端之间的两个电阻的连接点耦合的第一源极/漏极、及与地耦合的第二源极/漏极。
10.如权利要求1所述的加电复位电路，进一步包括：
被设置为响应于加电复位信号的激活而使第一和第二信号发生器禁止的禁止电路。
11.如权利要求10所述的加电复位电路，其中所述禁止电路进一步被设置为响应于加电复位信号的激活而锁存所激活的加电复位信号。
12.一个控制电路，包括：
加电复位电路，其被设置为响应于上升的电源电压而激活加电复位信号；
锁存器，其被设置为响应加电复位信号的激活而锁存所激活的加电复位信号；和
禁止电路，其被设置为响应于锁存在所述锁存器中的经激活的加电复位信号而使加电复位电路禁用。
13.一个产生加电复位信号的加电复位电路，包括：
产生第一信号电压的第一信号发生器，当电源电压达到第一阈值电压时，该第一信号电压从接地电压开始增加；
产生第二信号电压的第二信号发生器，当电源电压达到第二阈值电压时，该第二信号电压从电源电压开始降低；和
比较器，响应第一和第二信号电压的比较而激活加电复位信号，
其中所述比较器包括接收第一信号电压的同相输入端、接收第二输入电压的反相输入端、和输出加电复位信号的输出端。
14.如权利要求13所述的加电复位电路，其中当第一信号电压高于第二信号电压时，所述比较器激活加电复位信号。
15.如权利要求13所述的加电复位电路，其中在电源电压达到第一阈值电压后，所述第一信号电压有比电源电压大的斜率。
16.通过输出节点输出加电复位信号的加电复位电路，包括：
具有同相输入端、反相输入端、和连接到输出节点的输出端的比较器；
连接在电源电压和比较器的同相输入端之间的第一阈值器件，当电源电压高于第一阈值电压时，所述第一阈值器件增加施加于同相端的电压；
连接到比较器的同相输入端的第二阈值器件，当同相端的电压达到第二阈值电压时，所述第二阈值器件增加同相端的电压上升比率；
连接在电源电压和比较器的反相输入端之间的电压增加器件，其根据电源电压的增加而增加反相输入端的电压；和
连接到比较器的反相输入端的第三阈值器件，当反相输入端的电压达到第三阈值电压时，所述第三阈值器件颠倒反相输入端的电压上升比率，
其中所述第一阈值器件和第二阈值器件共同输出具有第一信号电压的第一信号，电压增加器件和第三阈值器件共同输出具有第二信号电压的第二信号，比较器的同相输入端接收第一信号电压并且比较器的反相输入端接收第二信号电压。
17.如权利要求16所述的加电复位电路，其中所述第一阈值器件包括多个串联在电源电压和比较器的同相输入端之间的PMOS晶体管，多个PMOS晶体管的栅极共同被连接到同相输入端。
18.如权利要求16所述的加电复位电路，其中所述第一阈值电压是PMOS晶体管之一的阈值电压。
19.如权利要求16所述的加电复位电路，其中第二阈值器件包括：
串联在比较器的反相输入端和接地电压之间的两个电阻；和
一个NMOS晶体管，该晶体管具有连接到电源电压的漏极、连接到电阻的连接点的源极、和连接到同相输入端的栅极。
20.如权利要求19所述的加电复位电路，其中所述第二阈值电压是第二阈值器件中NMOS晶体管的阈值电压。
21.如权利要求16所述的加电复位电路，其中所述电压增加器件包括两个串联在电源电压和比较器的反相输入端之间的电阻。
22.如权利要求21所述的加电复位电路，其中所述第三阈值器件包括：
多个串联在比较器的反相输入端和接地电压之间的NMOS晶体管，所述NMOS晶体管的栅极共同被连接到反相输入端；和
一个PMOS晶体管，其具有连接到电阻间的连接点的源极、接地的漏极、和连接到比较器的反相输入端的栅极。
23.如权利要求16所述的加电复位电路，其中所述第三阈值电压是NMOS晶体管的阈值电压。
24.通过输出节点输出加电复位信号的加电复位电路，包括：
产生第一信号电压的第一信号发生器，当电源电压达到第一阈值电压时，该第一信号电压从接地电压开始增加；
产生第二信号电压的第二信号发生器，当电源电压达到第二阈值电压时，该第二信号电压从电源电压开始降低；
比较器，当第一信号电压高于第二信号电压时激活比较信号，
其中所述比较器连接有一个接收第一信号电压的同相输入端、一个接收第二信号电压的反相输入端、和一个输出比较信号的输出端；和
禁止电路，其响应于比较信号的激活而激活加电复位信号并禁用第一和第二信号发生器及比较器。
25.如权利要求24所述的加电复位电路，其中所述第一信号电压具有比电源电压大的斜率。
26.如权利要求24所述的加电复位电路，其中所述禁止电路包括：
锁存来自比较器的比较信号并输出禁止信号的锁存器；
连接在比较器和锁存器之间的第一开关，用于将比较信号传送至锁存器以响应所述禁止信号；和
反相器，用于从锁存器接收禁止信号以输出加电复位信号。
27.如权利要求26所述的加电复位电路，进一步包括：
第二开关，用于向比较器提供电源电压以响应禁止信号；和
第三开关，用于向比较器提供接地电压以响应禁止信号。
28.如权利要求26所述的加电复位电路，其中所述第一信号发生器包括：
第一禁止晶体管，具有连接至电源电压的源极、漏极和连接以接收加电复位信号的栅极；
多个串联在第一禁止晶体管的漏极和比较器的同相输入端之间的PMOS晶体管，PMOS晶体管的栅极共同被连接至比较器的同相端；
多个连接在同相输入端和接地电压之间的电阻；和
连接在电源电压和电阻的互连之间的NMOS晶体管，该NMOS晶体管的栅极被连接至比较器的同相输入端。
29.如权利要求26所述的加电复位电路，其中第二信号发生器包括：
多个连接在电源电压和比较器的反相输入端之间的电阻；
第二禁用晶体管，具有连接至接地电压的源极、连接以接收加电复位信号的栅极、和漏极；
多个串联在比较器的反相输入端和禁止晶体管的漏极之间的NMOS晶体管，所述NMOS晶体管的栅极通常被连接至比较器的反相输入端；和
连接在电阻的连接点和接地电压之间的PMOS晶体管，该PMOS晶体管的栅极被连接至比较器的反相输入端。
30.如权利要求27所述的加电复位电路，其中当来自比较器的比较信号被激活时，禁止信号被激活。
31.如权利要求29所述的加电复位电路，进一步包括第一延迟器，其延迟所述禁止信号并将延迟的禁止信号输出至第二和第三开关；和第二延迟器，其延迟加电复位信号并将延迟的加电复位信号输出至第一和第二禁止晶体管。
32.一种产生加电复位信号的方法，该方法包括：
响应于增加的电源电压而产生第一信号电压，在电源电压增加至超出第一阈值电压后，第一信号电压从接地电压开始增加；
响应于增加的电源电压而产生第二信号电压，第二信号电压随电源电压而增加直到电源电压增加至超出第二阈值电压为止，并接着随电源电压的继续增加而降低；和
响应于第一和第二信号电压的比较而激活加电复位信号。
33.一种产生加电复位信号的方法，该方法包括：
响应于上升的电源电压而激活加电复位信号；
响应于加电复位信号的激活而锁存所激活的加电复位信号；和
响应于加电复位信号的激活而禁止激活加电复位信号。
CN03154574A 2002-08-20 2003-08-19 包括第一和第二信号发生器的加电复位电路及相关方法 Expired - Fee Related CN100593907C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR49136/2002 2002-08-20
KR10-2002-0049136A KR100487536B1 (ko) 2002-08-20 2002-08-20 파워-온 리셋 회로
KR49136/02 2002-08-20

Publications (2)

Publication Number Publication Date
CN1485984A CN1485984A (zh) 2004-03-31
CN100593907C true CN100593907C (zh) 2010-03-10

Family

ID=31884917

Family Applications (1)

Application Number Title Priority Date Filing Date
CN03154574A Expired - Fee Related CN100593907C (zh) 2002-08-20 2003-08-19 包括第一和第二信号发生器的加电复位电路及相关方法

Country Status (4)

Country Link
US (1) US6914461B2 (zh)
JP (1) JP4226971B2 (zh)
KR (1) KR100487536B1 (zh)
CN (1) CN100593907C (zh)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2519000C (en) * 2003-03-13 2012-06-05 Great Stuff, Inc. Remote control for hose operation
US7019568B2 (en) * 2003-04-08 2006-03-28 Micron Technology, Inc. Clock independent power-on-reset circuit
US7030668B1 (en) * 2003-06-24 2006-04-18 Xilinx, Inc. Voltage detector
KR100605594B1 (ko) * 2003-10-31 2006-07-28 주식회사 하이닉스반도체 파워업신호 발생 장치
JP4504108B2 (ja) * 2004-06-15 2010-07-14 富士通セミコンダクター株式会社 リセット回路
KR100583611B1 (ko) * 2005-01-25 2006-05-26 삼성전자주식회사 파워-온 리셋 회로 및 파워-온 리셋 방법
JP4848564B2 (ja) * 2005-09-29 2011-12-28 株式会社ハイニックスセミコンダクター 半導体メモリ装置のリセット制御回路
US7432748B2 (en) * 2005-10-03 2008-10-07 Freescale Semiconductor, Inc Sequence-independent power-on reset for multi-voltage circuits
KR100842759B1 (ko) * 2007-01-03 2008-07-01 주식회사 하이닉스반도체 반도체메모리소자 및 그의 구동 방법
MX2009008922A (es) 2007-02-23 2009-08-28 Great Stuff Inc Control remoto para sistema de valvula y carrete de manguera.
KR100854462B1 (ko) * 2007-04-02 2008-08-27 주식회사 하이닉스반도체 초기화 신호 발생 회로
US7589568B2 (en) * 2007-05-04 2009-09-15 Microchip Technology Incorporated Variable power and response time brown-out-reset circuit
KR100897273B1 (ko) * 2007-06-26 2009-05-14 주식회사 하이닉스반도체 반도체 집적 회로의 테스트 모드 설정 장치 및 방법
JP5125605B2 (ja) * 2008-02-27 2013-01-23 富士通セミコンダクター株式会社 リセット制御を有する集積回路装置
JP5251499B2 (ja) * 2008-12-26 2013-07-31 富士通セミコンダクター株式会社 半導体装置、半導体装置の起動制御方法、及びシステム
KR101082105B1 (ko) * 2009-07-31 2011-11-10 주식회사 하이닉스반도체 파워업신호 생성회로
JP6046522B2 (ja) * 2013-03-05 2016-12-14 ルネサスエレクトロニクス株式会社 半導体装置及び無線通信装置
KR20140122567A (ko) * 2013-04-10 2014-10-20 에스케이하이닉스 주식회사 파워 온 리셋 회로를 포함하는 반도체 장치
KR20170006980A (ko) * 2015-07-10 2017-01-18 에스케이하이닉스 주식회사 파워 온 리셋 회로 및 이를 포함하는 반도체 메모리 장치
KR102475458B1 (ko) * 2016-05-30 2022-12-08 에스케이하이닉스 주식회사 파워 온 리셋 회로 및 이를 포함하는 반도체 메모리 장치
US9941884B2 (en) 2016-08-31 2018-04-10 Square, Inc. AC coupled level shifting circuit
US9917577B1 (en) * 2016-08-31 2018-03-13 Square, Inc. Brown-out detector and power-on-reset circuit
US10228736B2 (en) * 2016-12-30 2019-03-12 Texas Instruments Incorporated Reset isolation for an embedded safety island in a system on a chip
US10474846B1 (en) 2017-08-31 2019-11-12 Square, Inc. Processor power supply glitch detection
TWI632773B (zh) * 2017-09-25 2018-08-11 立錡科技股份有限公司 低耗電電源啟動重設電路與參考訊號電路
US10476607B2 (en) 2017-09-30 2019-11-12 Square, Inc. Wireless signal noise reduction
JP7251929B2 (ja) * 2018-06-21 2023-04-04 ラピスセミコンダクタ株式会社 半導体装置及びパワーオンリセット信号の生成方法
CN112104349B (zh) * 2019-06-17 2024-01-26 国民技术股份有限公司 上电复位电路及芯片
US11177803B2 (en) * 2019-12-12 2021-11-16 Texas Instruments Incorporated Threshold tracking power-on-reset circuit
US11502679B2 (en) 2020-08-13 2022-11-15 Macronix International Co., Ltd. Robust power-on-reset circuit with body effect technique
KR102602246B1 (ko) * 2020-09-01 2023-11-13 삼성에스디아이 주식회사 비교기 회로 및 이를 포함하는 스위치 제어 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6160429A (en) * 1998-11-12 2000-12-12 Fairchild Semiconductor Corporation Power-on reset circuit
US6236249B1 (en) * 1998-06-12 2001-05-22 Samsung Electronics Co., Ltd. Power-on reset circuit for a high density integrated circuit

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4142118A (en) * 1977-08-18 1979-02-27 Mostek Corporation Integrated circuit with power supply voltage level detection
US5144159A (en) * 1990-11-26 1992-09-01 Delco Electronics Corporation Power-on-reset (POR) circuit having power supply rise time independence
US5323067A (en) * 1993-04-14 1994-06-21 National Semiconductor Corporation Self-disabling power-up detection circuit
KR960011205B1 (ko) * 1993-11-08 1996-08-21 삼성전자 주식회사 반도체메모리장치의 안정된 파워-온을 위한 스타트-엎회로
US5581206A (en) * 1995-07-28 1996-12-03 Micron Quantum Devices, Inc. Power level detection circuit
JP3750288B2 (ja) * 1997-07-03 2006-03-01 セイコーエプソン株式会社 半導体集積装置
KR19990009451A (ko) * 1997-07-09 1999-02-05 윤종용 전압검출기 이용한 파워온리셋장치
JPH1131956A (ja) * 1997-07-10 1999-02-02 Toshiba Corp リセット信号発生回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6236249B1 (en) * 1998-06-12 2001-05-22 Samsung Electronics Co., Ltd. Power-on reset circuit for a high density integrated circuit
US6160429A (en) * 1998-11-12 2000-12-12 Fairchild Semiconductor Corporation Power-on reset circuit

Also Published As

Publication number Publication date
US20040036514A1 (en) 2004-02-26
JP4226971B2 (ja) 2009-02-18
US6914461B2 (en) 2005-07-05
KR20040017043A (ko) 2004-02-26
JP2004080772A (ja) 2004-03-11
CN1485984A (zh) 2004-03-31
KR100487536B1 (ko) 2005-05-03

Similar Documents

Publication Publication Date Title
CN100593907C (zh) 包括第一和第二信号发生器的加电复位电路及相关方法
KR960004573B1 (ko) 기동회로를 갖는 기준전압발생회로
EP1608067B1 (en) Reset circuit
US5151614A (en) Circuit having charge compensation and an operation method of the same
US20050140405A1 (en) Power-up circuit semiconductor memory device
US6937074B2 (en) Power-up signal generator in semiconductor device
US5767710A (en) Power-up reset signal generating circuit for an integrated circuit
US7123062B2 (en) Power-up circuit in semiconductor memory device
KR20070078740A (ko) 넓은 공급 전압 범위의 전압 레벨 변환기 회로
US6204703B1 (en) Power on reset circuit with power noise immunity
US6650155B1 (en) Power-on reset circuit
JPH05168151A (ja) 電源投入検出回路
US6961270B2 (en) Power-up circuit in semiconductor memory device
US7831845B2 (en) Power-up circuit and semiconductor memory apparatus with the same
US6046617A (en) CMOS level detection circuit with hysteresis having disable/enable function and method
US6335646B1 (en) Power-on reset circuit for generating a reset pulse signal upon detection of a power supply voltage
KR0157885B1 (ko) 전원 공급 감지 회로
US5815464A (en) Address transition detection circuit
KR100690991B1 (ko) 내부전원을 사용하는 디램의 파워-업 회로
KR0167261B1 (ko) 전원공급 제어회로
KR100554840B1 (ko) 파워 업 신호 발생 회로
KR100715601B1 (ko) 파워온 리셋 회로
KR20020002542A (ko) 파워 온 리셋 회로
KR100203868B1 (ko) 파워-온 리셋회로
KR100205234B1 (ko) 전압 감시 회로

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100310

Termination date: 20140819

EXPY Termination of patent right or utility model