TWI632773B - 低耗電電源啟動重設電路與參考訊號電路 - Google Patents

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Abstract

一種電源啟動重設電路，包括訊號產生電路，用以根據輸入電壓而產生第一訊號以及第二訊號；以及比較電路，具有一輸入偏移，包括第一MOS電晶體，為第一導電型，且具有一第一導電型閘極以及一第一臨界電壓，以及第二MOS電晶體，為第一導電型，且具有一第二導電型閘極以及一第二臨界電壓；輸入偏移相關於第一臨界電壓與第二臨界電壓之差值；第一訊號與第二訊號分別用以控制第一MOS電晶體與第二MOS電晶體而產生POR訊號，當輸入電壓上升超過一POR閾值時，該比較輸出訊號由第一狀態轉為第二狀態；其中POR閾值大致上為輸入偏移與一預設倍數之乘積。

Description

低耗電電源啟動重設電路與參考訊號電路
本發明係有關一種電源啟動重設電路與一種參考訊號電路，特別是指一種低耗電，且具有低溫度係數之電源啟動重設電路與參考訊號電路。
一般而言，先前技術之電源啟動重設(Power-On Reset, POR)電路或參考訊號電路，為了能維持POR閾值或參考訊號的低溫度係數，多半採用以雙載子電晶體所形成的能帶隙(bandgap)參考電壓產生器以產生一具有低溫度係數之參考電壓，用以作為參考訊號，或是將參考電壓與電源電壓之分壓相比較而獲得POR訊號。
然而以雙載子電晶體所形成的能帶隙(bandgap)電路所建構之先前技術POR電路或參考訊號電路，其缺點在於，需要雙載子電晶體且電路複雜，因此製造成本較高，且需要較大的操作電流。
本發明相較於前述之先前技術，具有電路簡單之優點，可降低成本，且僅需極低的操作電流。
就其中一個觀點言，本發明提供了一種電源啟動重設(Power-On Reset, POR)電路，用以根據一輸入電壓而產生一電源啟動重設(Power-On Reset, POR)訊號，包含：一訊號產生電路，用以根據該輸入電壓而產生一第一訊號以及一第二訊號；以及一比較電路，具有一第一輸入端與一第二輸入端，分別電性連接於該第一訊號以及該第二訊號，其中該比較電路比較該第一訊號與該第二訊號而產生一比較輸出訊號，其中該POR電路根據該比較輸出訊號而產生該POR訊號，該比較電路包括：一第一MOS電晶體，耦接於該第一輸入端，其中該第一MOS電晶體為第一導電型，且具有一第一導電型閘極，且具有一第一臨界電壓；以及一第二MOS電晶體，耦接於該第二輸入端，其中該第二MOS電晶體為第一導電型，且具有一第二導電型閘極，且具有一第二臨界電壓；其中該第一MOS電晶體以及該第二MOS電晶體各自偏壓於一次臨界電壓區；其中該第一訊號與該第二訊號分別用以控制該第一MOS電晶體與該第二MOS電晶體而產生該比較輸出訊號；其中該比較電路之一差動輸入位準具有一不為零之輸入偏移(input offset)，其中該輸入偏移相關於該第一臨界電壓與該第二臨界電壓之差值；其中當該輸入電壓上升超過一第一POR閾值時，該比較輸出訊號由一第一狀態轉為一第二狀態； 其中該第一POR閾值大致上為該輸入偏移與一預設倍數之乘積。
在一較佳實施例中，該第一MOS電晶體具有一第一長寬比，該第二MOS電晶體具有一第二長寬比，其中該第一MOS電晶體偏壓於一第一偏壓電流，該第二MOS電晶體偏壓於一第二偏壓電流，其中藉由調整以下參數至少之一而使得該第一POR閾值之一溫度係數大致上為零: (1) 該第一長寬比， (2) 該第二長寬比， (3) 該第一偏壓電流，(4) 該第二偏壓電流，(5) 上述參數之乘積及╱或上述參數間比值。
在一較佳實施例中，該POR電路更包括一訊號調整電路，用以將該比較輸出訊號整形而產生該POR訊號。
在一較佳實施例中，該第一MOS電晶體與該第二MOS電晶體形成一輸入差動對。
在一較佳實施例中，該輸入差動對為一共源極差動對，其中該第一MOS電晶體與該第二MOS電晶體之源極共同耦接於一共源極節點而形成該共源極差動對，該第一MOS電晶體之閘極耦接於該第一輸入端，該第二MOS電晶體之閘極耦接於該第二輸入端，且該比較電路根據該第一MOS電晶體之一第一汲極電流以及該第二MOS電晶體之一第二汲極電流之差值而產生該比較輸出訊號。
在一較佳實施例中，該比較電路更包括一電流鏡電路，與該第一MOS電晶體以及該第二MOS電晶體耦接，用以鏡像且比較該第一汲極電流與該第二汲極電流而產生該比較輸出訊號。
在一較佳實施例中，藉由調整該電流鏡電路之一鏡像比例而使得該溫度係數大致上為零。
在一較佳實施例中，該比較電路更包括一偏壓電路，其中該偏壓電路包括一偏壓電流源或一偏壓電阻，耦接於該共源極節點，用以提供該第一偏壓電流與該第二偏壓電流。
在一較佳實施例中，該第一訊號與該第二訊號為該輸入電壓之不同比例之分壓。
在一較佳實施例中，該訊號產生電路包括一遲滯控制開關，用以根據一POR相關訊號而調整該第一訊號與該第二訊號之比值，使得當該輸入電壓下降低於一第二POR閾值時，該POR訊號由該第二狀態轉為該第一狀態，其中該第二POR閾值低於該第一POR閾值而使該POR訊號與該輸入電壓具有一遲滯關係，其中該POR相關訊號相關於該POR訊號。
在一較佳實施例中，該第一MOS電晶體與該第二MOS電晶體同為以下之一型態之MOS電晶體: (1)增強型MOS電晶體、(2)空乏型MOS電晶體或(3)原生型MOS電晶體。
在一較佳實施例中，該POR電路根據該第一訊號與該第二訊號之比例而調整該第一POR閾值。
就另一個觀點言，本發明也提供了一種參考訊號電路，用以產生一參考訊號，包含：一訊號產生電路，包括:一主動元件，用以根據一放大輸出訊號而轉換一輸入電壓而產生該參考訊號；以及一分壓電路，耦接於該參考訊號，其中該分壓路根據該參考訊號產生一第一訊號以及一第二訊號，其中該第一訊號與該第二訊號為該輸入電壓之不同比例之分壓；以及一放大電路，具有一第一輸入端與一第二輸入端，分別電性連接於該第一訊號以及該第二訊號，該放大電路根據該第一訊號與該第二訊號之差值而產生該放大輸出訊號，包括：一第一MOS電晶體，耦接於該第一輸入端，其中該第一MOS電晶體為第一導電型，且具有一第一導電型閘極，且具有一第一臨界電壓；以及一第二MOS電晶體，耦接於該第二輸入端，其中該第二MOS電晶體為第一導電型，且具有一第二導電型閘極，且具有一第二臨界電壓；其中該第一訊號與該第二訊號分別用以控制該第一MOS電晶體與該第二MOS電晶體而產生該放大輸出訊號；其中該第一MOS電晶體以及該第二MOS電晶體各自偏壓於一次臨界電壓區；其中該放大電路之一差動輸入位準具有一不為零之輸入偏移(input offset)，其中該輸入偏移相關於該第一臨界電壓與該第二臨界電壓之差值；其中該放大電路控制該主動元件，使得該參考訊號大致上調節為該輸入偏移與一預設倍數之乘積，其中該預設倍數相關於該第一訊號與該第二訊號之比值。
在一較佳實施例中，該第一MOS電晶體具有一第一長寬比，該第二MOS電晶體具有一第二長寬比，其中該第一MOS電晶體偏壓於一第一偏壓電流，該第二MOS電晶體偏壓於一第二偏壓電流，其中藉由調整以下參數至少之一而使得該參考訊號之一溫度係數大致上為零: (1) 該第一長寬比， (2) 該第二長寬比， (3) 該第一偏壓電流，(4) 該第二偏壓電流，(5) 上述參數之乘積及╱或上述參數間比值。
在一較佳實施例中，該第一MOS電晶體與該第二MOS電晶體形成一輸入差動對。
在一較佳實施例中，該第一MOS電晶體與該第二MOS電晶體之源極共同耦接於一共源極節點而形成一共源極差動對，該第一MOS電晶體之閘極耦接於該第一輸入端，該第二MOS電晶體之閘極耦接於該第二輸入端，且該放大電路根據該第一MOS電晶體之一第一汲極電流以及該第二MOS電晶體之一第二汲極電流之差值而產生該放大輸出訊號。
在一較佳實施例中，該放大電路更包括一電流鏡電路，與該第一MOS電晶體以及該第二MOS電晶體耦接，用以鏡像該第一汲極電流與該第二汲極電流而產生該放大輸出訊號。
在一較佳實施例中，藉由調整該電流鏡電路之一鏡像比例而使得該溫度係數大致上為零。
在一較佳實施例中，該放大電路更包括一偏壓電路，其中該偏壓電路包括一偏壓電流源或一偏壓電阻，耦接於該共源極節點，用以提供該第一偏壓電流與該第二偏壓電流。
在一較佳實施例中，該第一MOS電晶體與該第二MOS電晶體同為以下之一型態之MOS電晶體: (1)增強型MOS電晶體、(2)空乏型MOS電晶體或(3)原生型MOS電晶體。
在一較佳實施例中，該參考訊號電路根據該第一訊號與該第二訊號之比例而調整該參考訊號。
底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
本發明中的圖式均屬示意，主要意在表示各電路間之耦接關係，以及各訊號波形之間之關係，至於電路、訊號波形與頻率則並未依照比例繪製。
請參閱第1圖，圖中所示為本發明之POR電路的一種實施例(POR電路1)，POR電路1根據一輸入電壓VDDA而產生一電源啟動重設(Power-On Reset, POR)訊號VPOR，POR電路1包含一訊號產生電路10以及一比較電路20。訊號產生電路10根據輸入電壓VDDA而產生第一訊號VS1以及第二訊號VS2。比較電路20具有第一輸入端IN1與第二輸入端IN2，分別電性連接於第一訊號VS1以及第二訊號VS2，其中比較電路20比較第一訊號VS1與第二訊號VS2而產生比較輸出訊號CPO。POR電路1接著根據比較輸出訊號CPO而產生POR訊號VPOR，例如但不限於與比較輸出訊號CPO同相位或反相位，可能的實施方式於後詳述。而在一實施例中，可直接耦接比較輸出訊號CPO而成為POR訊號VPOR。
請參閱第2A圖，圖中所示為本發明之POR電路中，比較電路的一種實施例(比較電路20)，比較電路20包括第一MOS電晶體M1以及第二MOS電晶體M2，MOS電晶體M1耦接於第一輸入端IN1，其中第一MOS電晶體M1為第一導電型，且具有一第一導電型閘極G1，且具有一第一臨界電壓VTH1； 第二MOS電晶體M2耦接於第二輸入端IN2，其中第二MOS電晶體為第一導電型，且具有一第二導電型閘極G2，且具有一第二臨界電壓VTH2；本實施例中，第一MOS電晶體M1以及第二MOS電晶體M2各自偏壓於次臨界電壓區(subthreshold region)。第一訊號VS1與第二訊號VS2分別用以控制第一MOS電晶體M1與第二MOS電晶體M2而產生比較輸出訊號CPO。比較電路20之一差動輸入位準具有一不為零之輸入偏移(input offset)VOS，其中輸入偏移VOS相關於第一臨界電壓VTH1與第二臨界電壓VTH1之差值，例如(VTH2-VTH1)。其中當輸入電壓VDDA上升超過第一POR閾值VPR1時，比較輸出訊號CPO由一第一狀態轉為一第二狀態，例如但不限於CPO由”低”位準(亦即”0”)轉為”高”位準(亦即”1”)；在一實施例中，POR訊號VPOR亦於輸入電壓VDDA上升超過第一POR閾值VPR1時轉換狀態，例如但不限於與比較輸出訊號CPO同相位或反相位。其中第一POR閾值VPR1大致上為輸入偏移VOS與一預設倍數之乘積。在一實施例中，前述之第一與第二MOS電晶體可為例如但不限於為增強型(enhancement mode)、空乏型(depletion mode)，或原生型(native)電晶體。而在一實施例中，前述之第一與第二MOS電晶體為同一型態之電晶體(例如同為前述之電晶體型態之一)。
需說明的是，前述「預設」倍數，可為一固定值，或為一可調整之可變動值，下同。前述第一POR閾值VPR1「大致上」為輸入偏移VOS與一預設倍數之乘積，係指因電路零件的本身或是零件間相互的匹配不一定為理想，因此，雖然欲使第一POR閾值VPR1為輸入偏移VOS與一預設倍數之乘積，但實際產生的第一POR閾值VPR1可能並不是準確的為輸入偏移VOS與一預設倍數之乘積，而僅是接近輸入偏移VOS與一預設倍數之乘積，此即前述之「大致上」為輸入偏移VOS與一預設倍數之乘積之意，亦即，就設計值而言，第一POR閾值VPR1為輸入偏移VOS與一預設倍數之乘積，但就實際值而言，則本發明容許製造上的誤差。以下文中之「大致上」亦具相同意思，不再贅述。
前述之「第一導電型」與「第二導電型」係指於MOS元件中，以不同導電型之雜質摻雜於半導體組成區域(例如但不限於源極、汲極與閘極等區域)內，使得半導體組成區域成為第一或第二導電型(例如但不限於第一導電型為N型，而第二導電型為P型，或反之亦可) ，下同。此外，所述之第一或第二導電型閘極，係指MOS電晶體之閘極的雜質摻雜淨濃度為第一或第二導電型。
前述之「次臨界電壓區」係指MOS電晶體之閘源極電壓大於0，但小於其臨界電壓時(例如第一MOS電晶體之閘源極電壓0＜VGS1＜VTH1，第二MOS電晶體之閘源極電壓0＜VGS2＜VTH2，以NMOS為例)之操作區域，下同。前述之「差動輸入位準」具有一不為零之輸入偏移VOS係指，於比較電路之第一與第二輸入端IN1與IN2分別輸入第一輸入訊號與第二輸入訊號(例如前述之第一與第二訊號VS1與VS2)時，其中第一輸入訊號與第二輸入訊號之差值稱為「差動輸入位準」，而根據本發明，由於在第一與第二輸入端耦接了不同導電型閘極的電晶體，因此，「差動輸入位準」會有一不為零之「輸入偏移VOS」，舉例而言，第一輸入訊號與第二輸入訊號之差值需大於「輸入偏移VOS」，比較輸出訊號CPO 之輸出狀態才會轉變。
請參閱第2B圖，圖中所示為本發明之POR電路中，比較電路的一種實施例(比較電路20’)，比較電路20’與第2A圖之比較電路20相似，比較電路20’中，第一MOS電晶體M1以及第二MOS電晶體M2形成一輸入差動對21，其中輸入差動對21可為例如但不限於共源極差動對或共閘極差動對。
在一實施例中，第一MOS電晶體M1具有第一長寬比W1/L1，第二MOS電晶體M2具有第二長寬比W2/L2，其中第一MOS電晶體M1偏壓於一第一偏壓電流IDB1，第二MOS電晶體偏壓於第二偏壓電流IDB2，其中藉由調整以下參數至少之一而使得第一POR閾值VPR1之一溫度係數大致上為零: (1) 第一長寬比W1/L1， (2) 該第二長寬比W2/L2， (3) 第一偏壓電流IDB1，(4) 第二偏壓電流IDB2，(5) 上述參數之乘積及╱或上述參數間比值。其中MOS電晶體之長寬比W/L係指在布局上，MOS電晶體之電流通道(例如在NMOS中由汲極流向源極)之寬度W與長度L之比值。需說明的是，前述之第一與第二MOS電晶體M1與M2之「偏壓電流」IDB1與IDB2係指，例如當比較電路在即將轉換狀態之際，第一與第二MOS電晶體皆操作於次臨界電壓區時的汲極電流。
請參閱第3A圖，圖中所示為本發明之POR電路的一種實施例(POR電路3A)，POR電路3A更包括一訊號調整電路30，用以將比較輸出訊號CPO整形而產生POR訊號VPOR，其中訊號調整電路30可為例如但不限於位準偏移電路(level shifter)、反相器、遲滯電路，或以上之組合。在一實施例中，如第3B圖所示，訊號調整電路30包括一遲滯電路31及╱或一反相電路32。
請參閱第4A圖，圖中所示為本發明之POR電路中，比較電路的一種具體實施例(比較電路20)，本實施例中，第一MOS電晶體M1與第二MOS電晶體M2之源極共同耦接於一共源極節點SN而形成一共源極差動對21，第一MOS電晶體M1之閘極G1耦接於第一輸入端IN1，第二MOS電晶體M2之閘極G2耦接於第二輸入端IN2，且比較電路20根據第一MOS電晶體M1之汲極電流ID1以及第二MOS電晶體M2之汲極電流ID2之差值而產生比較輸出訊號CPO。在其他實施例中，第一MOS電晶體M1與第二MOS電晶體M2亦可組成其他電路結構例如共閘級差動對或其他形式(包括差動對或非差動對)之輸入級電路，仍可達成前述之功能。
請繼續參閱第4A圖，在一實施例中，比較電路20更包括一負載級電路，用以與第一MOS電晶體M1與第二MOS電晶體M2共同操作而產生比較輸出訊號CPO，本實施例中，負載級電路可為一電流鏡電路(例如圖中所示之電流鏡電路22，包括電晶體M3與M4)，與第一MOS電晶體M1以及第二MOS電晶體M2耦接，用以鏡像且比較汲極電流ID1與ID2而產生比較輸出訊號CPO。在一實施例中，可藉由調整電流鏡電路之一鏡像比例M而使得POR閾值VPR1之溫度係數大致上為零，在一實施例中，鏡像比例M為1。需說明的是，電流鏡電路22並不限於此，亦可以為其他形式之電流鏡電路，例如疊接(cascoded)式電流鏡電路。在其他實施例中，所述之負載級電路並不限於電流鏡電路。
請繼續參閱第4A圖，在一實施例中，比較電路20更包括一偏壓電路23，耦接於該共源極節點SN，用以提供第一偏壓電流IDB1與該第二偏壓電流IDB2，其中偏壓電路23可如第4A圖中，包括一偏壓電阻RB，或如第4B圖中之偏壓電路23’包括一偏壓電流源IB，根據本發明，第一MOS電晶體M1以及第二MOS電晶體M2分別皆偏壓操作於次臨界電壓區，因此本發明之POR電路之耗電可低至數十奈安培(nA)。需說明的是，在一實施例中，比較電路之電源與輸入電壓VDDA相同，例如第4A圖實施例中直接耦接於比較電路之電源直接耦接於輸入電壓VDDA，而在其他實施例中，比較電路之電源可不同於輸入電壓VDDA。
請參閱第5A圖，圖中所示為本發明之POR電路中，訊號產生電路的一種具體實施例(訊號產生電路10)，在一實施例中，訊號產生電路10可為一分壓電路，例如但不限於如第5A圖所示之分壓電阻串R1與R2，第一訊號VS1與第二訊號VS2可為輸入電壓VDDA之不同比例之分壓。本實施例中，第二訊號VS2耦接於輸入電壓VDDA，而第一訊號VS1則為分壓電阻串之一節點，在其他實施例中，第一訊號VS1與第二訊號VS2亦可為其他節點。請同時參閱第4A與5A圖，本實施中，第一訊號VS1及第二訊號VS2之差值與輸入電壓VDDA的關係具有一預設之倍數K，如下式所示:
VDDA=K*(VS2-VS1) 式1
其中
K=(1+R2/R1) 式2
而當VDDA上升超過POR閾值VPR1時，比較輸出訊號CPO轉換狀態，其中，POR閾值VPR1與輸入偏移VOS之關係亦具有該預設之倍數K，如下式所示:
VPR1=K*VOS 式3
換言之，POR閾值VPR1大致上為輸入偏移VOS與一預設倍數之乘積，亦即，在一實施例中，POR閾值VPR1可根據第一訊號VS1與第二訊號VS2之比例而調整；其中
輸入偏移VOS=VGS2P-VGS1P 式4
其中 VGS1P與VGS2P分別為比較電路20轉換狀態時，第一MOS電晶體M1與第二MOS電晶體M2之閘源極電壓；而由於第一MOS電晶體M1與第二MOS電晶體M2皆偏壓操作於次臨界電壓區，因此，
式5
其中W1/L1，W2/L2分別為第一與第二MOS電晶體M1與M2之長寬比， ç 為一常數。從一觀點而言，根據式5，輸入偏移VOS相關於第一MOS電晶體M1與第二MOS電晶體M2之臨界電壓差值(VTH2-VTH1)；本實施例中，輸入偏移VOS相關於臨界電壓差值(VTH2-VTH1)之第一冪次(first order)。
由式3與式5可知，若欲使POR閾值VPR1之溫度係數為0，則需使VOS之溫度係數為0，而臨界電壓差值(VTH2-VTH1)一般而言大致上具有冪次為1的負溫度係數，因此，根據式5，可調整如下參數之至少之一而使得POR閾值之一溫度係數大致上為零: (1) 第一MOS電晶體之長寬比W1/L1， (2) 第一MOS電晶體之長寬比W2/L2， (3) 第一MOS電晶體之偏壓電流IDB1，(4) 第二MOS電晶體之偏壓電流IDB2，(5) 上述參數之乘積及╱或上述參數間比值。
請參閱第5B圖，圖中所示為本發明之POR電路中，訊號產生電路的一種具體實施例(訊號產生電路10’)，訊號產生電路10’與第5A圖之訊號產生電路10相似，訊號產生電路10’更包括一遲滯控制開關SH(例如為一MOS電晶體)，用以根據一POR相關訊號PORR而調整第一訊號VS1與第二訊號VS2之比值，使得當輸入電壓VDDA下降低於一第二POR閾值VPR2時，POR訊號VPOR由第二狀態(例如”高”狀態)轉為第一狀態(例如”低”狀態)，其中第二POR閾值VPR2低於第一POR閾值VPR1而使POR訊號VPOR與輸入電壓VDDA之間具有一遲滯關係，本實施例中，係藉由遲滯控制開關SH而改變分壓電阻R2之電阻值，因而使得輸入電壓VDDA上升與下降時的分壓比例不同而可獲得前述之遲滯關係。其中POR相關訊號PORR相關於POR訊號VPOR，例如可為POR訊號VPOR產生迴路中之某一訊號節點，在一實施例中，POR相關訊號PORR可為POR訊號VPOR本身。需說明的是，POR訊號VPOR與輸入電壓VDDA之間之遲滯關係，並不限於上述之下降型遲滯之舉例，亦即，輸入電壓VDDA上升時為POR閾值VPR1，而VDDA下降時為POR閾值VPR1減去一遲滯值(亦即VPR1-VPR2)，在其他實施例中，VPOR與輸入電壓VDDA之間之遲滯關係亦可以是上升遲滯，即VDDA下降時為POR閾值VPR1，而上升時為POR閾值VPR1加上一遲滯值，在一實施例中，VPOR與輸入電壓VDDA之間之遲滯關係亦可以是雙向遲滯，即VDDA上升與下降時，以POR閾值VPR1中心而分別加上與減去各自之遲滯值。
請參閱第6圖，圖中所示為本發明之POR電路另一具體實施例(POR電路6)，POR電路6與POR電路4A相似，其差別在於比較輸出訊號CPO之節點不同，因而電流鏡電路22’與訊號調整電路30’之極性具有如圖中對應的變化。
請參閱第7圖，圖中所示為本發明之參考訊號電路之一實施例示意圖(參考訊號電路7)，參考訊號電路7用以產生一參考訊號VREF，參考訊號電路7包含一訊號產生電路50以及一放大電路60。訊號產生電路50，包括主動元件51，用以根據放大輸出訊號EAO而轉換輸入電壓VDDA而產生該參考訊號VREF，以及一分壓電路52，耦接於參考訊號VREF，其中分壓路52根據參考訊號產生第一訊號VS1以及第二訊號VS2，其中第一訊號與第二訊號為輸入電壓VDDA之不同比例之分壓。主動元件51可為例如但不限於如圖所示之MOS電晶體M9，或是其他主動元件如雙載子電晶體等。放大電路60具有第一輸入端IN1與第二輸入端IN2，分別電性連接於第一訊號VS1以及第二訊號VS2，放大電路60根據第一訊號VS1與第二訊號VS2之差值而產生放大輸出訊號EAO。
請參閱第8A圖，圖中所示為本發明之參考訊號電路中，放大電路的一種實施例(放大電路60)，放大電路60包括第一MOS電晶體M1以及第二MOS電晶體M2，MOS電晶體M1耦接於第一輸入端IN1，其中第一MOS電晶體M1為第一導電型，且具有一第一導電型閘極G1，且具有一第一臨界電壓VTH1； 第二MOS電晶體M2耦接於第二輸入端IN2，其中第二MOS電晶體為第一導電型，且具有一第二導電型閘極G2，且具有一第二臨界電壓VTH2，本實施例中，第一MOS電晶體M1以及第二MOS電晶體M2各自偏壓於次臨界電壓區(subthreshold region)。如第7圖實施例之第一訊號VS1與第二訊號VS2分別用以控制第一MOS電晶體M1與第二MOS電晶體M2而產生放大輸出訊號EAO。放大電路60之一差動輸入位準具有一不為零之輸入偏移(input offset)VOS，其中輸入偏移VOS相關於第一臨界電壓VTH1與第二臨界電壓VTH1之差值，例如(VTH2-VTH1)。其中放大電路60控制主動元件51，使得參考訊號VREF大致上調節為輸入偏移VOS與一預設倍數之乘積，其中預設倍數相關於第一訊號VS1與該第二訊號VS2之比值。
需說明的是，前述之「差動輸入位準」具有一不為零之輸入偏移VOS係指，於放大電路之第一與第二輸入端IN1與IN2分別輸入第一輸入訊號與第二輸入訊號(例如前述之第一與第二訊號VS1與VS2)時，其中第一輸入訊號與第二輸入訊號之差值稱為「差動輸入位準」，而根據本發明，由於在第一與第二輸入端耦接了不同導電型閘極的電晶體，因此，「差動輸入位準」會有一不為零之「輸入偏移VOS」，舉例而言，放大電路60可具有一放大倍率GA，而放大輸出訊號EAO與第一輸入訊號與第二輸入訊號之差值需先扣除輸入偏移VOS，才會被放大倍率GA所放大，亦即，|EAO|=GA*|(VS1-VS2)-VOS|。
請參閱第8B圖，圖中所示為本發明之參考訊號電路中，放大電路的一種實施例(放大電路60’)，放大電路60’與第8A圖之放大電路60相似，放大電路60’中，第一MOS電晶體M1以及第二MOS電晶體M2形成一輸入差動對61，其中輸入差動對61可為例如但不限於共源極差動對或共閘極差動對。
在一實施例中，第一MOS電晶體M1具有第一長寬比W1/L1，第二MOS電晶體M2具有第二長寬比W2/L2，其中第一MOS電晶體M1偏壓於一第一偏壓電流IDB1，第二MOS電晶體偏壓於第二偏壓電流IDB2，其中藉由調整以下參數至少之一而使得參考訊號VREF之溫度係數大致上為零: (1) 第一長寬比W1/L1， (2) 該第二長寬比W2/L2， (3) 第一偏壓電流IDB1，(4) 第二偏壓電流IDB2，(5) 上述參數之乘積及╱或上述參數間比值。需說明的是，前述之第一與第二MOS電晶體M1與M2之「偏壓電流」IDB1與IDB2係指，例如當放大電路操作在穩態時，第一與第二MOS電晶體皆操作於次臨界電壓區時的汲極電流。
請參閱第9A圖，圖中所示為本發明之參考訊號電路中，放大電路的一種具體實施例(放大電路60)，本實施例中，第一MOS電晶體M1與第二MOS電晶體M2之源極共同耦接於一共源極節點SN而形成一共源極差動對61，第一MOS電晶體M1之閘極G1耦接於第一輸入端IN1，第二MOS電晶體M2之閘極G2耦接於第二輸入端IN2，且放大電路60根據第一MOS電晶體M1之汲極電流ID1以及第二MOS電晶體M2之汲極電流ID2之差值而產生放大輸出訊號EAO。在其他實施例中，第一MOS電晶體M1與第二MOS電晶體M2亦可組成其他電路結構例如共閘級輸入級電路，仍可達成前述之功能。
請繼續參閱第9A圖，在一實施例中，放大電路60更包括一電流鏡電路62(例如圖中所示包括電流鏡電路62包括電晶體M3與M4)，與第一MOS電晶體M1以及第二MOS電晶體M2耦接，用以鏡像且放大汲極電流ID1與ID2而產生放大輸出訊號EAO。在一實施例中，可藉由調整電流鏡電路之一鏡像比例M而使得參考訊號VREF之溫度係數大致上為零，在一實施例中，鏡像比例M為1。需說明的是，電流鏡電路62並不限於此，亦可以為其他形式之電流鏡電路，例如第9C圖所示之疊接(cascoded)式電流鏡電路62’，其中電晶體M5與M6偏壓於VB而形成疊接級，以提高電流鏡電路62’之輸出阻抗，進而提高放大電路60之放大倍率。
請繼續參閱第9A圖，在一實施例中，放大電路60更包括一偏壓電路63，耦接於共源極節點SN，用以提供第一偏壓電流IDB1與該第二偏壓電流IDB2，其中偏壓電路63可如第8A圖中，包括一偏壓電阻RB，或如第9B圖中包括一偏壓電流源IB，根據本發明，第一MOS電晶體M1以及第二MOS電晶體M2分別皆偏壓操作於次臨界電壓區，因此本發明之參考訊號電路，其耗電可低至數十奈安培(nA)。
請參閱第10圖，圖中所示為本發明之參考訊號電路中，分壓電路的一種具體實施例(分壓電路52)，在一實施例中，分壓電路52可為例如但不限於如第10圖所示之分壓電阻串R1與R2，第一訊號VS1與第二訊號VS2可為輸入電壓之不同比例之分壓。本實施例中，第二訊號VS2耦接於參考訊號VREF，而第一訊號VS1則為分壓電阻串之一節點，在其他實施例中，第一訊號VS1與第二訊號VS2亦可為其他節點。請同時參閱第9A與10圖，本實施中，第一訊號VS1及第二訊號VS2之差值與參考訊號VREF的關係具有一預設之倍數K，如下式所示:
VREF=K*(VS2-VS1) 式6
其中
K=(1+R2/R1) 式7
當放大電路(例如第9A圖中之放大電路60)以迴授方式將參考訊號VREF調節在穩態時，如前所述，放大電路會有一輸入偏移VOS，使得第一訊號VS1及第二訊號VS2之差值大致上等於輸入偏移VOS，因此參考訊號VREF與輸入偏移VOS之關係亦具有該預設之倍數K，如下式所示:
VREF=K*VOS 式8
換言之，參考訊號VREF大致上為輸入偏移VOS與一預設倍數之乘積，亦即，在一實施例中，參考訊號VREF可根據第一訊號VS1與第二訊號VS2之比例而調整；其中
輸入偏移VOS=VGS2P-VGS1P 式9
其中 VGS1P與VGS2P分別為放大電路60操作於穩態時，第一MOS電晶體M1與第二MOS電晶體M2之閘源極電壓；而由於第一MOS電晶體M1與第二MOS電晶體M2皆偏壓操作於次臨界電壓區，因此，
式10
其中W1/L1，W2/L2分別為第一與第二MOS電晶體M1與M2之長寬比， ç 為一常數。從一觀點而言，根據式10，輸入偏移VOS相關於第一MOS電晶體M1與第二MOS電晶體M2之臨界電壓差值(VTH2-VTH1)；本實施例中，輸入偏移VOS相關於臨界電壓差值(VTH2-VTH1)之第一冪次(first order)。
由式8與式10可知，若欲使參考訊號VREF之溫度係數為0，則需使VOS之溫度係數為0，而臨界電壓差值(VTH2-VTH1)一般而言大致上具有冪次為1的負溫度係數，因此，根據式10，可調整如下參數之至少之一而使得參考訊號VREF之溫度係數大致上為零: (1) 第一MOS電晶體之長寬比W1/L1， (2) 第一MOS電晶體之長寬比W2/L2， (3) 第一MOS電晶體之偏壓電流IDB1，(4) 第二MOS電晶體之偏壓電流IDB2，(5) 上述參數之乘積及╱或上述參數間比值。
根據本發明，在一較佳實施例中，由於如前述之第一與第二MOS電晶體採用同一型，例如但不限於同為增強型、空乏型，或原生型，且同一導電型的MOS電晶體(例如但不限於同為增強型NMOS)，且分別具有不同導電型的閘極(例如第一與第二MOS電晶體分別具有N與P閘級)，因此，第一與第二MOS電晶體的臨界電壓差，在生產的製程變異下，具有良好的一致性，因此，本發明的POR電路與參考訊號電路，其POR閾值與參考訊號在生產的製程變異下亦具有良好的一致性，因此可降低製造成本。在一實施例中，於溫度範圍-40˚C~125 ˚C內，以及不同製程參數的變化之下(例如但不限於生產分佈之正負3標準差內，且未經修剪調整)， 前述之POR閾值或參考訊號之分布範圍小於200mV；在一實施例中，於溫度範圍-40˚C~125 ˚C內，以及不同製程參數的變化之下， 前述之POR閾值或參考訊號之分布範圍小於100mV；在一實施例中，於溫度範圍-40˚C~125 ˚C內，以及不同製程參數的變化之下， 前述之POR閾值或參考訊號之分布範圍小於50mV。
請參閱第11圖，圖中所示為對應第4A圖之模擬波形圖，圖中顯示，由於根據本發明，第一與 第二MOS電晶體之臨界電壓之差值具有良好的一致性，因此在一實施例中，於溫度範圍-40˚C~125 ˚C內，以及不同製程參數的變化之下，仍可使POR閾值VPR1之分布範圍小於50mV，因此本發明同時具有低耗電及高精確度(包含低溫度係數)，以及低生產成本之優點。
以上已針對較佳實施例來說明本發明，唯以上所述者，僅係為使熟悉本技術者易於了解本發明的內容而已，並非用來限定本發明之權利範圍。所說明之各個實施例，並不限於單獨應用，亦可以組合應用；舉其中一例，「疊接式電流鏡電路」亦可應用於比較電路中，此外，不同的電流鏡電路或偏壓電路可以和共源極或共閘極差動對組合應用。此外，在本發明之相同精神下，熟悉本技術者可以思及各種等效變化以及各種組合，舉例而言，本發明中，第一與第二MOS電晶體可為例如但不限於增強型(enhancement)、空乏型(depletion mode)，或原生型(native)MOS電晶體，只要第一與第二MOS電晶體為同導電型電晶體，且分別具有不同導電型之閘極，即符合本發明之精神。又例如，前述實施例圖中，第一與第二MOS電晶體皆以NMOS為原型來闡述本發明之原理與精神，然而，亦可以PMOS實施之，當然，在此情況下，電流鏡電路、偏壓電路，以及耦接之極性等，亦應對應調整。又例如，第一輸入端與第二輸入端並不限於直接耦接於第一與第二MOS電晶體，亦可先耦接例如位準偏移電路等前置處理電路。又例如，本發明所稱「根據某訊號進行處理或運算或產生某輸出結果」，不限於根據該訊號的本身，亦包含於必要時，將該訊號進行電壓電流轉換、電流電壓轉換、及／或比例轉換等，之後根據轉換後的訊號進行處理或運算產生某輸出結果。由此可知，在本發明之相同精神下，熟悉本技術者可以思及各種等效變化以及各種組合，其組合方式甚多，在此不一一列舉說明。因此，本發明的範圍應涵蓋上述及其他所有等效變化。
1,3A,6‧‧‧POR電路
10,10’‧‧‧訊號產生電路
20,20’‧‧‧比較電路
21,61‧‧‧輸入差動對
22,22’,62,62’‧‧‧電流鏡電路
23,23’,63‧‧‧偏壓電路
30‧‧‧訊號調整電路
50‧‧‧訊號產生電路
51‧‧‧主動元件
52‧‧‧分壓電路
60,60’‧‧‧放大電路
7‧‧‧參考訊號電路
CPO‧‧‧比較輸出訊號
EAO‧‧‧放大輸出訊號
G1,G2‧‧‧閘極
IB‧‧‧偏壓電流源
ID1,ID2‧‧‧汲極電流
IDB1,IDB2‧‧‧偏壓電流
IN1,IN2‧‧‧輸入端
M1,M2,M3,M4,‧‧‧MOS電晶體
M5,M6,M9‧‧‧MOS電晶體
R1,R2‧‧‧分壓電阻
RB‧‧‧偏壓電阻
SH‧‧‧遲滯控制開關
SN‧‧‧共源極節點
VDDA‧‧‧輸入電壓
VGS1,VGS2‧‧‧閘源極電壓
VGS1P,VGS2P‧‧‧閘源極電壓
VOS‧‧‧輸入偏移
VPOR‧‧‧POR訊號
VPR1,VPR2‧‧‧POR閾值
VREF‧‧‧參考訊號
VS1‧‧‧第一訊號
VS2‧‧‧第二訊號
VTH1,VTH2‧‧‧臨界電壓
第1圖顯示本發明之低耗電POR電路之方塊圖。 第2A與2B圖顯示用於本發明之低耗電POR電路中，比較電路之實施例示意圖。 第3A圖顯示本發明之低耗電POR電路之方塊圖。 第3B圖顯示用於本發明之低耗電POR電路中，訊號調整電路之一具體實施例示意圖。 第4A圖顯示用於本發明之低耗電POR電路中，比較電路之一具體實施例示意圖。 第4B圖顯示用於本發明之低耗電POR電路中，比較電路之一具體實施例示意圖。 第5A與5B圖顯示用於本發明之低耗電POR電路中，訊號產生電路之具體實施例示意圖。 第6圖顯示本發明之低耗電POR電路之一具體實施例示意圖。 第7圖顯示本發明之低耗電參考訊號電路之一實施例示意圖。 第8A與8B圖顯示用於本發明之低耗電參考訊號電路中，放大電路之實施例示意圖。 第9A與9B圖顯示用於本發明之低耗電參考訊號電路中，放大電路之實施例示意圖。 第9C圖顯示用於本發明之低耗電參考訊號電路中，電流鏡電路之一實施例示意圖。 第10圖顯示用於本發明之低耗電參考訊號電路中，分壓電路之具體實施例示意圖。 第11圖顯示本發明之低耗電POR電路之模擬波形圖。
無

Claims (21)

  1. 一種電源啟動重設(Power-On Reset, POR)電路，用以根據一輸入電壓而產生一電源啟動重設(Power-On Reset, POR)訊號，包含： 一訊號產生電路，用以根據該輸入電壓而產生一第一訊號以及一第二訊號；以及 一比較電路，具有一第一輸入端與一第二輸入端，分別電性連接於該第一訊號以及該第二訊號，其中該比較電路比較該第一訊號與該第二訊號而產生一比較輸出訊號，其中該POR電路根據該比較輸出訊號而產生該POR訊號，該比較電路包括： 一第一MOS電晶體，耦接於該第一輸入端，其中該第一MOS電晶體為第一導電型，且具有一第一導電型閘極，且具有一第一臨界電壓；以及 一第二MOS電晶體，耦接於該第二輸入端，其中該第二MOS電晶體為第一導電型，且具有一第二導電型閘極，且具有一第二臨界電壓； 其中該第一MOS電晶體以及該第二MOS電晶體各自偏壓於一次臨界電壓區； 其中該第一訊號與該第二訊號分別用以控制該第一MOS電晶體與該第二MOS電晶體而產生該比較輸出訊號； 其中該比較電路之一差動輸入位準具有一不為零之輸入偏移(input offset)，其中該輸入偏移相關於該第一臨界電壓與該第二臨界電壓之差值； 其中當該輸入電壓上升超過一第一POR閾值時，該比較輸出訊號由一第一狀態轉為一第二狀態； 其中該第一POR閾值大致上為該輸入偏移與一預設倍數之乘積。
  2. 如申請專利範圍第1項所述之POR電路，其中該第一MOS電晶體具有一第一長寬比，該第二MOS電晶體具有一第二長寬比，其中該第一MOS電晶體偏壓於一第一偏壓電流，該第二MOS電晶體偏壓於一第二偏壓電流，其中藉由調整以下參數至少之一而使得該第一POR閾值之一溫度係數大致上為零: (1) 該第一長寬比， (2) 該第二長寬比， (3) 該第一偏壓電流，(4) 該第二偏壓電流，(5) 上述參數之乘積及╱或上述參數間比值。
  3. 如申請專利範圍第1項所述之POR電路，更包括一訊號調整電路，用以將該比較輸出訊號整形而產生該POR訊號。
  4. 如申請專利範圍第1項所述之POR電路，其中該第一MOS電晶體與該第二MOS電晶體形成一輸入差動對。
  5. 如申請專利範圍第4項所述之POR電路，其中該輸入差動對為一共源極差動對，其中該第一MOS電晶體與該第二MOS電晶體之源極共同耦接於一共源極節點而形成該共源極差動對，該第一MOS電晶體之閘極耦接於該第一輸入端，該第二MOS電晶體之閘極耦接於該第二輸入端，且該比較電路根據該第一MOS電晶體之一第一汲極電流以及該第二MOS電晶體之一第二汲極電流之差值而產生該比較輸出訊號。
  6. 如申請專利範圍第5項所述之POR電路，其中該比較電路更包括一電流鏡電路，與該第一MOS電晶體以及該第二MOS電晶體耦接，用以鏡像且比較該第一汲極電流與該第二汲極電流而產生該比較輸出訊號。
  7. 如申請專利範圍第6項所述之POR電路，其中藉由調整該電流鏡電路之一鏡像比例而使得該溫度係數大致上為零。
  8. 如申請專利範圍第5項所述之POR電路，其中該比較電路更包括一偏壓電路，其中該偏壓電路包括一偏壓電流源或一偏壓電阻，耦接於該共源極節點，用以提供該第一偏壓電流與該第二偏壓電流。
  9. 如申請專利範圍第1項所述之POR電路，其中該第一訊號與該第二訊號為該輸入電壓之不同比例之分壓。
  10. 如申請專利範圍第9項所述之POR電路，其中該訊號產生電路包括一遲滯控制開關，用以根據一POR相關訊號而調整該第一訊號與該第二訊號之比值，使得當該輸入電壓下降低於一第二POR閾值時，該POR訊號由該第二狀態轉為該第一狀態，其中該第二POR閾值低於該第一POR閾值而使該POR訊號與該輸入電壓具有一遲滯關係，其中該POR相關訊號相關於該POR訊號。
  11. 如申請專利範圍第1項所述之POR電路，其中該第一MOS電晶體與該第二MOS電晶體同為以下之一型態之MOS電晶體: (1)增強型MOS電晶體、(2)空乏型MOS電晶體或(3)原生型MOS電晶體。
  12. 如申請專利範圍第1項所述之POR電路，其中該POR電路根據該第一訊號與該第二訊號之比例而調整該第一POR閾值。
  13. 一種參考訊號電路，用以產生一參考訊號，包含： 一訊號產生電路，包括: 一主動元件，用以根據一放大輸出訊號而轉換一輸入電壓而產生該參考訊號；以及 一分壓電路，耦接於該參考訊號，其中該分壓路根據該參考訊號產生一第一訊號以及一第二訊號，其中該第一訊號與該第二訊號為該輸入電壓之不同比例之分壓；以及 一放大電路，具有一第一輸入端與一第二輸入端，分別電性連接於該第一訊號以及該第二訊號，該放大電路根據該第一訊號與該第二訊號之差值而產生該放大輸出訊號，包括： 一第一MOS電晶體，耦接於該第一輸入端，其中該第一MOS電晶體為第一導電型，且具有一第一導電型閘極，且具有一第一臨界電壓；以及 一第二MOS電晶體，耦接於該第二輸入端，其中該第二MOS電晶體為第一導電型，且具有一第二導電型閘極，且具有一第二臨界電壓； 其中該第一訊號與該第二訊號分別用以控制該第一MOS電晶體與該第二MOS電晶體而產生該放大輸出訊號； 其中該第一MOS電晶體以及該第二MOS電晶體各自偏壓於一次臨界電壓區； 其中該放大電路之一差動輸入位準具有一不為零之輸入偏移(input offset)，其中該輸入偏移相關於該第一臨界電壓與該第二臨界電壓之差值； 其中該放大電路控制該主動元件，使得該參考訊號大致上調節為該輸入偏移與一預設倍數之乘積，其中該預設倍數相關於該第一訊號與該第二訊號之比值。
  14. 如申請專利範圍第13項所述之參考訊號電路，其中該第一MOS電晶體具有一第一長寬比，該第二MOS電晶體具有一第二長寬比，其中該第一MOS電晶體偏壓於一第一偏壓電流，該第二MOS電晶體偏壓於一第二偏壓電流，其中藉由調整以下參數至少之一而使得該參考訊號之一溫度係數大致上為零: (1) 該第一長寬比， (2) 該第二長寬比， (3) 該第一偏壓電流，(4) 該第二偏壓電流，(5) 上述參數之乘積及╱或上述參數間比值。
  15. 如申請專利範圍第13項所述之參考訊號電路，其中該第一MOS電晶體與該第二MOS電晶體形成一輸入差動對。
  16. 如申請專利範圍第15項所述之參考訊號電路，其中該第一MOS電晶體與該第二MOS電晶體之源極共同耦接於一共源極節點而形成一共源極差動對，該第一MOS電晶體之閘極耦接於該第一輸入端，該第二MOS電晶體之閘極耦接於該第二輸入端，且該放大電路根據該第一MOS電晶體之一第一汲極電流以及該第二MOS電晶體之一第二汲極電流之差值而產生該放大輸出訊號。
  17. 如申請專利範圍第16項所述之參考訊號電路，其中該放大電路更包括一電流鏡電路，與該第一MOS電晶體以及該第二MOS電晶體耦接，用以鏡像該第一汲極電流與該第二汲極電流而產生該放大輸出訊號。
  18. 如申請專利範圍第17項所述之參考訊號電路，其中藉由調整該電流鏡電路之一鏡像比例而使得該溫度係數大致上為零。
  19. 如申請專利範圍第16項所述之參考訊號電路，其中該放大電路更包括一偏壓電路，其中該偏壓電路包括一偏壓電流源或一偏壓電阻，耦接於該共源極節點，用以提供該第一偏壓電流與該第二偏壓電流。
  20. 如申請專利範圍第13項所述之參考訊號電路，其中該第一MOS電晶體與該第二MOS電晶體同為以下之一型態之MOS電晶體: (1)增強型MOS電晶體、(2)空乏型MOS電晶體或(3)原生型MOS電晶體。
  21. 如申請專利範圍第13項所述之參考訊號電路，其中該參考訊號電路根據該第一訊號與該第二訊號之比例而調整該參考訊號。
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