JP5275462B2 - サブスレッショルド集積回路におけるプロセスばらつき防止方法を実現するボディ電位変調回路及びプロセスばらつきを防止するc型インバータ - Google Patents
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Description
目標MOSデバイスの異なるプロセス・コーナーでのパラメータの変化動向を誘導MOSデバイスにより誘導し、ドレイン−ソース誘導電流の形式で出力するステップと、
電流−電圧変換回路により誘導MOSデバイスから出力された誘導電流信号を電圧信号に変換し、誘導電流の変化特徴を該当電圧信号にリアルタイムで反映するステップと、
電流−電圧変換回路から出力された電圧信号を目標MOSデバイスのボディ端にフィードバックし、誘導フィードバックループを形成することにより、ボディ電位変調をして、プロセスばらつきによる目標デバイスの性能パラメータへの影響を低減するステップとを備えて構成されている。
前記プロセスばらつき防止方法を実現するための回路であって、
前記プロセスばらつき防止方法の作用対象としての目標MOSデバイスと、
目標MOSデバイスの異なるプロセス・コーナーでのパラメータの変化動向を誘導するための誘導MOSデバイスと、
誘導MOSデバイスから出力された誘導電流を誘導電圧に変換するとともに、その誘導電圧を目標MOSデバイスのボディ端にフィードバックして、目標MOSデバイスのボディ電位変調を実現するための電流−電圧変換回路とを備え、
PMOSボディ電位変調回路とNMOSボディ電位変調回路との二種類に分けられている。
第2のPMOSデバイスM2のソース端はそのボディ端に接続され、そのドレイン端は第1の抵抗R1の一端と第1のPMOSデバイスM1のボディ端とにそれぞれ接続され、第1の抵抗R1の他端は同相電圧と接続される。
第2のNMOSデバイスM4のソース端はそのボディ端に接続され、そのドレイン端は第2の抵抗R2の一端と第1のNMOSデバイスM3のボディ端とにそれぞれ接続され、第2の抵抗R2の他端は同相電圧と接続される。
目標MOSデバイスは、プロセスばらつき防止方法の作用対象である。目標MOSデバイスのボディ端を個別に引き出す必要がある。現在、よく使用されているトリプルウェルプロセスにおいては、PMOSデバイスとNMOSデバイスが全てボディ端の個別引き出しを実現することができる。
Claims (2)
- サブスレッショルド集積回路におけるプロセスばらつき防止方法を実現するボディ電位変調回路であって、
前記プロセスばらつき防止方法の作用対象としての、ボディ端が個別に引き出された目標MOSデバイスと、
前記目標MOSデバイスの異なるプロセス・コーナーでのパラメータの変化動向を誘導するための、前記目標MOSデバイスと類型が同じでレイアウトが合って且つ動作状態が同じであり、さらにそのボディ端がそのソース端に結合された誘導MOSデバイスと、
前記誘導MOSデバイスから出力された誘導電流を誘導電圧に変換するとともに、この誘導電圧を前記目標MOSデバイスのボディ端にフィードバックして、前記目標MOSデバイスのボディ電位変調を実現するための電流−電圧変換回路とを備え、
該当ボディ電位変調回路がPMOSボディ電位変調回路とNMOSボディ電位変調回路との二種類に分けられているボディ電位変調回路において、
前記PMOSボディ電位変調回路は、サブスレッショルド状態でのPMOSデバイスのプロセスばらつきを防止することを実現するためのものであって、前記PMOSボディ電位変調回路の目標MOSデバイスである第1のPMOSデバイス(M1)と、PMOSボディ電位変調回路の誘導MOSデバイスである第2のPMOSデバイス(M2)と、PMOSボディ電位変調回路における電流−電圧変換回路の機能を実現する第1の抵抗(R1)とを備え、
前記第2のPMOSデバイス(M2)のゲート端は第1のバイアス電圧V GP に結合され、ゲート−ソース電圧(V GP −V DDH )は前記第2のPMOSデバイス(M2)を前記第1のPMOSデバイス(M1)と同じ動作状態で作動させるように設定され、
前記第2のPMOSデバイス(M2)のソース端はそのボディ端に接続され、そのドレイン端は前記第1の抵抗(R1)の一端と前記第1のPMOSデバイス(M1)のボディ端とにそれぞれ接続され、第1の抵抗(R1)の他端は同相電圧と接続され、
前記NMOSボディ電位変調回路は、サブスレッショルド状態でのNMOSデバイスのプロセスばらつきを防止することを実現するためのものであって、前記NMOSボディ電位変調回路の目標MOSデバイスである第1のNMOSデバイス(M3)と、NMOSボディ電位変調回路の誘導MOSデバイスである第2のNMOSデバイス(M4)と、NMOSボディ電位変調回路における電流−電圧変換回路の機能を実現する第2の抵抗(R2)とを備え、
前記第2のNMOSデバイス(M4)のゲート端は第2のバイアス電圧V GN に結合され、ゲート−ソース電圧(V GN −V GNDL )は前記第2のNMOSデバイス(M4)を前記第1のNMOSデバイス(M3)と同じ動作状態で作動させるように設定され、
前記第2のNMOSデバイス(M4)のソース端はそのボディ端に接続され、そのドレイン端は前記第2の抵抗(R2)の一端と前記第1のNMOSデバイス(M3)のボディ端とにそれぞれ接続され、第2の抵抗(R2)の他端は同相電圧と接続される
ことを特徴とするサブスレッショルド集積回路におけるプロセスばらつき防止方法を実現するボディ電位変調回路。 - 演算増幅機能を実現するためのC型インバータ(51)を備え、当該C型インバータはプロセスばらつきを防止するものであり、PMOS入力デバイス及びNMOS入力デバイスを備え、前記PMOS入力デバイス及びNMOS入力デバイスのボディ端は個別に引き出されていて、ボディ電位は調節可能であり、前記PMOS入力デバイスのゲート端は前記NMOS入力デバイスのゲート端に結合され、前記PMOS入力デバイスのドレイン端は前記NMOS入力デバイスのドレイン端に結合され、
請求項1に記載のPMOSボディ電位変調回路(52)とNMOSボディ電位変調回路(53)をさらに備え、
前記C型インバータ(51)における前記PMOS入力デバイス及びNMOS入力デバイスは、それぞれ、前記PMOSボディ電位変調回路(52)とNMOSボディ電位変調回路(53)とにおける、目標MOSデバイスとしての第1のPMOSデバイス(M1)と第1のNMOSデバイス(M3)である
ことを特徴とするプロセスばらつきを防止するC型インバータ。
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