JPH0680824B2 - Ｍｏｓトランジスタ閾値の自動設定装置 - Google Patents
Ｍｏｓトランジスタ閾値の自動設定装置Info
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- JPH0680824B2 JPH0680824B2 JP59108816A JP10881684A JPH0680824B2 JP H0680824 B2 JPH0680824 B2 JP H0680824B2 JP 59108816 A JP59108816 A JP 59108816A JP 10881684 A JP10881684 A JP 10881684A JP H0680824 B2 JPH0680824 B2 JP H0680824B2
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、MOS-FET（絶縁ゲート型電界効果トランジス
タ）の閾値電圧を所望の値に自動的に設定するためのMO
Sトランジスタ閾値の自動設定装置に関する。
タ）の閾値電圧を所望の値に自動的に設定するためのMO
Sトランジスタ閾値の自動設定装置に関する。
第１図および第２図は、それぞれＮチヤネル,Pチヤネル
のMOSトランジスタの一般的な構造を示している。第１
図において、１はＰ型のシリコン基板であり、その表面
の一部にN+型不純物層からなるソース領域２およびドレ
イン領域３が拡散形成され、この両領域2,3間の基板上
にゲート酸化膜（SiO2膜）４を介してゲート電極（たと
えばポリシリコン層）５が形成されている。なお、６は
上記基板１の表面の一部に形成されたP+拡散層からなる
基板電極領域であり、この電極領域６を通じて基板１に
バツクゲートバイアスとして通常はソース電位VSS（接
地電位）が与えられる。このようなＮチヤネルMOSトラ
ンジスタにあつては、ゲート電極５に正の電位が与えら
れることによつて、ソース・ドレイン間が導通状態にな
る。
のMOSトランジスタの一般的な構造を示している。第１
図において、１はＰ型のシリコン基板であり、その表面
の一部にN+型不純物層からなるソース領域２およびドレ
イン領域３が拡散形成され、この両領域2,3間の基板上
にゲート酸化膜（SiO2膜）４を介してゲート電極（たと
えばポリシリコン層）５が形成されている。なお、６は
上記基板１の表面の一部に形成されたP+拡散層からなる
基板電極領域であり、この電極領域６を通じて基板１に
バツクゲートバイアスとして通常はソース電位VSS（接
地電位）が与えられる。このようなＮチヤネルMOSトラ
ンジスタにあつては、ゲート電極５に正の電位が与えら
れることによつて、ソース・ドレイン間が導通状態にな
る。
一方、第２図において、７はＮ型のシリコン基板であ
り、その表面の一部にP+型不純物層からなるソース領域
８およびドレイン領域９が拡散形成され、この両領域8,
9間の基板上にゲート酸化膜４を介してゲート電極５が
形成されている。なお、10は上記基板７の表面の一部に
形成されたN+拡散層からなる基板電極領域であり、この
電極領域10を通じて基板７にバツクゲートバイアスとし
て通常はソース電位VDD（正電位）が与えられる。この
ようなＰチヤネルMOSトランジスタにあつては、ゲート
電極５に接地電位が与えられることによつて、ソース・
ドレイン間が導通状態になる。
り、その表面の一部にP+型不純物層からなるソース領域
８およびドレイン領域９が拡散形成され、この両領域8,
9間の基板上にゲート酸化膜４を介してゲート電極５が
形成されている。なお、10は上記基板７の表面の一部に
形成されたN+拡散層からなる基板電極領域であり、この
電極領域10を通じて基板７にバツクゲートバイアスとし
て通常はソース電位VDD（正電位）が与えられる。この
ようなＰチヤネルMOSトランジスタにあつては、ゲート
電極５に接地電位が与えられることによつて、ソース・
ドレイン間が導通状態になる。
ところで、前記MOSトランジスタを有するLSI等の高集積
化に伴なうトランジスタの微細化により、特にＮチヤネ
ルトランジスタにおいてはドレイン空乏層の電界強度の
増大に起因するチヤネルホツトエレクトロン効果が生じ
てその閾値電圧が正側にシフトし、そのスイツチ動作速
度が低下し、回路の性能が低下するという問題がある。
この問題は、将来の一層の高集積化に際して非常に憂慮
すべき課題である。
化に伴なうトランジスタの微細化により、特にＮチヤネ
ルトランジスタにおいてはドレイン空乏層の電界強度の
増大に起因するチヤネルホツトエレクトロン効果が生じ
てその閾値電圧が正側にシフトし、そのスイツチ動作速
度が低下し、回路の性能が低下するという問題がある。
この問題は、将来の一層の高集積化に際して非常に憂慮
すべき課題である。
また、MOSトランジスタの閾値を製造プロセス上で正確
に定めることは非常に難しく、閾値のばらつきが発生す
る。
に定めることは非常に難しく、閾値のばらつきが発生す
る。
然るに、従来のLSI等にあつては、上述した理由などに
よりMOSトランジスタの閾値電圧のばらつきおよびシフ
トが生じた場合にそれを自動的に補正するための対策が
なされていないので、設計通りの回路特性が得られず、
回路性能の劣化を防ぐことができない。
よりMOSトランジスタの閾値電圧のばらつきおよびシフ
トが生じた場合にそれを自動的に補正するための対策が
なされていないので、設計通りの回路特性が得られず、
回路性能の劣化を防ぐことができない。
本発明は上記の事情に鑑みてなされたもので、MOSトラ
ンジスタのプロセスに起因する閾値のばらつきおよび使
用中に生じる閾値のシフトによる影響を受けないように
閾値を所望値に自動的に設定し得るMOSトランジスタ閾
値の自動設定装置を提供するものである。
ンジスタのプロセスに起因する閾値のばらつきおよび使
用中に生じる閾値のシフトによる影響を受けないように
閾値を所望値に自動的に設定し得るMOSトランジスタ閾
値の自動設定装置を提供するものである。
即ち、本発明のMOSトランジスタ閾値の自動設定装置
は、センサ用MOSトランジスタのゲートに所定のゲート
電圧を供給し、このトランジスタの所定のスイツチング
状態のときにイネーブル信号を発生させ、このイネーブ
ル信号によつて電位発生回路を動作状態にさせてその出
力電位を初期値から所定量シフトさせ、上記電位発生回
路の出力電位を前記センサ用MOSトランジスタの基板お
よび被制御用MOSトランジスタの基板に供給するように
してなることを特徴とするものである。
は、センサ用MOSトランジスタのゲートに所定のゲート
電圧を供給し、このトランジスタの所定のスイツチング
状態のときにイネーブル信号を発生させ、このイネーブ
ル信号によつて電位発生回路を動作状態にさせてその出
力電位を初期値から所定量シフトさせ、上記電位発生回
路の出力電位を前記センサ用MOSトランジスタの基板お
よび被制御用MOSトランジスタの基板に供給するように
してなることを特徴とするものである。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。第３図はLSIの一部を示しており、30は被制御用の
ＮチヤネルMOSトランジスタ、31は閾値設定装置であ
る。上記被制御用トランジスタ30は、たとえばアンドゲ
ートの一部に用いられており、ソースがVSS電源（接地
電位）に接続され、ゲートおよびドレインがそれぞれ他
の回路素子に接続されている。一方、前記設定装置31に
おいて、32はセンサ用のＮチヤネルMOSトランジスタで
あつて、そのソースはVSS電源に接続され、ゲートはゲ
ート電圧VX源に接続され、ドレインは抵抗33を介してV
DD電源に接続されている。34は負電位発生回路であつ
て、初期状態では接地電位を出力し、上記センサ用トラ
ンジスタ32のドレインからVSS電位のイネーブル信号▲
▼を受けて動作状態となつて所定の負電位を出力
し、上記イネーブル信号を受けなくなつてから一定時間
後に接地電位を出力するように構成されており、その出
力電圧は前記センサ用トランジスタ32および被制御用ト
ランジスタ30の基板電位として供給される。
る。第３図はLSIの一部を示しており、30は被制御用の
ＮチヤネルMOSトランジスタ、31は閾値設定装置であ
る。上記被制御用トランジスタ30は、たとえばアンドゲ
ートの一部に用いられており、ソースがVSS電源（接地
電位）に接続され、ゲートおよびドレインがそれぞれ他
の回路素子に接続されている。一方、前記設定装置31に
おいて、32はセンサ用のＮチヤネルMOSトランジスタで
あつて、そのソースはVSS電源に接続され、ゲートはゲ
ート電圧VX源に接続され、ドレインは抵抗33を介してV
DD電源に接続されている。34は負電位発生回路であつ
て、初期状態では接地電位を出力し、上記センサ用トラ
ンジスタ32のドレインからVSS電位のイネーブル信号▲
▼を受けて動作状態となつて所定の負電位を出力
し、上記イネーブル信号を受けなくなつてから一定時間
後に接地電位を出力するように構成されており、その出
力電圧は前記センサ用トランジスタ32および被制御用ト
ランジスタ30の基板電位として供給される。
いま、上記被制御用トランジスタ30およびセンサ用トラ
ンジスタ32は、それぞれバツクゲートバイアスが0Vのと
きの閾値電圧としてプロセスの目標値がたとえば0.8Vに
設定されることによつて0.8V付近となるように製造され
ており、被制御用トランジスタ30の使用中における閾値
電圧をたとえば1.0Vに設定したいものとする。このため
には、前記センサ用トランジスタ32のゲート電圧VXを1.
0Vに設定するものとする。
ンジスタ32は、それぞれバツクゲートバイアスが0Vのと
きの閾値電圧としてプロセスの目標値がたとえば0.8Vに
設定されることによつて0.8V付近となるように製造され
ており、被制御用トランジスタ30の使用中における閾値
電圧をたとえば1.0Vに設定したいものとする。このため
には、前記センサ用トランジスタ32のゲート電圧VXを1.
0Vに設定するものとする。
そうすると、電源投入直後においては負電位発生回路34
の出力は接地電位であつてセンサ用トランジスタ32およ
び被制御用トランジスタ30はそれぞれ閾値電圧が0.8V付
近である。そして、センサ用トランジスタ32はゲート電
圧VXが1.0Vであるのでオン状態になり、負電位発生回路
34はイネーブル信号を受けて所定の負電位を出力するよ
うになる。この負電位出力によつてセンサ用トランジス
タ32および被制御用トランジスタ30はそれぞれ閾値電圧
が正側へシフトし、1.0Vより大きくなろうとする。しか
し、このとき、センサ用トランジスタ32がオフ状態に反
転し、負電位発生回路34はイネーブル信号を受けなくな
つてその出力が一定時間保持される。やがて、負電位発
生回路34の出力が接地電位に近づくと、再びセンサ用ト
ランジスタ32がオンになつて前述したように負電位が出
力するようになる。このような動作の繰り返しによつ
て、結果的にセンサ用トランジスタ32の閾値電圧はその
ゲート電圧VX1.0の近傍に保持され、被制御用トランジ
スタ30の閾値電圧も上記センサ用トランジスタ32と同様
のバツクゲートバイアス依存性を有するので1.0V近傍に
保持されることになる。
の出力は接地電位であつてセンサ用トランジスタ32およ
び被制御用トランジスタ30はそれぞれ閾値電圧が0.8V付
近である。そして、センサ用トランジスタ32はゲート電
圧VXが1.0Vであるのでオン状態になり、負電位発生回路
34はイネーブル信号を受けて所定の負電位を出力するよ
うになる。この負電位出力によつてセンサ用トランジス
タ32および被制御用トランジスタ30はそれぞれ閾値電圧
が正側へシフトし、1.0Vより大きくなろうとする。しか
し、このとき、センサ用トランジスタ32がオフ状態に反
転し、負電位発生回路34はイネーブル信号を受けなくな
つてその出力が一定時間保持される。やがて、負電位発
生回路34の出力が接地電位に近づくと、再びセンサ用ト
ランジスタ32がオンになつて前述したように負電位が出
力するようになる。このような動作の繰り返しによつ
て、結果的にセンサ用トランジスタ32の閾値電圧はその
ゲート電圧VX1.0の近傍に保持され、被制御用トランジ
スタ30の閾値電圧も上記センサ用トランジスタ32と同様
のバツクゲートバイアス依存性を有するので1.0V近傍に
保持されることになる。
なお、負電位発生回路34の負電位出力によりセンサ用ト
ランジスタ32がオフになると、負電位発生回路34はイネ
ーブル信号を受けなくなつて停止状態になるので、その
負電位出力によつてバツクゲートバイアスが必要以上に
負側へシフトすることはない。また、センサ用トランジ
スタ32がオフ状態のときに被制御用トランジスタ30のバ
ツクゲートバイアスが正側へシフトするような影響を受
けても、このとき直ちにセンサ用トランジスタ32がオン
状態になつて負電位発生回路34が負電位を出力するの
で、上記正側へのシフトは直ちに修正される。
ランジスタ32がオフになると、負電位発生回路34はイネ
ーブル信号を受けなくなつて停止状態になるので、その
負電位出力によつてバツクゲートバイアスが必要以上に
負側へシフトすることはない。また、センサ用トランジ
スタ32がオフ状態のときに被制御用トランジスタ30のバ
ツクゲートバイアスが正側へシフトするような影響を受
けても、このとき直ちにセンサ用トランジスタ32がオン
状態になつて負電位発生回路34が負電位を出力するの
で、上記正側へのシフトは直ちに修正される。
即ち、上述した動作により、被制御用トランジスタ30の
閾値電圧はプロセスのばらつきの影響を受けることなく
一定に保持される。
閾値電圧はプロセスのばらつきの影響を受けることなく
一定に保持される。
また、上記LSIの使用中に何らかの理由により各トラン
ジスタ30,32の閾値電圧が正側へシフトしてセンサ用ト
ランジスタ32がオンになつたとすると、負電位発生回路
34の出力によりセンサ用トランジスタ32がオンになるま
でバツクゲートバイアスを上昇させるようになるので、
上記閾値電圧の正側のシフトを打ち消すように作用して
元の1.0V付近に保持するようになる。
ジスタ30,32の閾値電圧が正側へシフトしてセンサ用ト
ランジスタ32がオンになつたとすると、負電位発生回路
34の出力によりセンサ用トランジスタ32がオンになるま
でバツクゲートバイアスを上昇させるようになるので、
上記閾値電圧の正側のシフトを打ち消すように作用して
元の1.0V付近に保持するようになる。
同様に、上記LSIの使用中に何らかの理由により各トラ
ンジスタ30,32の閾値電圧が負側へシフトしてセンサ用
トランジスタ32がオンになつたとすると、負電位発生回
路34が動作状態となつてセンサ用トランジスタ32がオフ
状態になるまでバツクゲートバイアスが低下するので、
上記閾値電圧の負側のシフトを直ちに打ち消すように作
用して元の1.0V付近に保持するようになる。
ンジスタ30,32の閾値電圧が負側へシフトしてセンサ用
トランジスタ32がオンになつたとすると、負電位発生回
路34が動作状態となつてセンサ用トランジスタ32がオフ
状態になるまでバツクゲートバイアスが低下するので、
上記閾値電圧の負側のシフトを直ちに打ち消すように作
用して元の1.0V付近に保持するようになる。
なお、センサ用トランジスタ32により被制御用トランジ
スタ30と同様のホツトチヤネル効果などによる影響によ
る閾値変化をセンスするためには、センサ用トランジス
タ32のオン動作状態の期間が長い方が好ましい。そこ
で、センサ用トランジスタ32のVSS電位出力（イネーブ
ル信号）が発生しても直ぐには負電位発生回路34が動作
しない（換言すれば、その出力によるバツクゲートバイ
アスによつてセンサ用トランジスタ32は閾値電圧が小さ
くなつてオン状態になつている）ように前記イネーブル
信号に対して遅延を与える遅延手段を設けるようにして
もよい。
スタ30と同様のホツトチヤネル効果などによる影響によ
る閾値変化をセンスするためには、センサ用トランジス
タ32のオン動作状態の期間が長い方が好ましい。そこ
で、センサ用トランジスタ32のVSS電位出力（イネーブ
ル信号）が発生しても直ぐには負電位発生回路34が動作
しない（換言すれば、その出力によるバツクゲートバイ
アスによつてセンサ用トランジスタ32は閾値電圧が小さ
くなつてオン状態になつている）ように前記イネーブル
信号に対して遅延を与える遅延手段を設けるようにして
もよい。
また、各トランジスタ30,32の閾値のバツクゲートバイ
アスに対する依存性を変えるように変形実施してもよ
く、この依存性を変えるためには上記トランジスタ30,3
2それぞれの基板の不純物濃度を変えるなどにより実現
可能である。
アスに対する依存性を変えるように変形実施してもよ
く、この依存性を変えるためには上記トランジスタ30,3
2それぞれの基板の不純物濃度を変えるなどにより実現
可能である。
また、各トランジスタ30,32のバツクゲートバイアスが0
Vのときの閾値電圧がたとえば0Vとなるようにプロセス
の目標値を設定して製造した場合、通常はセンサ用トラ
ンジスタ32のゲート電圧VXとして1.0Vを与えることによ
り被制御用トランジスタ30の閾値電圧を1.0V近傍の値に
保持しておき、被制御用トランジスタ30を高速動作させ
たいときにはその閾値電圧が0Vになるようにそのバツク
ゲートバイアスを0Vにすればよく、そのためには前記ゲ
ート電圧VXを0Vにしてセンサ用トランジスタ32をオフに
し、イネーブル信号を非アクテイブ状態にし、負電位発
生回路34の動作を停止状態にすればよい。
Vのときの閾値電圧がたとえば0Vとなるようにプロセス
の目標値を設定して製造した場合、通常はセンサ用トラ
ンジスタ32のゲート電圧VXとして1.0Vを与えることによ
り被制御用トランジスタ30の閾値電圧を1.0V近傍の値に
保持しておき、被制御用トランジスタ30を高速動作させ
たいときにはその閾値電圧が0Vになるようにそのバツク
ゲートバイアスを0Vにすればよく、そのためには前記ゲ
ート電圧VXを0Vにしてセンサ用トランジスタ32をオフに
し、イネーブル信号を非アクテイブ状態にし、負電位発
生回路34の動作を停止状態にすればよい。
また、前記負電位発生回路34は種々の構成が可能である
が、単一電源を使用する場合には通常の基板バイアス発
生回路と同様にチヤージポンプ回路を利用すればよく、
その一例を第４図に示す。即ち、41は３段のインバータ
を用いたリング発振器、42は上記発振器41の出力および
イネーブル信号▲▼を入力する２入力ノアゲー
ト、43および44はキヤパシタ、45および46はダイオード
（通常はダイオード接続されたMOSトランジスタ）であ
る。いま、イネーブル信号がアクテイブ（VSS電位）に
なると、発振器41の出力パルスがノアゲート42を通過
し、その正の半波期間にダイオード45がオンになり、負
の半波期間にダイオード46がオンになつて出力側のキヤ
パシタ44に電荷が蓄積され、出力ノード47に負電位が現
われる。これに対してイネーブル信号がアクテイブでな
くなると、ノアゲート42の出力はロウレベル（VSS電
位）になり、前記したようなチヤージポンプ作用が行な
われなくなり、キヤパシタ44の蓄積電荷は徐々に放電
し、出力ノード47の電位は次第に接地電位に近づいてい
く。
が、単一電源を使用する場合には通常の基板バイアス発
生回路と同様にチヤージポンプ回路を利用すればよく、
その一例を第４図に示す。即ち、41は３段のインバータ
を用いたリング発振器、42は上記発振器41の出力および
イネーブル信号▲▼を入力する２入力ノアゲー
ト、43および44はキヤパシタ、45および46はダイオード
（通常はダイオード接続されたMOSトランジスタ）であ
る。いま、イネーブル信号がアクテイブ（VSS電位）に
なると、発振器41の出力パルスがノアゲート42を通過
し、その正の半波期間にダイオード45がオンになり、負
の半波期間にダイオード46がオンになつて出力側のキヤ
パシタ44に電荷が蓄積され、出力ノード47に負電位が現
われる。これに対してイネーブル信号がアクテイブでな
くなると、ノアゲート42の出力はロウレベル（VSS電
位）になり、前記したようなチヤージポンプ作用が行な
われなくなり、キヤパシタ44の蓄積電荷は徐々に放電
し、出力ノード47の電位は次第に接地電位に近づいてい
く。
なお、上記実施例は被制御用トランジスタ30およびセン
サ用トランジスタ32が共にＮチヤネルの場合を示した
が、Ｐチヤネルの場合には第５図に示すように閾値設定
装置51を構成すればよい。即ち、被制御用のＰチヤネル
トランジスタ50のソースがVDD電源（たとえば＋5V）に
接続されるものとすれば、センサ用のＰチヤネルトラン
ジスタ52はソースがVDD電源に、ゲートがゲート電圧VX
源に、ドレインが抵抗53を介してVSS電源にそれぞれ接
続される。そして、センサ用トランジスタ52のドレイン
電位はインバータ55により反転されて正電位発生回路54
のイネーブル信号入力端に導かれる。この正電位発生回
路54は、初期状態にはVDD電位を出力し、イネーブル信
号を受けると動作状態となつて出力が正方向にシフト
し、イネーブル信号を受けなくなると一定時間後に出力
が初期値に戻るものであり、その出力は前記トランジス
タ50,52のバツクゲートバイアスとして与えられてい
る。
サ用トランジスタ32が共にＮチヤネルの場合を示した
が、Ｐチヤネルの場合には第５図に示すように閾値設定
装置51を構成すればよい。即ち、被制御用のＰチヤネル
トランジスタ50のソースがVDD電源（たとえば＋5V）に
接続されるものとすれば、センサ用のＰチヤネルトラン
ジスタ52はソースがVDD電源に、ゲートがゲート電圧VX
源に、ドレインが抵抗53を介してVSS電源にそれぞれ接
続される。そして、センサ用トランジスタ52のドレイン
電位はインバータ55により反転されて正電位発生回路54
のイネーブル信号入力端に導かれる。この正電位発生回
路54は、初期状態にはVDD電位を出力し、イネーブル信
号を受けると動作状態となつて出力が正方向にシフト
し、イネーブル信号を受けなくなると一定時間後に出力
が初期値に戻るものであり、その出力は前記トランジス
タ50,52のバツクゲートバイアスとして与えられてい
る。
而して、上記センサ用トランジスタ52の製造時において
バツクゲートバイアスを5V（VDD電位）としたときの閾
値電圧の目標値を−0.8V（したがつて、実際値は−0.8V
付近になる）とし、センサ用トランジスタ52の使用中に
おける閾値電圧を−1.0Vとしたい場合、センサ用トラン
ジスタ52のゲート電圧VXを−1.0Vとすれば、電源投入直
後においてセンサ用トランジスタ52はオンになり、その
ドレイン電位はVDDになり、インバータ55の出力はVSS電
位になつてイネーブル信号がアクテイブになるので正電
位発生回路54が動作状態になる。これによつて、トラン
ジスタ50,52のバツクゲートバイアスは正の方向にシフ
トし、それぞれの閾値電圧は負方向へシフトし、やがて
センサ用トランジスタ52は閾値電圧が−1.0Vより小さく
（絶対値は大きく）なつてオフ状態になる。これによつ
て、イネーブル信号はアクテイブでなくなり、正電位発
生回路54の動作は停止状態となる。上記の動作過程で被
制御用トランジスタ50の閾値電圧もセンサ用トランジス
タ52の閾値電圧の減少分と同じだけ負方向へシフトする
ので、被制御用トランジスタ50の閾値電圧の初期値が−
0.8V近傍の値であれば−1.0V近傍の値にシフトしてほぼ
一定に保持される。そして、センサ用トランジスタ52お
よび被制御用トランジスタ50の動作中に何らかの理由で
その閾値電圧がシフトするようなことがあつても、前記
実施例における自動設定動作に準じて閾値は一定に保持
されるようになる。
バツクゲートバイアスを5V（VDD電位）としたときの閾
値電圧の目標値を−0.8V（したがつて、実際値は−0.8V
付近になる）とし、センサ用トランジスタ52の使用中に
おける閾値電圧を−1.0Vとしたい場合、センサ用トラン
ジスタ52のゲート電圧VXを−1.0Vとすれば、電源投入直
後においてセンサ用トランジスタ52はオンになり、その
ドレイン電位はVDDになり、インバータ55の出力はVSS電
位になつてイネーブル信号がアクテイブになるので正電
位発生回路54が動作状態になる。これによつて、トラン
ジスタ50,52のバツクゲートバイアスは正の方向にシフ
トし、それぞれの閾値電圧は負方向へシフトし、やがて
センサ用トランジスタ52は閾値電圧が−1.0Vより小さく
（絶対値は大きく）なつてオフ状態になる。これによつ
て、イネーブル信号はアクテイブでなくなり、正電位発
生回路54の動作は停止状態となる。上記の動作過程で被
制御用トランジスタ50の閾値電圧もセンサ用トランジス
タ52の閾値電圧の減少分と同じだけ負方向へシフトする
ので、被制御用トランジスタ50の閾値電圧の初期値が−
0.8V近傍の値であれば−1.0V近傍の値にシフトしてほぼ
一定に保持される。そして、センサ用トランジスタ52お
よび被制御用トランジスタ50の動作中に何らかの理由で
その閾値電圧がシフトするようなことがあつても、前記
実施例における自動設定動作に準じて閾値は一定に保持
されるようになる。
なお、前記正電位発生回路54の一例を第６図に示してお
り、これは第４図を参照して前述した負電位発生回路に
比べてダイオード45′,46′の極性の向きがダイオー
ド）第４図45,46）とは逆になつており、上記ダイオー
ド45′のカソードがVDD電源に接続されている点が異な
り、その他は同じであるので同一符号を付している。し
たがつて、イネーブル信号がアクテイブになると、チヤ
ージポンプ作用により出力ノード47の電位が初期値のV
DDから正方向に変化し、イネーブル信号がアクテイブで
なくなると、チヤージポンプ作用が行なわれなくなつて
出力ノード47の電位は次第に初期値まで戻るようにな
る。
り、これは第４図を参照して前述した負電位発生回路に
比べてダイオード45′,46′の極性の向きがダイオー
ド）第４図45,46）とは逆になつており、上記ダイオー
ド45′のカソードがVDD電源に接続されている点が異な
り、その他は同じであるので同一符号を付している。し
たがつて、イネーブル信号がアクテイブになると、チヤ
ージポンプ作用により出力ノード47の電位が初期値のV
DDから正方向に変化し、イネーブル信号がアクテイブで
なくなると、チヤージポンプ作用が行なわれなくなつて
出力ノード47の電位は次第に初期値まで戻るようにな
る。
なお、上記実施例のＰチヤネルタイプの第５図の回路の
場合にも、前述したようなＮチヤネルタイプの第３図の
回路の場合に準じて各種の変形実施が可能である。
場合にも、前述したようなＮチヤネルタイプの第３図の
回路の場合に準じて各種の変形実施が可能である。
また、前記各実施例では、センサ用トランジスタと被制
御用トランジスタとを同一チップに形成したが、別チッ
プに形成するようにしてもよい。
御用トランジスタとを同一チップに形成したが、別チッ
プに形成するようにしてもよい。
上述したように本発明のMOSトランジスタ閾値の自動設
定装置によれば、被制御用MOSトランジスタの閾値がプ
ロセスに起因してばらついていても使用中にシフトする
ようなことがあつても、センサ用トランジスタのゲート
電圧の大きさに関連する所望値となるように前記閾値を
自動的に設定することができる効果がある。
定装置によれば、被制御用MOSトランジスタの閾値がプ
ロセスに起因してばらついていても使用中にシフトする
ようなことがあつても、センサ用トランジスタのゲート
電圧の大きさに関連する所望値となるように前記閾値を
自動的に設定することができる効果がある。
第１図および第２図はそれぞれＮチヤネルMOS-FET、Ｐ
チヤネルMOS-FETの一般的な構造を示す図、第３図は本
発明に係るMOSトランジスタ閾値の自動設定装置の一実
施例を示す回路図、第４図は第３図の負電位発生回路の
一例を示す回路図、第５図は本発明の他の実施例を示す
回路図、第６図は第５図の正電位発生回路の一例を示す
回路図である。 30,50…被制御用トランジスタ、31,51…閾値設定装置、
32,52…センサ用トランジスタ、34,54…電位発生回路。
チヤネルMOS-FETの一般的な構造を示す図、第３図は本
発明に係るMOSトランジスタ閾値の自動設定装置の一実
施例を示す回路図、第４図は第３図の負電位発生回路の
一例を示す回路図、第５図は本発明の他の実施例を示す
回路図、第６図は第５図の正電位発生回路の一例を示す
回路図である。 30,50…被制御用トランジスタ、31,51…閾値設定装置、
32,52…センサ用トランジスタ、34,54…電位発生回路。
Claims (9)
- 【請求項１】被制御用MOSトランジスタの閾値電圧を所
定値に自動的に設定するためのMOSトランジスタ閾値の
自動設定装置であって、 センサ用MOSトランジスタを有する制御回路と、 前記被制御用MOSトランジスタの閾値電圧をVTHに設定す
る場合には、前記センサ用MOSトランジスタのゲート電
圧VXを前記VTHに設定する手段と、 前記センサ用MOSトランジスタがオン状態のときは、前
記センサ用MOSトランジスタがオフ状態になるような第
１バックゲートバイアスを前記センサ用MOSトランジス
タの基板に供給すると共に前記第１バックゲートバイア
スを前記被制御用MOSトランジスタの基板に供給し、前
記センサ用MOSトランジスタがオフ状態のときは、前記
センサ用MOSトランジスタがオン状態になるような第２
バックゲートバイアスを前記センサ用MOSトランジスタ
の基板に供給すると共に前記第２バックゲートバイアス
を前記被制御用MOSトランジスタの基板に供給すること
により、前記センサ用MOSトランジスタの閾値電圧及び
前記被制御用MOSトランジスタの閾値電圧を前記センサ
用MOSトランジスタのゲート電圧VXの近傍に保持する電
位発生回路と を具備することを特徴とするMOSトランジスタ閾値の自
動設定装置。 - 【請求項２】前記センサ用MOSトランジスタは、前記被
制御用MOSトランジスタと同一導電型であることを特徴
とする特許請求の範囲第１項記載のMOSトランジスタ閾
値の自動設定装置。 - 【請求項３】前記センサ用MOSトランジスタ及び前記被
制御用MOSトランジスタは、それぞれの閾値電圧のバッ
クゲートバイアスに対する依存性がほぼ同じであること
を特徴とする特許請求の範囲第２項記載のMOSトランジ
スタ閾値の自動設定装置。 - 【請求項４】前記センサ用MOSトランジスタ及び前記被
制御用MOSトランジスタは、それぞれＮチャネル型であ
り、 前記電位発生回路は、前記センサ用MOSトランジスタが
オン状態のときは、前記センサ用MOSトランジスタの基
板電位及び前記被制御用MOSトランジスタの基板電位を
低下させて前記センサ用MOSトランジスタ及び前記被制
御用MOSトランジスタの閾値電圧を上昇させ、前記セン
サ用MOSトランジスタがオフ状態のときは、前記センサ
用MOSトランジスタの基板電位及び前記被制御用MOSトラ
ンジスタの基板電位を上昇させて前記センサ用MOSトラ
ンジスタ及び前記被制御用MOSトランジスタの閾値電圧
を下降させる ことを特徴とする特許請求の範囲第１項記載のMOSトラ
ンジスタ閾値の自動設定装置。 - 【請求項５】前記センサ用MOSトランジスタ及び前記被
制御用MOSトランジスタは、それぞれＰチャネル型であ
り、 前記電位発生回路は、前記センサ用MOSトランジスタが
オン状態のときは、前記センサ用MOSトランジスタの基
板電位及び前記被制御用MOSトランジスタの基板電位を
上昇させて前記センサ用MOSトランジスタ及び前記被制
御用MOSトランジスタの閾値電圧を低下させ、前記セン
サ用MOSトランジスタがオフ状態のときは、前記センサ
用MOSトランジスタの基板電位及び前記被制御用MOSトラ
ンジスタの基板電位を低下させて前記センサ用MOSトラ
ンジスタ及び前記被制御用MOSトランジスタの閾値電圧
を上昇させる ことを特徴とする特許請求の範囲第１項記載のMOSトラ
ンジスタ閾値の自動設定装置。 - 【請求項６】前記センサ用MOSトランジスタが形成され
る半導体チップの単一電源の下で前記電位発生回路が動
作することを特徴とする特許請求の範囲第１項記載のMO
Sトランジスタ閾値の自動設定装置。 - 【請求項７】前記被制御用MOSトランジスタは、ソース
と基板が互いに接続されておらず、前記センサ用MOSト
ランジスタは、前記被制御用MOSトランジスタと同一半
導体チップ上または別チップ上に設けられていることを
特徴とする特許請求の範囲第１項記載のMOSトランジス
タ閾値の自動設定装置。 - 【請求項８】前記センサ用MOSトランジスタのソース
は、第１電源に接続され、ドレインは、抵抗を介して第
２電源に接続されると共に前記電位発生回路に接続され
ていることを特徴とする特許請求の範囲第１項記載のMO
Sトランジスタ閾値の自動設定装置。 - 【請求項９】前記電位発生回路は、前記制御回路の出力
レベルの微小変動を増幅する手段を備えていることを特
徴とする特許請求の範囲第８項記載のMOSトランジスタ
閾値の自動設定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59108816A JPH0680824B2 (ja) | 1984-05-29 | 1984-05-29 | Ｍｏｓトランジスタ閾値の自動設定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59108816A JPH0680824B2 (ja) | 1984-05-29 | 1984-05-29 | Ｍｏｓトランジスタ閾値の自動設定装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60253254A JPS60253254A (ja) | 1985-12-13 |
| JPH0680824B2 true JPH0680824B2 (ja) | 1994-10-12 |
Family
ID=14494234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59108816A Expired - Lifetime JPH0680824B2 (ja) | 1984-05-29 | 1984-05-29 | Ｍｏｓトランジスタ閾値の自動設定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680824B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011007637A (ja) * | 2009-06-25 | 2011-01-13 | Panasonic Electric Works Co Ltd | 物理量センサ |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4620522B2 (ja) * | 2005-05-11 | 2011-01-26 | 旭化成エレクトロニクス株式会社 | 半導体回路 |
| JP2007073143A (ja) * | 2005-09-07 | 2007-03-22 | Elpida Memory Inc | 半導体記憶装置 |
| CN101510769B (zh) * | 2009-04-03 | 2011-07-06 | 浙江大学 | 体电位调制器和c类反向器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5691531A (en) * | 1979-12-26 | 1981-07-24 | Toshiba Corp | Controller for gate threshold value |
-
1984
- 1984-05-29 JP JP59108816A patent/JPH0680824B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011007637A (ja) * | 2009-06-25 | 2011-01-13 | Panasonic Electric Works Co Ltd | 物理量センサ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60253254A (ja) | 1985-12-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |