JP4221274B2 - 半導体集積回路および電源電圧・基板バイアス制御回路 - Google Patents

Description

本発明は半導体集積回路および電源電圧・基板バイアス制御回路に関する。

近年、半導体集積回路は益々微小化されている。これに伴い半導体集積回の製造工程におけるばらつきが半導体集積回路の性能、特に閾値に大きな影響を与える。半導体集積回路内のトランジスタの閾値のばらつきを制御する公知技術が、以下に示す文献に記載されている。

図１２に示す非特許文献１は、動作時のトランジスタの閾値を調節する技術を開示している。この技術では、リーク電流モニタＬＣＭがトランジスタＴ_ｍｏｎの基板電流Ｉ_ｍｏｎによって、トランジスタＴ_ｃｈｉｐの基板電流Ｉ_ｃｈｉｐをモニタする。基板電流Ｉ_ｍｏｎが目標値となるように基板バイアス発生回路ＳＳＢを動作させることによって、基板電流Ｉ_ｃｈｉｐが制御される。その結果、チップ内のトランジスタＴ_ｃｈｉｐのしきい値が制御され得る。

図１３に示す非特許文献２は、トランジスタの閾値と電源電圧とを同時に制御する技術を開示している。制御回路は、半導体集積回路が最大動作周波数を得ることができるようにＶＰＰおよびＶＮＮを制御する。

図１４に示す非特許文献３は、トランジスタのしきい値を制御する技術を開示している。半導体集積回路が最大動作周波数を得ることができるように、トランジスタＴ_Ｌの基板電位を制御している。

特許文献１は、動作電源電圧が相違していても論理閾値電圧が揃えられ、その論理閾値電圧を中心に信号を入出力することができるように構成されている。動作電源電圧の異なる回路ブロック間の信号伝達のために、回路ブロック間にレベル変換回路などの付加回路を利用する必要がなくなる。

また、一般に、半導体集積回路に用いられる電源電圧および基板バイアスは、それらの間の電位差を維持するように制御される。よって、動作状態によって電源電圧が変化した場合には、基板バイアスは電源電圧と或る電位差を維持しながら変化する。電源電圧および基板バイアスはデジタル値によって制御される。従来においては、電源電圧および基板バイアスをデジタル値によって制御するために、汎用のＤＡＣ（Digital-Analogue Converter）が用いられていた。
特開２００２−１１１４７０号公報 Kuroda等によるIEEE J. "Solid-State Circuits", vol.31, 1996 (pp1770-1779) Mizuno等によるISSCC Digest of Tech. Papers, 1996(pp300-301) Tschanz等によるISSCC Digest of Tech. Papers, 2002(pp422-423)

非特許文献１に開示された基板バイアス発生回路ＳＳＢはフィードバック制御されている。よって、基板電流Ｉ_ｃｈｉｐが大電流になった場合に、基板バイアス発生回路ＳＳＢが追従することができず、基板電流Ｉ_ｃｈｉｐが安定するまでに時間がかかる。さらに、基板バイアス発生回路ＳＳＢはチャージポンプ回路ＣＰを有し、基板電流Ｉ_ｃｈｉｐはこのチャージポンプ回路ＣＰを電流源として駆動される。基板電流Ｉ_ｃｈｉｐが大電流になった場合に基板電流Ｉ_ｃｈｉｐの安定化に時間がかかると、トランジスタＴ_ｃｈｉｐはラッチアップする可能性がある。

非特許文献２に開示された技術では、ＶＰＰおよびＶＮＮがともに変化することで、トランジスタの電源電圧と閾値とが同時に変化し、それぞれを独立に変化させることができないという問題点がある。

非特許文献３に開示された技術では、ＮＭＯＳトランジスタＴ_Ｎの基板電位がグランド電位ＧＮＤ付近であるので、ＮＭＯＳトランジスタＴ_Ｎの閾値を調整するために必要な基板電位が負である場合が生じる。しかし、通常、半導体集積回路内には、グランド電位ＧＮＤ以下の負の電源を有しない。従って、ＰＭＯＳトランジスタＴ_ｐの基板電位は半導体集積回路内で発生させることができるのに対し、ＮＭＯＳトランジスタＴ_Ｎの基板電位は外部（ＶＢＮｅｘｔ）から供給しなければならないという問題がある。

特許文献１に開示された技術は、単に閾値電圧をある閾値電圧に揃えるものであり、非特許文献３に関して上述した問題と同様の問題を含む。

また、半導体集積回路に用いられる電源電圧および基板バイアスを制御するためにＤＡＣを用いた場合には、電源電圧の制御と基板バイアスの制御とにそれぞれ独立のＤＡＣが必要であった。さらに、電源電圧が異なる回路ブロックが半導体集積回路内に存在する場合には、電源電圧の制御および基板バイアスの制御のそれぞれについて回路ブロックごとに独立のＤＡＣが必要であった。

そこで、本発明の目的は、スイッチング素子の閾値電圧のばらつきを補償するために、フィードバック回路および基板バイアス専用の外部電源を必要としない半導体集積回路を提供することである。

また、本発明の目的は、半導体集積回路に供給される電源電圧および基板バイアスを制御することができる電源電圧・基板バイアス制御回路を提供することである。

本発明に従った実施の形態による半導体集積回路は、半導体基板と、前記半導体基板の表面に形成され、電気的に分離された複数のウェル領域と、前記複数のウェル領域に製造された複数のＭＯＳトランジスタと、実測された前記複数のＭＯＳトランジスタの閾値電圧における製造ばらつきに基づいて前記複数のウェル領域のそれぞれに基板バイアスを与え、前記複数のＭＯＳトランジスタの各閾値電圧を規定の閾値電圧へ適合させる基板バイアス発生回路と、前記複数のＭＯＳトランジスタに電圧を供給する電圧源とを備え、前記基板バイアス発生回路は、前記電圧源が変化しても、前記複数のＭＯＳトランジスタのソースと前記半導体基板との間に与えられる電圧を一定に維持することを特徴とする。

本発明に従った他の実施の形態による半導体集積回路は、半導体基板と、前記半導体基板の表面に形成され、電気的に分離された複数のウェル領域と、前記複数のウェル領域に製造された複数のＭＯＳトランジスタと、前記複数のＭＯＳトランジスタと同一の条件で製造された複数の閾値電圧測定用素子と、実測された前記複数の閾値電圧測定用素子の閾値電圧における製造ばらつきに基づいて前記複数のウェル領域のそれぞれに基板バイアスを与え、前記複数のＭＯＳトランジスタの各閾値電圧を規定の閾値電圧へ適合させる基板バイアス発生回路と、前記複数のＭＯＳトランジスタに電圧を供給する電圧源とを備え、前記基板バイアス発生回路は、前記電圧源が変化しても、前記複数のＭＯＳトランジスタのソースと前記半導体基板との間に与えられる電圧を一定に維持することを特徴とする。

本発明に従った他の実施の形態による電源電圧・基板バイアス制御回路は、半導体集積回路へ印加する電源電圧および前記電源電圧に対する基板バイアスを制御する電源電圧・基板バイアス制御回路であって、前記電源電圧・基板バイアス制御回路へ定電圧を供給する定電圧源と、前記定電圧源に接続され、該定電圧源の電圧から複数の基準電圧を生成するラダー抵抗と、前記ラダー抵抗に接続されており、前記電源電圧および前記基板バイアスの関係を表す第１のデジタル値を入力し、前記第１のデジタル値に基づいて前記複数の基準電圧のいずれかを前記基板バイアスの候補として選択する複数の第１の選択回路と、前記ラダー抵抗に接続されており、前記電源電圧を表す第２のデジタル値を入力し、前記第２のデジタル値に基づいて前記複数の基準電圧のうち第１の基準電圧を前記電源電圧として前記半導体集積回路へ出力し、尚且つ、前記半導体集積回路へ前記基板バイアスを出力する基板バイアス回路を、前記第２のデジタル値に基づいて前記複数の第１の選択回路の中から選択する第２の選択回路とを備えている。

本発明による半導体集積回路は、フィードバック回路および基板バイアス専用の外部電源を導入することなく、スイッチング素子の閾値電圧の製造時のばらつきを補償することができる。

本発明による電源電圧・基板バイアス制御回路は、半導体集積回路に供給される電源電圧および基板バイアスを制御することができる。

以下、図面を参照し、本発明による実施の形態を説明する。これらの実施の形態は本発明を限定するものではない。

まず、本発明に係る半導体集積回路の実施形態を説明する。本発明の実施の形態による半導体集積回路は、ＭＯＳトランジスタの製造時に実測された閾値電圧に基づいた基板バイアスを与える基板バイアス発生回路を備えている。それにより、半導体集積回路は、フィードバック回路および基板バイアス専用の外部電源を用いることなくＭＯＳトランジスタの閾値電圧を所望の値に合わせ込むことができる。

（第１の実施形態）
図１は、本発明に係る第１の実施の形態に従ったＬＳＩ１００のブロック図である。ＬＳＩ１００は、Ｐ型ＭＯＳトランジスタＭＰ（以下、トランジスタＭＰともいう）、Ｎ型ＭＯＳトランジスタＭＮ（以下、トランジスタＭＮともいう）、基板バイアス発生回路ＢＰ（以下、バイアス発生回路ＢＰともいう）および基板バイアス発生回路ＢＮ（以下、バイアス発生回路ＢＮともいう）を備えている。

図２は、トランジスタＭＰおよびトランジスタＭＮの概略的な断面図である。トランジスタＭＰおよびＭＮはともに半導体基板５の表面に形成される。トランジスタＭＰは、Ｎ型のウェル領域１０内に形成されている。トランジスタＭＮは、Ｐ型のウェル領域２０内に形成されている。Ｎウェル領域１０とＰウェル領域２０との間には素子分離領域（図示せず）が設けられており、Ｎウェル領域１０とＰウェル領域２０とは互いに絶縁されている。

図２においては、ウェル領域１０および２０は１つずつ示されているが、実際には、ウェル領域１０および２０はともに複数形成されている。複数のＮウェル領域１０は互いに絶縁されており、複数のＰウェル領域２０も互いに絶縁されている。尚、図２において、トランジスタＭＰおよびＭＮはそれぞれウェル領域１０および２０に１つずつ示されているが、トランジスタＭＰおよびＭＮは、Ｎウェル領域１０およびＰウェル領域２０に複数形成されていてもよい。

バイアス発生回路ＢＮはＰウェル領域２０のそれぞれに対して設けられている。バイアス発生回路ＢＮはＮウェル領域１０のそれぞれに対して設けられている。これにより、バイアス発生回路ＢＰおよびバイアス発生回路ＢＮは、トランジスタＭＰおよびトランジスタＭＮのそれぞれに基板バイアスを与えることができる。

ＬＳＩ１００の外部から導入している電源電圧はＶＤＤＣである。グランドＧＮＤは接地電位である。グランドＧＮＤは、トランジスタＭＮのソースに接続されている。外部電源ＶＤＤＣは、トランジスタＭＰのソースに接続されており、グランドＧＮＤよりも高い電圧を供給する。

バイアス発生回路ＢＰは、演算増幅器ＯＰＰ、ＤＡコンバータＤＡＣＰおよび制御回路ＣＴＬＰを備えている。バイアス発生回路ＢＮは、演算増幅器ＯＰＮ、ＤＡコンバータＤＡＣＮおよび制御回路ＣＴＬＮを備えている。演算増幅器ＯＰＮの基準となる入力電圧Ｖｒは、グランドＧＮＤの電圧よりも大きな電圧である。制御回路ＣＴＬＮおよびＣＴＬＰは記憶部ＳＴＮおよびＳＴＰを有する。

ところで、トランジスタＭＮおよびＭＰの閾値電圧は、製造時にばらつきが起こる。これら製造ばらつきのあるトランジスタの閾値電圧は、製造時（ウェハーテスト）において実測され、本実施形態では、この実測されたデータに基づいて、ウェル領域１０および２０のそれぞれに印加すべき基板バイアスの値を決定する。

一般に、狭い範囲の同一ウェル内に形成されたトランジスタはほぼ等しい特性を有する。ウェルの距離が離れるに従って、トランジスタＭＮおよびＭＰの閾値電圧は、ウェル領域ごとにばらつく。本実施の形態では、バイアス発生回路ＢＮは、Ｐウェル領域２０ごとに設け、Ｐウェル領域２０ごとに所定の基板バイアスを印加する。バイアス発生回路ＢＰは、Ｎウェル領域１０ごとに設け、Ｎウェル領域１０ごとに所定の基板バイアスを印加する。

記憶部ＳＴＮおよびＳＴＰは、トランジスタＭＮおよびＭＰの製造時に実測された閾値電圧の製造ばらつきに基づいて決定した基板バイアスの値を予め格納している。記憶部ＳＴＮおよびＳＴＰは、例えば、ヒューズまたは不揮発性メモリ等でよい。制御回路ＣＴＬＮおよびＣＴＬＰは、記憶部ＳＴＮおよびＳＴＰに格納された基板バイアスの情報を、それぞれＤＡコンバータＤＡＣＮおよびＤＡＣＰへデジタル信号として送信する。ＤＡコンバータＤＡＣＮおよびＤＡＣＰはこのデジタル信号に従って基板バイアスを発生する。演算増幅器ＯＰＮはこの基板バイアスを低い出力インピーダンスで供給するために設けられている。このように、バイアス発生回路ＢＰおよびＢＮは基板バイアスを基板領域１０および２０に印加する。

本実施形態によれば、ＬＳＩ１００の内部に記憶部ＳＴＮおよびＳＴＰが設けられている。しかし、記憶部ＳＴＮおよびＳＴＰはＬＳＩ１００の外部に設けられてもよい。これにより、ＬＳＩ１００のサイズを小さくすることができる。

図３は、トランジスタＭＮの閾値電圧の統計的な分布を示すグラフである。図３を参照して、トランジスタＭＮの製造時における閾値電圧のターゲットについて説明する。

従来においては、トランジスタＭＮを動作させるときの規定の閾値電圧（以下、規定の閾値電圧という）ＶｔｈＮ_ａがトランジスタＭＮの製造時における閾値電圧（以下、製造時の閾値電圧という）のターゲットであった。しかし、実際に製造されたトランジスタの閾値電圧は製造ばらつきを有する。このばらつき幅の１／２の電圧幅をＶｄとする。規定の閾値電圧ＶｔｈＮ_ａから±Ｖｄだけばらつくことによって、製造時の閾値電圧が接地電圧を下回る場合が生じる。これは上述した非特許文献３の問題を引き起こす。

本実施形態におけるトランジスタＭＮの製造時の閾値電圧のターゲットは、規定の閾値電圧ＶｔｈＮ_ａよりも補正電圧だけ高い補正閾値電圧ＶｔｈＮ_ｂである。本実施形態において、補正電圧は、電圧幅Ｖｄ以上の電圧であるとする。これにより、補正閾値電圧ＶｔｈＮ_ｂから電圧幅Ｖｄだけばらついたとしても、トランジスタＭＮの製造時の閾値電圧は総て規定の閾値電圧ＶｔｈＮ_ａ以上となる。トランジスタＭＮの製造時の閾値電圧が総て閾値電圧ＶｔｈＮ_ａ以上であるので、バイアス発生回路ＢＮは、接地電圧よりも高い基板バイアスを基板領域２０へ与えることによって、総てのトランジスタＭＮの製造時の閾値電圧を規定の閾値電圧ＶｔｈＮ_ａへ合わせ込むことができる。

尚、閾値電圧のばらつきは、トランジスタの製造工程に伴う製造誤差であり、各製造ラインに固有のものである。この製造ばらつきは、過去に製造されたトランジスタの閾値電圧の測定結果により統計的に算出されているので、既知のものである。

例えば、あるトランジスタＭＮの製造時の閾値電圧がＶｔｈＮ_ａ＋ΔＶ（０≦ΔＶ≦２*Ｖｄ）であるときには、基板バイアスは電圧ΔＶに基づいた正電圧にすればよい。バイアス発生回路ＢＮは、トランジスタＭＮのＮ^＋ソースと該複数のトランジスタのＰウェル領域との間のＰＮ接合に対してビルトイン・ポテンシャル電圧を超えない程度に順方向に基板バイアスを印加する。ここで、電圧ΔＶが０以上であるので、基板バイアスは接地電圧以上になる。基板バイアスが正電圧であることによって、接地電圧より低い電圧源が不要となる。

図１に示すバイアス発生回路ＢＮは、基板バイアスを与えるために、次のように動作する。まず、補正閾値電圧ＶｔｈＮ_ｂをターゲットとして製造された各トランジスタＭＮの製造時の閾値電圧が予め測定されている。本実施形態において、トランジスタＭＮの製造時の閾値電圧と規定の閾値電圧との差から基板バイアスを算出し、この基板バイアスの値がデジタル値で記憶部ＳＴＮに格納される。制御回路ＣＴＬＮからデジタル信号を受信したＤＡコンバータＤＡＣＮは、トランジスタＭＮの製造時の閾値電圧がトランジスタＭＮの動作時における規定の閾値電圧にほぼ等しくなるように、演算増幅器ＯＰＮを介して基板バイアスを基板領域２０へ与える。これにより、トランジスタＭＮの閾値電圧を規定の閾値電圧へ合せ込むことができる。

本実施の形態において、演算増幅器ＯＰＮは、ＤＡコンバータＤＡＣＮの出力を適切な基板バイアスに変更するために、増幅器またはバッファのいずれかに構成されてもよい。

閾値電圧を測定する回路を制御回路ＣＴＬＮに設けてもよい。閾値電圧を測定する回路は、例えば、基板領域２０内に製造されたモニタトランジスタ（図示せず）である。モニタトランジスタのサイズは、特に限定しない。しかし、モニタトランジスタは、その閾値電圧がトランジスタＭＮの製造時の閾値電圧と等しくなるように、トランジスタＭＮと同一のプロセス条件で製造される必要がある。モニタトランジスタを測定することによって、トランジスタＭＮ自体の閾値電圧を測定する必要がなくなる。

確実に製造時の閾値電圧を閾値電圧ＶｔｈＮ_ａ以上にするために、補正電圧は電圧幅Ｖｄよりも大きくしてもよい。勿論、電圧幅Ｖｄは、半導体製造ライン固有の製造ばらつきに依存して変化する。

本実施の形態によれば、トランジスタＭＮおよびＭＰの両方の閾値電圧を動作時における規定の閾値電圧へ合せ込むために、ＤＡコンバータＤＡＣＮおよびＤＡＣＰで発生した電圧を基板バイアスとして用いることができる。即ち、本実施の形態は、図１４に示した従来例とは異なり、外部から接地電圧よりも低い電圧源を導入する必要がない。

本実施の形態によれば、トランジスタＭＮのソースとトランジスタＭＰのソースとの間の電位差が大きい。これによって、トランジスタＭＮが動作するときのゲート電圧とトランジスタＭＰが動作するときのゲート電圧との電位差が図１３に示す従来例と比較して大きくなる。即ち、トランジスタＭＮおよびＭＰの動作範囲が広がる。これによって、トランジスタＭＮおよびＭＰの誤動作が防止される。

また、本実施の形態によれば、トランジスタＭＮのソースとトランジスタＭＰのソースとの間の電位差が大きいので、電源ＶＤＤＣまたはグランドＧＮＤがトランジスタＭＮとトランジスタＭＰとの間に接続された負荷容量（図示せず）をより速く充放電することができる。

本実施の形態によれば、トランジスタＭＮの閾値電圧およびトランジスタＭＰの閾値電圧のばらつきを抑える制御することによって、トランジスタＭＮおよびＭＰのスタンバイ時のリーク電流が低減される。

（第２の実施形態）
図４は、本発明に係る第２の実施の形態に従ったＬＳＩ２００のブロック図である。本実施の形態において、トランジスタＭＮは、規定の閾値電圧ＶｔｈＮ_ａをターゲットとして製造されている。また、本実施の形態は、抵抗成分ＲＮおよびＲＰと、これらを制御する制御回路ＣＮおよびＣＰを備えている。本実施の形態は、これらの点で第１の実施形態と異なる。バイアス発生回路ＢＮおよびＢＰの構成は、第１の実施形態と同様である。

抵抗成分ＲＮは、グランドＧＮＤとトランジスタＭＮのソースとの間に直列に接続されている。抵抗成分ＲＰは、電源ＶＤＤＩＯとトランジスタＭＰのソースとの間に直列に接続されている。抵抗成分ＲＮおよびＲＰは、可変抵抗であり、例えば、ＭＯＳトランジスタで構成することができる。図４において抵抗成分ＲＮ、ＲＰは１つだけ示されているが、複数の基板領域２０、１０のそれぞれに設けられている。各抵抗成分ＲＮは、ほぼ等しい抵抗値を有する。各抵抗成分ＲＰの抵抗値は、ほぼ等しい抵抗値を有してもよく、互いに異なっていてもよい。

各抵抗成分ＲＮはほぼ等しい抵抗値を有するので、制御回路ＣＮが抵抗成分ＲＮに流れる電流を制御することで、総てのトランジスタＭＮのソースにおける電圧ＶＮＮがグランドＧＮＤよりも補正電圧だけ高い補正ソース電圧に維持される。制御回路ＣＮは電圧ＶＮＮを補正ソース電圧に維持するように抵抗成分ＲＮを制御する。本実施形態において、補正電圧は電圧幅Ｖｄ（図３参照）以上の電圧である。これにより、複数のトランジスタＭＮの補正ソース電圧は電圧Ｖｄ以上となる。従って、バイアス発生回路ＢＮは、グランドＧＮＤよりも高い基板バイアスを基板領域２０へ与えることによって、複数のトランジスタＭＮを規定の閾値電圧ＶｔｈＮ＿ａへ合せ込むことができる。即ち、本実施の形態は、グランドＧＮＤ以下の負電圧を供給する電源が不要となる。

尚、回路構成を簡単化するために、１つの抵抗成分ＲＮを複数の基板領域２０に共通に用いてもよい。基板バイアスをグランドＧＮＤよりも高くするために、補正電圧は電圧幅Ｖｄよりも大きくしてもよい。

一方、抵抗成分ＲＰに電流が流れることによって、トランジスタＭＰのソースにおける電圧ＶＰＰが電源ＶＤＤＩＯよりも補正電圧だけ低い電圧に維持される。各抵抗成分ＲＰの抵抗値は互いに相違してもよいので、電圧ＶＰＰは任意に設定可能である。これにより、本実施の形態は、トランジスタＭＮのソースとトランジスタＭＰのソースとの間の電位差を大きくすることが可能である。従って、本実施の形態は、第１の実施の形態と同様の効果を得ることができる。

さらに、本実施の形態は、抵抗成分ＲＰの大きさによって、トランジスタＭＮのソースとトランジスタＭＰのソースとの間の電位差を小さくすることが可能である。これによって、消費電力を低減することができる。

（第３の実施形態）
図４を参照して、本発明に係る第３の実施形態を説明する。本実施の形態において、トランジスタＭＮは、規定の閾値電圧ＶｔｈＮ＿ａよりも第１の補正電圧だけ減じた補正閾値電圧をターゲットとして製造されている。本実施形態はこのような点で第２の実施形態と異なる。本実施形態において、第１の補正電圧は、電圧幅Ｖｄ（図３参照）以上である。これにより、トランジスタＭＮの製造時の閾値電圧は、接地電圧以下となる。

制御回路ＣＮは電圧ＶＮＮをグランドＧＮＤよりも第２の補正電圧だけ高く維持するように抵抗成分ＲＮを制御する。本実施形態において、第２の補正電圧は、２＊Ｖｄ以上である。これにより、トランジスタＭＮの閾値電圧は、接地電圧以上かつＶＮＮ以下となる。

したがって、本実施形態によれば、バイアス発生回路ＢＮは、グランドＧＮＤ以上かつＶＮＮ以下の範囲の基板バイアスを発生させることによって、トランジスタＭＮの閾値電圧を規定の閾値電圧へ合わせ込むことができ、第２の実施形態と同様の効果を得ることができる。

第２から第３の実施形態において、抵抗成分ＲＮおよびＲＰに代えて、電圧を制御することができるシリーズレギュレータを接続しても、上述の効果を得ることができる。

また、これら第１乃至第３の実施形態においては、トランジスタＭＮについて説明したが、トランジスタＭＰについても同様のことが言える。この場合、上述の“閾値電圧”を“閾値電圧の絶対値”と、“グランドＧＮＤ”および“接地電圧”を“電源電圧ＶＤＤ”と読み替えればよい。

図５および図６は、第１から第３の実施形態を用いた場合におけるＬＳＩ内部の信号レベルを示した図である。図５は、ＬＳＩが動作状態であるときの信号レベルを示し、図６は、ＬＳＩがスタンバイ状態であるときの信号レベルを示す。これらの図は、ＬＳＩに内蔵されたロジック回路Logic１、Logic２、Logic３およびメモリＳＲＡＭの信号レベルを示している。ロジック回路Logic１、Logic２、Logic３およびメモリＳＲＡＭは、それぞれトランジスタＭＮおよびＭＰから構成されている。また、Ｉ／Ｏは、グランドＧＮＤおよび電源電圧ＶＤＤの電圧レベルを示している。

例えば、図５に示すロジック回路Logic３は、ＬＳＩの内部で他の回路とは異なる電位差の電源を必要とする。このような場合に、第１から第３の実施形態によれば、それぞれの回路のグランドＧＮＤ側の信号レベルを一定にして、電源ＶＤＤ側の信号レベルのみを変更すれば足りる。図６に示すようにＬＳＩ１００がスタンバイ状態である場合にも、図５と同様のことが言える。

次に、本発明に係る電源電圧・基板バイアス制御回路の実施形態を説明する。本発明の実施の形態による電源電圧・基板バイアス制御回路は、制御用のデジタル値の上位ビットに基づいて複数の基準電圧から電源電圧ＶＤＤを選択し、その下位ビットに基づいて電源電圧と基板バイアスＶＢＢの電位差を決定する。これにより、電源電圧・基板バイアス制御回路は、電源電圧と基板バイアスとの関係を保持したまま電源電圧の制御を行なうことができる。

例えば、本実施形態において、選択された電圧は第１から第３の実施形態によるＬＳＩに供給される。また、基板バイアスＶＢＢは第１から第３の実施形態によるＬＳＩに設けられたトランジスタの閾値電圧を調節するために用いられる。

（第４の実施形態）
図７は、本発明に係る第４の実施形態に従った電源電圧・基板バイアス制御回路４００（以下、制御回路４００という）の回路図である。制御回路４００は、定電圧回路４０１、デコーダ回路４０２、デコーダ回路４０３、ラダー抵抗４０４、電源電圧選択回路４３０および基板バイアス選択回路４７１〜４７４を備えている。

定電圧回路４０１は電源から電力供給を受けて定電圧Ｖ_０を出力する。ラダー抵抗４０４は、定電圧回路４０１とグランドＧＮＤとの間に直列に接続された抵抗器Ｒ１〜Ｒ１７を含む。ラダー抵抗４０４は、定電圧Ｖ_０を抵抗器Ｒ１〜Ｒ１７によって分圧し、基準電圧Ｓ１〜Ｓ１６を生成する。これらの抵抗器の数により複数の基準電圧を生成することができる。

デコーダ回路４０２および４０３は、４ビットのデジタル制御信号のうち、それぞれ上位２ビットの制御信号ＡＵおよび下位２ビットの制御信号ＡＤを復号化する。制御信号ＡＵは、制御回路４００が電力供給するＬＳＩ１００の動作状態に応じて、電源電圧ＶＤＤを制御する信号である。制御信号ＡＤは、電源電圧ＶＤＤに対する基板バイアスＶＢＢを制御する制御信号である。例えば、制御信号ＡＤは、ＬＳＩ１００内のトランジスタの閾値電圧を調整する基板バイアスＶＢＢと電源電圧ＶＤＤとの電位差を示す。

電源電圧選択回路４３０はスイッチングトランジスタＴ３１〜Ｔ３４（以下、単にトランジスタＴ３１〜Ｔ３４）を含む。電源電圧選択回路４３０はラダー抵抗４０４およびデコーダ回路４０２に接続されている。トランジスタＴ３１〜Ｔ３４は、それぞれ異なる基準電圧に接続されている。本実施形態では、トランジスタＴ３１が基準電圧Ｓ２に接続され、トランジスタＴ３２が基準電圧Ｓ６に接続され、トランジスタＴ３３が基準電圧Ｓ１０に接続され、並びに、トランジスタＴ３４が基準電圧Ｓ１４に接続されている。トランジスタＴ３１〜Ｔ３４のゲートにはデコーダ回路４０２から出力されたデジタル信号が印加される。このデジタル信号に依存して、トランジスタＴ３１〜Ｔ３４のいずれかがオンになる。それによって、電源電圧選択回路４３０は、制御信号ＡＵに従った基準電圧を電源電圧ＶＤＤとして出力することができる。本実施形態では、電源電圧選択回路４３０は、基準電圧Ｓ２、Ｓ６、Ｓ１０またはＳ１４のいずれかを選択し、出力している。

基板バイアス選択回路４７１は、ＡＮＤ回路５１〜５４およびスイッチングトランジスタＴ７１〜Ｔ７４（以下、単にトランジスタＴ７１〜Ｔ７４）を含む。基板バイアス選択回路４７２は、ＡＮＤ回路５５〜５８およびスイッチングトランジスタＴ７５〜Ｔ７８（以下、単にトランジスタＴ７５〜Ｔ７８）を含む。基板バイアス選択回路４７３は、ＡＮＤ回路５９〜６２およびスイッチングトランジスタＴ７９〜Ｔ８２（以下、単にトランジスタＴ７９〜Ｔ８２）を含む。基板バイアス選択回路４７４は、ＡＮＤ回路６３〜６６およびスイッチングトランジスタＴ８３〜Ｔ８６（以下、単にトランジスタＴ８３〜Ｔ８６）を含む。

本実施形態では、トランジスタＴ７１〜Ｔ８６は、互いに異なる基準電圧Ｓ１〜Ｓ１６に接続されている。トランジスタＴ７１〜Ｔ８６のゲートはそれぞれ、ＡＮＤ回路５１〜６６の出力に接続されている。

ＡＮＤ回路５１〜６６の２つの入力のうち一方の入力には、制御信号ＡＵに基づいたデジタル信号がデコーダ回路４０２から供給される。他方の入力には、制御信号ＡＵに基づくデジタル信号がデコーダ回路４０３から供給される。

本実施形態においては、ＡＮＤ回路５１〜５４の一方の入力には、デコーダ回路４０２からデジタル信号［１１］が供給される。ＡＮＤ回路５５〜５８の一方の入力にはデジタル信号［１０］が、ＡＮＤ回路５９〜６２の一方の入力にはデジタル信号［０１］が、ＡＮＤ回路６３〜６６の一方の入力にはデジタル信号［００］がそれぞれ供給される。これにより、制御信号ＡＵに基づいて基板バイアス選択回路４７１〜４７４のいずれかの回路が選択される。

また、ＡＮＤ回路５１〜６６のそれぞれの他方の入力には、デコーダ回路４０３からのデジタル信号［１１］、［１０］、［０１］、［００］が供給される。これにより、各基板バイアス選択回路内のいずれかのスイッチングトランジスタが制御信号ＡＤに基づいて選択される。

このように本実施形態において、制御信号ＡＵによって電源電圧ＶＤＤおよび基板バイアス選択回路が選択され、尚且つ、制御信号ＡＤによってこの基板バイアス選択回路内のいずれかのスイッチングトランジスタが選択される。これにより、制御回路４００は、制御信号ＡＵに基づいた電源電圧ＶＤＤを出力し、尚且つ、制御信号ＡＵ、ＡＤに基づいて基板バイアスＶＢＢを出力することができる。

例えば、制御信号ＡＵが［１０］である場合、電源電圧選択回路４３０において、トランジスタＴ３２がオンする。よって、電源電圧選択回路４３０は、基準電圧Ｓ６を電源電圧ＶＤＤとして出力する。また、制御信号ＡＵが［１０］であるので、バイアス選択回路４７２が選択され、ＡＮＤ回路５５〜５８の一方の入力にハイレベルの信号が入力される。

制御信号ＡＤが［０１］である場合、バイアス選択回路４７２において、トランジスタＴ７７がオンする。従って、バイアス選択回路４７２は、基準電圧Ｓ７を基板バイアスＶＢＢとして出力する。

例えば、制御信号ＡＤを［０１］に固定し、制御信号ＡＵを変化させた場合、電源電圧ＶＤＤは、基準電圧Ｓ２、Ｓ６、Ｓ１０、Ｓ１４のいずれかに変化する。制御信号ＡＵが［１１］に変化したときは、電源電圧ＶＤＤとして基準電圧Ｓ２を出力しかつ基板バイアスＶＢＢとして電圧Ｓ３を出力する。制御信号ＡＵが［０１］に変化したときは、電源電圧ＶＤＤは基準電圧Ｓ１０を出力しかつ基板バイアスＶＢＢはＳ１１を出力する。制御信号ＡＵが［００］に変化したときは、電源電圧ＶＤＤは基準電圧Ｓ１４を出力しかつ基板バイアスＶＢＢはＳ１５を出力する。このように、基板バイアスＶＢＢは、電源電圧ＶＤＤよりも１レベルだけ低い電圧を維持しつつ変化する。本実施形態によれば、電源電圧ＶＤＤと基板バイアスＶＢＢとの電位差を保持しながらこれらの電圧を変化させることができる。

電源電圧ＶＤＤが出力し得る基準電圧を変更するためには、トランジスタＴ３１〜Ｔ３４と基準電圧との接続関係を変更すればよい。例えば、トランジスタＴ３１〜Ｔ３４とラダー抵抗４０４との間のノードＮ３１〜Ｎ３４をラダー抵抗４０４の他の箇所へ接続することによって、電源電圧ＶＤＤは所望の基準電圧を出力することができる。

また、基板バイアスＶＢＢが出力し得る基準電圧を変更するためには、トランジスタＴ７１〜Ｔ８６と基準電圧との接続関係を変更すればよい。

（第５の実施形態）
図８は、本発明に係る第５の実施形態に従った電源電圧・基板バイアス制御回路５００（以下、制御回路５００という）の回路図である。制御回路５００は、定電圧回路４０１、デコーダ回路４０２、デコーダ回路４０３、ラダー抵抗４０４、電源電圧選択回路４３１および基板バイアス選択回路４７５〜４７９を備えている。

電源電圧選択回路４３１は、第４の実施形態における電源電圧選択回路４３０と同様に、トランジスタＴ３１〜Ｔ３４を有する。電源電圧選択回路４３１は、さらに、基板バイアス選択回路４７５〜４７９を選択するために用いられるスイッチングトランジスタＴ３５〜Ｔ３８（以下、トランジスタＴ３５〜Ｔ３８という）を有する。

基板バイアス選択回路４７５〜４７９は、第４の実施形態における基板バイアス選択回路４７１〜４７４と同様に、トランジスタＴ７１〜Ｔ８６を有する。しかし、基板バイアス選択回路４７５〜４７９は、ＡＮＤ回路を有しない点で基板バイアス選択回路４７１〜４７４と異なる。基板バイアス選択回路４７５〜４７９は、トランジスタＴ３５〜Ｔ３８によって選択されるため、ＡＮＤ回路を必要としない。

カスタマイズ領域４０５は、トランジスタＴ３１〜Ｔ３８、Ｔ７１〜Ｔ８６とラダー抵抗４０４との接続関係を決定する配線領域である。カスタマイズ領域４０５における配線によって、電源電圧ＶＤＤおよび基板バイアスＶＢＢとして選択され得る基準電圧がＳ１〜Ｓ１６の中から決定される。

電源電圧ＶＤＤとして選択され得る基準電圧は、ノードＮ３１〜Ｎ３４の接続位置によって決定される。本実施形態では、基準電圧Ｓ２、Ｓ６、Ｓ８またはＳ１０のいずれかが、電源電圧ＶＤＤとして選択され得る。基板バイアスＶＢＢとして選択され得る基準電圧は、ノードＮ１〜Ｎ１６の接続位置によって決定される。本実施形態では、基準電圧Ｓ１〜Ｓ１２のいずれかが、電源電圧ＶＢＢとして選択され得る。

電源電圧選択回路４３１は、制御信号ＡＵに基づいてトランジスタＴ３１〜Ｔ３４およびトランジスタＴ３５〜Ｔ３８のいずれかを選択する。制御信号ＡＵが［１１］の場合、電源電圧選択回路４３１は、トランジスタＴ３１およびトランジスタＴ３５を選択する。電源電圧選択回路４３１は、制御信号ＡＵが［１０］の場合、トランジスタＴ３２およびトランジスタＴ３６を、制御信号ＡＵが［０１］の場合、トランジスタＴ３３およびトランジスタＴ３７を、制御信号ＡＵが［００］の場合、トランジスタＴ３４およびトランジスタＴ３８を選択する。

これにより、電源電圧選択回路４３１は、電源電圧ＶＤＤとして基準電圧Ｓ２、Ｓ６、Ｓ８またはＳ１０のいずれかを出力することができる。また、電源電圧選択回路４３１は、基板バイアス選択回路４７５〜４７９の中から基板バイアス選択回路を選択することができる。例えば、図８において、制御信号ＡＵが［１１］の場合、電源電圧ＶＤＤとして基準電圧Ｓ２が選択されかつ基板バイアス選択回路４７５が選択される。よって、基板バイアスＶＢＢとしては基準電圧Ｓ１〜Ｓ４のいずれかが選択され得る。制御信号ＡＵが［１０］の場合、電源電圧ＶＤＤとして基準電圧Ｓ６かつ基板バイアス選択回路４７６が選択され、制御信号ＡＵが［０１］の場合、基準電圧Ｓ８かつ基板バイアス選択回路４７７が選択され、制御信号ＡＵが［００］の場合、基準電圧Ｓ１０かつ基板バイアス選択回路４７８が選択される。

基板バイアス選択回路４７５〜４７９は、制御信号ＡＤに基づいて基板バイアス選択回路４７５〜４７９のそれぞれの中からトランジスタを選択する。制御信号ＡＤが［１１］の場合、基板バイアス選択回路４７５〜４７９は、それぞれトランジスタＴ７１、Ｔ７５、Ｔ７９およびＴ８３を選択する。基準バイアス選択回路４７５〜４７９はそれぞれ、制御信号ＡＤが［１０］の場合、トランジスタＴ７２、Ｔ７６、Ｔ８０およびＴ８４を、制御信号ＡＤが［０１］の場合、トランジスタＴ７３、Ｔ７７、Ｔ８１およびＴ８５を、制御信号ＡＤが［００］の場合、トランジスタＴ７４、Ｔ７８、Ｔ８２およびＴ８６を選択する。

このように本実施形態において、制御信号ＡＤによって基板バイアス選択回路内のいずれかのスイッチングトランジスタが選択され、尚且つ、制御信号ＡＵによって電源電圧ＶＤＤおよび基板バイアス選択回路が選択される。これにより、制御回路５００は、制御信号ＡＤ、ＡＵに基づいて電源電圧ＶＤＤに対してある電位差を有する基板バイアスＶＢＢを出力し、尚且つ、制御信号ＡＵに基づいた電源電圧ＶＤＤを出力することができる。

例えば、制御信号ＡＤが［０１］である場合、トランジスタＴ７３、Ｔ７７、Ｔ８１、Ｔ８５がオンする。さらに、制御信号ＡＵが［１０］である場合、電源電圧選択回路４３１において、トランジスタＴ３２、Ｔ３６がオンする。よって、電源電圧選択回路４３１は、基準電圧Ｓ６を電源電圧ＶＤＤとして出力する。また、トランジスタＴ３６がオンであるので、バイアス選択回路４７６が選択される。従って、バイアス選択回路４７６は、基準電圧Ｓ７を基板バイアスＶＢＢとして出力する。

制御信号ＡＤを［０１］に固定し、制御信号ＡＵを変化させた場合、電源電圧ＶＤＤは、基準電圧Ｓ２、Ｓ８、Ｓ１０のいずれかへ変化する。制御信号ＡＵが［１１］に変化したとき、電源電圧ＶＤＤは基準電圧Ｓ２を出力する。このとき、トランジスタＴ３５がオンになるのでバイアス選択回路４７５内のトランジスタＴ７３が選択され、それによって、基板バイアスＶＢＢとしてＳ３が出力される。制御信号ＡＵが［０１］に変化したとき、電源電圧ＶＤＤは基準電圧Ｓ８を出力する。このとき、トランジスタＴ３７がオンになるのでバイアス選択回路４７８内のトランジスタＴ８１が選択され、それによって、基板バイアスＶＢＢとしてＳ９が出力される。制御信号ＡＵが［００］に変化したとき、電源電圧ＶＤＤは基準電圧Ｓ１０を出力する。このとき、トランジスタＴ３８がオンになるのでバイアス選択回路４７９内のトランジスタＴ８５が選択され、それによって、基板バイアスＶＢＢとしてＳ１１が出力される。

このように、基板バイアスＶＢＢは、電源電圧ＶＤＤよりも１レベルだけ低い電圧を維持しつつ変化する。本実施形態によれば、電源電圧ＶＤＤと基板バイアスＶＢＢとの電位差を保持しながらこれらの電圧を変化させることができる。

本実施形態は、第４の実施形態と同様の効果を有する。さらに、本実施形態は、図９から図１１に示すように、電源電圧選択回路４３１を複数設けることによって、ＬＳＩ内の複数のブロックのそれぞれに対して電源電圧ＶＤＤおよび基板バイアスＶＢＢを供給することができる。

第４および第５の実施形態は、４ビットの制御信号に基づいて動作するが、４ビットに限らず、これ以上またはこれ以下のビット数の制御信号に基づいて動作してもよい。この場合、トランジスタ、ＡＮＤ回路および配線等の数を変更する必要がある。

図９は、複数のブロックを有するＬＳＩ１００に制御回路５００を接続した状態を示すブロック図である。ブロック８Ａおよび８Ｂはそれぞれ異なる電源電圧を必要とする。制御回路５００は、ＬＳＩ１００のブロック８Ａおよび８Ｂのそれぞれに接続された電源電圧選択回路４３１Ａおよび４３１Ｂを備えている。ラダー抵抗４０４および基板バイアス選択回路４７０は電源電圧選択回路４３１Ａおよび４３１Ｂに対して共通である。

また、ＬＳＩ１００は、１チップであるので、ブロック８Ａおよび８Ｂはトランジスタの閾値電圧において同様の製造ばらつきを有する。従って、ブロック８Ａおよび８Ｂはそれぞれ異なる電源電圧ＶＤＤを必要とし、尚且つ、それぞれの電源電圧からほぼ一定の電位差の基板バイアスＶＢＢを必要とする。

電源電圧選択回路４３１Ａは、制御信号ＡＵ１、ＡＤに基づいて、ブロック８Ａへ電源電圧ＶＤＤＡおよび基板バイアスＶＢＢＡを与える。電源電圧選択回路４３１Ｂは、制御信号ＡＵ２、ＡＤに基づいて、ブロック８Ｂへ電源電圧ＶＤＤＢおよび基板バイアスＶＢＢＢを与える。電源電圧ＶＤＤＡ、ＶＤＤＢおよび基板バイアスＶＢＢＡ、ＶＢＢＢは、それぞれバッファ回路９によりバッファされブロック８Ａまたは８Ｂへ供給される。

本実施形態は、ＬＳＩ１００内のブロックごとに所望の電源電圧を供給することができる。さらに、本実施形態は、それぞれのブロックに供給する電源電圧に対してほぼ一定の電位差を有する基板バイアスを、それぞれのブロックへ供給することができる。このように、本実施形態は、ＬＳＩチップ全体のトランジスタの特性とブロックごとの回路の性能とを独立に制御できる。

図１０は、図９に示す電源電圧ＶＤＤＡおよび基板バイアスＶＢＢＡの電圧レベルを示すグラフである。図１１は、図９に示す電源電圧ＶＤＤＢおよび基板バイアスＶＢＢＢの電圧レベルを示すグラフである。これらのグラフの縦軸は、電源電圧および基板バイアスのそれぞれの電圧レベルを基準電圧で示している。横軸は時間である。

例えば、制御信号ＡＵ１は、時間の経過とともに、［１１］、［０１］、［００］、［１１］の順に変化し、制御信号ＡＵ２は、時間の経過とともに、［１１］、［１０］、［１１］の順に変化している。

制御信号ＡＤが［０１］である場合、基板バイアスＶＢＢＡおよびＶＢＢＢはそれぞれ電源電圧ＶＤＤＡおよびＶＤＤＢに対して電圧レベルが１つだけ小さい。このように、本実施形態は、電源電圧より１レベル小さな基板バイアスを絶えず発生させることができる。

図９に示したＬＳＩ１００内のブロック数は２つであったが、ブロック数は２つ以上であってよい。この場合、制御回路５００は、ブロックと同数の電源電圧選択回路４３１を備える。これに伴い、制御信号ＡＵの数は、電源電圧選択回路４３１を制御するブロックと同数である。

第４および第５の実施形態において、制御信号ＡＵの変更にともなって電源電圧ＶＤＤが変化した時に、基板バイアスＶＢＢの電圧レベルと電源電圧ＶＤＤの電圧レベルとが過渡的に逆転する場合がある。このような場合に、ＬＳＩ１００内のトランジスタのソースとそのトランジスタのチャネル領域との間のＰＮ接合に対して、ビルトイン・ポテンシャル電圧を超えるほどの順バイアスが印加されるという問題が生じ得る。このような問題を回避するためには、電源電圧ＶＤＤが変化した時に、電源電圧ＶＤＤと基板バイアスＶＢＢを一時的にショートさせればよい。あるいは、電源電圧ＶＤＤと基板バイアスＶＢＢとを異なるタイミングで変化させてもよい。

本発明に係る第１の実施の形態に従ったＬＳＩ１００のブロック図。 トランジスタＭＰおよびトランジスタＭＮの概略的な断面図。 従来技術および本実施形態におけるＮ型トランジスタの閾値電圧のばらつきを示すグラフ。 本発明に係る第２の実施の形態に従ったＬＳＩ２００のブロック図。 ＬＳＩ１００が動作状態であるときの信号レベルを示した図。 ＬＳＩ１００がスタンバイ状態であるときの信号レベルを示した図。 本発明に係る第４の実施形態に従った制御回路４００の回路図。 本発明に係る第５の実施形態に従った制御回路５００の回路図。 複数のブロックを有するＬＳＩ１００に制御回路５００を接続した状態を示すブロック図。 図９に示す電源電圧ＶＤＤＡおよび基板バイアスＶＢＢＡの電圧レベルを示すグラフ。 図９に示す電源電圧ＶＤＤＢおよび基板バイアスＶＢＢＢの電圧レベルを示すグラフ。 非特許文献１に関する図。 非特許文献２に関する図。 非特許文献３に関する図。

符号の説明

１００、２００ ＬＳＩ
ＭＰ Ｐ型ＭＩＳトランジスタ
ＭＮ Ｎ型ＭＩＳトランジスタ
ＢＰ、ＢＮ 基板バイアス発生回路
１０ Ｎ型の基板領域
２０ Ｐ型の基板領域
ＶＤＤＣ 電源
ＧＮＤ グランド
ＯＰＰ、ＯＰＮ 演算増幅器
ＤＡＣＰ、ＤＡＣＮ ＤＡコンバータ
ＣＴＬＰ、ＣＴＬＮ 制御回路
ＳＴＮ、ＳＴＰ 記憶部
ＶｔｈＮ_ａ 規定の閾値電圧
Ｖｄ 製造によるばらつきの電圧幅
ΔＶ 基板バイアス
ＲＮ、ＲＰ 抵抗成分
ＣＮ、ＣＰ 制御回路
４００ 電源電圧・基板バイアス制御回路
４０１ 定電圧回路
４０２ デコーダ回路
４０３ デコーダ回路
４０４ ラダー抵抗
４３０ 電源電圧選択回路
４７１〜４７４ 基板バイアス選択回路

Claims (19)

1. 半導体基板と、
   前記半導体基板の表面に形成され、電気的に分離された複数のウェル領域と、
   前記複数のウェル領域に製造された複数のＭＯＳトランジスタと、
   実測された前記複数のＭＯＳトランジスタの閾値電圧における製造ばらつきに基づいて前記複数のウェル領域のそれぞれに基板バイアスを与え、前記複数のＭＯＳトランジスタの各閾値電圧を規定の閾値電圧へ適合させる基板バイアス発生回路と、
   前記複数のＭＯＳトランジスタに電圧を供給する電圧源とを備え、
   前記基板バイアス発生回路は、前記電圧源の電圧が変化しても、前記複数のＭＯＳトランジスタのソースと前記半導体基板との間に与えられる電圧を一定に維持することを特徴とする半導体集積回路。
2. 半導体基板と、
   前記半導体基板の表面に形成され、電気的に分離された複数のウェル領域と、
   前記複数のウェル領域に製造された複数のＭＯＳトランジスタと、
   前記複数のＭＯＳトランジスタと同一の条件で製造された複数の閾値電圧測定用素子と、
   実測された前記複数の閾値電圧測定用素子の閾値電圧における製造ばらつきに基づいて前記複数のウェル領域のそれぞれに基板バイアスを与え、前記複数のＭＯＳトランジスタの各閾値電圧を規定の閾値電圧へ適合させる基板バイアス発生回路と、
   前記複数のＭＯＳトランジスタに電圧を供給する電圧源とを備え、
   前記基板バイアス発生回路は、前記電圧源の電圧が変化しても、前記複数のＭＯＳトランジスタのソースと前記半導体基板との間に与えられる電圧を一定に維持することを特徴とする半導体集積回路。
3. 前記複数のウェル領域のそれぞれに前記基板バイアスを印加することによって、前記複数のウェル領域に形成された前記複数のＭＯＳトランジスタの閾値電圧を所定値に合せ込むことを特徴とする請求項２に記載の半導体集積回路。
4. 実測された前記複数のＭＯＳトランジスタの閾値電圧または前記複数の閾値電圧測定用素子の閾値電圧に基づいて決定された前記基板バイアスの情報を予め格納する記憶部をさらに備え、
   前記基板バイアス発生回路は、前記記憶部に格納された前記基板バイアスの情報に従って基板バイアスを前記複数のウェル領域へ印加することを特徴とする請求項１または請求項２に記載の半導体集積回路。
5. 前記複数のＭＯＳトランジスタは、前記複数のＭＯＳトランジスタの製造ラインにおいて統計的に得られた製造ばらつきに基づいて前記複数のＭＯＳトランジスタのチャネル領域のイオン注入不純物濃度を制御することによって、前記規定の閾値電圧から第１の補正電圧だけ異なる補正閾値電圧を、前記複数のＭＯＳトランジスタの各閾値電圧のターゲットとして製造されていることを特徴とする請求項１または請求項２に記載の半導体集積回路。
6. 前記補正閾値電圧は、前記複数のＭＯＳトランジスタの製造ラインにおいて統計的に得られた閾値電圧の製造ばらつき幅の絶対値の１／２以上の電圧を前記規定の閾値電圧の絶対値に加えた電圧であり、
   前記基板バイアス発生回路は、前記複数のＭＯＳトランジスタのソースと該複数のＭＯＳトランジスタが形成されているウェル領域との間のＰＮ接合に対してビルトイン・ポテンシャル電圧を超えない程度に順方向に基板バイアスを印加することを特徴とする請求項５に記載の半導体集積回路。
7. 前記複数のＭＯＳトランジスタのうちＮ型チャネルＭＯＳトランジスタの前記補正閾値電圧は、前記複数のＭＯＳトランジスタの製造ラインにおいて統計的に得られた閾値電圧の製造ばらつき幅の絶対値の１／２以上の電圧を前記規定の閾値電圧に加えた電圧であり、
   前記複数のＭＯＳトランジスタのうちＰ型チャネルＭＯＳトランジスタの前記補正閾値電圧は、前記複数のトランジスタの製造ラインにおいて統計的に得られた閾値電圧の製造ばらつき幅の絶対値の１／２以上の電圧を前記規定の閾値電圧の絶対値から減じた電圧であり、
   前記基板バイアス発生回路は、前記Ｎ型チャネルＭＯＳトランジスタのＮ型ソースと該Ｎ型チャネルＭＯＳトランジスタが形成されているＰ型ウェル領域との間のＰＮ接合に対して該ＰＮ接合のビルトイン・ポテンシャル電圧を超えない程度に順方向に基板バイアスを印加し、前記Ｐ型チャネルＭＯＳトランジスタのＰ型ソースと該ＰチャネルＭＯＳトランジスタが形成されているＮ型ウェル領域との間のＰＮ接合に対して逆方向に基板バイアスを印加することを特徴とする請求項５に記載の半導体集積回路。
8. 前記複数のＭＯＳトランジスタのうちＮ型チャネルＭＯＳトランジスタの前記補正閾値電圧は、前記複数のＭＯＳトランジスタの製造ラインにおいて統計的に得られた閾値電圧の製造ばらつき幅の１／２以上の電圧を前記規定の閾値電圧から減じた電圧であり、
   前記複数のＭＯＳトランジスタのうちＰ型チャネルＭＯＳトランジスタの前記補正閾値電圧は、前記複数のトランジスタの製造ラインにおいて統計的に得られた閾値電圧の製造ばらつき幅の絶対値の１／２以上の電圧を前記規定の閾値電圧の絶対値に加えた電圧であり、
   前記基板バイアス発生回路は、前記Ｎ型チャネルＭＯＳトランジスタのＮ型ソースと該Ｎ型チャネルＭＯＳトランジスタが形成されているＰ型ウェル領域との間のＰＮ接合に対して逆方向に基板バイアスを印加し、前記Ｐ型チャネルＭＯＳトランジスタが形成されているＰ型ソースと該Ｐ型チャネルＭＯＳトランジスタのＮ型ウェル領域との間のＰＮ接合に対して該ＰＮ接合のビルトイン・ポテンシャル電圧を超えない程度に順方向に基板バイアスを印加することを特徴とする請求項５に記載の半導体集積回路。
9. 前記複数のＭＯＳトランジスタは、前記規定の閾値電圧をターゲットとして製造され、
   前記複数のＭＯＳトランジスタの製造時に実測された前記複数のＭＯＳトランジスタの閾値電圧の製造ばらつき、または、前記複数のＭＯＳトランジスタの製造時に実測された前記閾値電圧測定用素子の閾値電圧の製造ばらつきに基づいて、前記半導体集積回路を動作させるために用いられる電源電圧から第２の補正電圧だけ異なる補正ソース電圧を、前記複数のＭＯＳトランジスタの各ソースに印加する電圧供給回路をさらに備えたことを特徴とする請求項１または請求項２に記載の半導体集積回路。
10. 前記補正ソース電圧は、前記複数のＭＯＳトランジスタの製造時に実測された閾値電圧の製造ばらつき幅の１／２以上に相当する閾値電圧の変動に要する基板バイアスの電圧の絶対値を前記電源電圧に加えた電圧であることを特徴とする請求項９に記載の半導体集積回路。
11. 前記基板バイアス発生回路は、前記複数のＭＯＳトランジスタの製造時に実測された閾値電圧の絶対値が前記規定の閾値電圧よりも高めにばらついている場合には、前記複数のＭＯＳトランジスタのソースと前記半導体基板との間のＰＮ接合に対してビルトイン・ポテンシャル電圧を超えない程度に順方向に基板バイアスを印加し、前記複数のＭＯＳトランジスタの製造時に実測された閾値電圧の絶対値が前記規定の閾値電圧よりも低めにばらついている場合には、前記複数のＭＯＳトランジスタのソースと前記半導体基板との間のＰＮ接合に対して逆方向に基板バイアスを印加することを特徴とする請求項９または請求項１０に記載の半導体集積回路。
12. 前記複数のＭＯＳトランジスタは、前記複数のＭＯＳトランジスタの製造ラインにおいて統計的に得られた製造ばらつきに基づいて前記複数のＭＯＳトランジスタのチャネル領域のイオン注入不純物濃度を制御することによって、前記規定の閾値電圧から第１の補正電圧だけ異なる補正閾値電圧を前記複数のＭＯＳトランジスタの各閾値電圧のターゲットとして製造され、
    前記補正閾値電圧は、前記複数のＭＯＳトランジスタの製造ラインにおいて統計的に得られた閾値電圧の製造ばらつき幅の絶対値の１／２以上の電圧を前記規定の閾値電圧の絶対値から減じた電圧であり、
    前記基板バイアス発生回路は、前記複数のＭＯＳトランジスタのソースと該複数のＭＯＳトランジスタのチャネル領域との間のＰＮ接合に対して逆方向に基板バイアスを印加することを特徴とする請求項１または請求項２に記載の半導体集積回路。
13. 前記基板バイアス発生回路は、ＤＡコンバータおよび演算増幅器を含むことを特徴とする請求項１に記載の半導体集積回路。
14. 前記電圧供給回路は、シリーズレギュレータまたはＤＣ−ＤＣコンバータであることを特徴とする請求項９に記載の半導体集積回路。
15. 半導体集積回路へ印加する電源電圧および前記電源電圧に対する基板バイアスを制御する電源電圧・基板バイアス制御回路において、
    前記電源電圧・基板バイアス制御回路へ定電圧を供給する定電圧源と、
    前記定電圧源に接続され、該定電圧源の電圧から複数の基準電圧を生成するラダー抵抗と、
    前記ラダー抵抗に接続されており、前記電源電圧および前記基板バイアスの関係を表す第１のデジタル値を入力し、前記第１のデジタル値に基づいて前記複数の基準電圧のいずれかを前記基板バイアスの候補として選択する複数の第１の選択回路と、
    前記ラダー抵抗に接続されており、前記電源電圧を表す第２のデジタル値を入力し、前記第２のデジタル値に基づいて前記複数の基準電圧のうち第１の基準電圧を前記電源電圧として前記半導体集積回路へ出力し、尚且つ、前記半導体集積回路へ前記基板バイアスを出力する基板バイアス回路を、前記第２のデジタル値に基づいて前記複数の第１の選択回路の中から選択する第２の選択回路とを備えた電源電圧・基板バイアス制御回路。
16. 前記複数の第１の選択回路のそれぞれは、
    前記ラダー回路に接続されており、互いに異なる前記基準電圧を前記基板バイアスとして出力する複数のスイッチング素子と、
    前記複数のスイッチング素子の各ゲートに接続された出力端子を有し、前記第１のデジタル値に基づく電圧および前記第２のデジタル値に基づく電圧を入力して前記複数のスイッチング素子のそれぞれをスイッチングする複数のＡＮＤ回路とを含むことを特徴とする請求項１５に記載の電源電圧・基板バイアス制御回路。
17. 前記第２の選択回路は、
    前記ラダー回路に接続されており、前記第２のデジタル値に基づく電圧がゲートに印加されることによって、互いに異なる前記基準電圧を前記電源電圧として出力する複数のスイッチング素子を含むことを特徴とする請求項１５に記載の電源電圧・基板バイアス制御回路。
18. 前記複数の第１の選択回路のそれぞれは、
    前記ラダー回路に接続されており、前記第１のデジタル値に基づく電圧がゲートに印加されることによって、互いに異なる前記基準電圧を前記基板バイアスの候補として出力する複数のスイッチング素子を含むことを特徴とする請求項１５に記載の電源電圧・基板バイアス制御回路。
19. 前記第２の選択回路は、
    前記ラダー回路に接続されており、前記第２のデジタル値に基づく電圧がゲートに印加されることによって、互いに異なる前記基準電圧を前記電源電圧として出力する複数の電源電圧スイッチング素子と、
    前記複数の第１の選択回路に接続されており、前記第２のデジタル値に基づく電圧がゲートに印加されることによって、前記複数の第１の選択回路の中から前記基板バイアス回路を選択する複数の基板バイアススイッチング素子とを含むことを特徴とする請求項１５に記載の電源電圧・基板バイアス制御回路。

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