JP5027471B2 - 半導体集積回路装置 - Google Patents

Description

本発明は、トランジスタへ供給される電源電圧及び基板電圧の制御に関し、また複数の電源電圧の連係制御に関するものである。

近年、半導体集積回路装置において、より低消費電力化、高速化に向け、電源電圧と基板電圧との制御が実施されている。しかし、電源制御、基板制御を実施する際、各々の電圧に関係なく制御しようとすると、ラッチアップの発生や、トランジスタ耐圧を超えてしまうことによる耐圧劣化が発生する可能性がある。そこで、従来は、電源遷移時に基板制御は実施せずに電源遷移後に基板制御を実施する方式をとってきた（特許文献１参照）。
特開２０００−１３８３４８号公報

電源制御後に電源に対する所望の基板電圧へ制御しようとする際、所望の基板電圧に移行するまでの移行時間が長くなると、システムのモード遷移時間へ影響を及ぼす課題があった。また電源制御、基板制御を各々の電圧に関係なく実施しようとすると、ラッチアップの発生や、トランジスタの耐圧を越えてしまうことによる耐圧劣化が発生する課題があった。

本発明の半導体集積回路装置は、トランジスタで構成される回路に対し供給する電源電圧を制御する電源制御回路と、トランジスタの基板を制御する基板制御回路と、電源遷移中の基板を別系統から制御する特殊基板制御回路とを備え、電源遷移中に特殊基板制御回路により積極的に基板制御を実施し、早めに所望の基板電圧へ制御することにより、所望の基板電圧に移行するまでの時間を短縮することを特徴とする。

また、電源電圧と基板電圧との間の電位差条件によって発生するラッチアップ、耐圧劣化の課題に対しては、電位差条件を規定し、この条件に対応した特殊基板制御回路による電圧供給、電流供給を実施する。

本発明によれば、電源遷移後に対応した所望の基板電圧への移行を速くし、かつその際に懸念されるラッチアップ、信頼性劣化を抑制することができる。

以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、説明の煩雑さを避けるために、各実施形態に共通する構成要素は、同一符号で示す。

《第１の実施形態》
図１は、本発明の第１の実施形態に係る半導体集積回路装置の構成を示している。図１に示すように、本実施形態の半導体集積回路装置は、基板制御回路１と、電源制御回路２と、特殊基板制御回路３と、被制御回路４と、システム制御回路２３とを備えている。被制御回路４は、Ｐチャネル型トランジスタ５と、Ｎチャネル型トランジスタ６とで構成される。電源制御回路２は、電源制御信号１７を入力し、内部電源電圧ＶＤＤを出力する。システム制御回路２３は、ＶＤＤを入力し、特殊基板制御信号１１及び基板制御信号１６を出力する。基板制御回路１は、基板制御信号１６を入力し、Ｐチャネル型トランジスタ用基板制御出力８及びＮチャネル型トランジスタ用基板制御出力７を出力する。特殊基板制御回路３は、特殊基板制御信号１１を入力し、Ｐチャネル型トランジスタ用特殊基板制御出力１２及びＮチャネル型トランジスタ用特殊基板制御出力１３を出力する。被制御回路４は、内部電源電圧ＶＤＤ、Ｐチャネル型トランジスタ用基板電圧ＶＰ及びＮチャネル型トランジスタ用基板電圧ＶＮを入力する。ＶＰは、Ｐチャネル型トランジスタ用基板制御出力８とＰチャネル型トランジスタ用特殊基板制御出力１２とから構成される。ＶＮは、Ｎチャネル型トランジスタ用基板制御出力７とＮチャネル型トランジスタ用特殊基板制御出力１３とから構成される。

図２及び図３は、図１中の特殊基板制御回路３の詳細構成例を示している。図２及び図３に示すように、特殊基板制御回路３は、Ｎチャネル型トランジスタ側構成３６と、Ｐチャネル型トランジスタ側構成３９とからなる。

図２に示すとおり、Ｎチャネル型トランジスタ側構成３６は、電圧値可変構成３８と、電流能力可変構成３７とから構成されて、電源電圧３１を受ける。電圧値可変構成３８は、電源電圧３１が複数のＰチャネル型トランジスタ３３ａのソースへ供給され、これらＰチャネル型トランジスタ３３ａのドレインがそれぞれ抵抗３４へ直列に接続され、これらの抵抗３４を介した出力が共通接続出力され、更にＰチャネル型トランジスタ３３ａのゲートはそれぞれ信号３ＲＮＡ，３ＲＮＢ，３ＲＮＣ等が入力される構成となっている。電流能力可変構成３７は、電圧値可変構成３８から出力された信号が複数のＰチャネル型トランジスタ３３ｂのソースへ供給され、これらＰチャネル型トランジスタ３３ｂのドレインがそれぞれダイオード３５のアノードへ直列に入力され、それぞれのダイオード３５のカソードが共通接続出力されてＮチャネル型トランジスタ用特殊基板制御出力１３を出力する、更に、Ｐチャネル型トランジスタ３３ｂのゲートへは、それぞれ信号３ＤＮＡ，３ＤＮＢ，３ＤＮＣ等が入力される構成となっている。信号３ＲＮＡ，３ＲＮＢ，３ＲＮＣ等は複数の抵抗３４を選択可能とし、電源電圧３１の供給に対し出力電圧値を可変とする。また、信号３ＤＮＡ，３ＤＮＢ，３ＤＮＣ等は複数のダイオード３５を選択可能とすることで、電圧値可変構成３８から出力された電圧に対し、電流能力を可変とする。

図３に示すとおり、Ｐチャネル型トランジスタ側構成３９もまた、電圧値可変構成３８と、電流能力可変構成３７とから構成されて、電源電圧３２を受ける。ただし、電圧値可変構成３８内のＰチャネル型トランジスタ３３ａへの制御信号として、Ｎチャネル型トランジスタ側構成３６とは別の信号３ＲＰＡ，３ＲＰＢ，３ＲＰＣ等が供給される。また、電流能力可変構成３７内のＰチャネル型トランジスタ３３ｂへの制御信号として、Ｎチャネル型トランジスタ側構成３６とは別の信号３ＤＰＡ，３ＤＰＢ，３ＤＰＣ等が供給される。信号３ＲＰＡ，３ＲＰＢ，３ＲＰＣ等の選択によって出力電圧値を可変とし、更に信号３ＤＰＡ，３ＤＰＢ，３ＤＰＣ等の選択によって電流能力を可変とする。

なお、図２及び図３中のダイオード３５は、ダイオードの機能を有するものであれば、どのような構成でもよい。また、抵抗３４は、抵抗の機能を有するものであればどのような構成でもよい。

次に、本実施形態の半導体集積回路装置の動作を、電源制御ステップと、基板制御ステップと、特殊基板制御ステップとに分けて説明する。

まず、電源制御ステップでは、電源制御信号１７の入力に応じて電源制御回路２が動作し、所望のＶＤＤを被制御回路４のトランジスタ５，６へ供給する。

基板制御ステップでは、基板制御信号１６の入力に応じて基板制御回路１が動作し、所望の基板電圧をＰチャネル型トランジスタ用基板制御出力８及びＮチャネル型トランジスタ用基板制御出力９から出力し、被制御回路４のトランジスタ５，６の基板へ供給する。

特殊基板制御ステップでは、特殊基板制御信号１１の入力に応じて特殊基板制御回路３が動作し、所望の基板電圧、電流をＰチャネル型トランジスタ用特殊基板制御出力１２及びＮチャネル型トランジスタ用特殊基板制御出力１３から出力し、被制御回路４のトランジスタ５，６の基板へ供給する。

本発明によれば、電源制御ステップにおいてＶＤＤを第１の電源電圧値から第２の電源電圧値へ遷移させる際に、基板制御ステップにより基板制御回路１からの基板制御出力も第１の基板電圧から第２の基板電圧へ遷移させる。また、更に特殊基板制御ステップにより特殊基板制御回路３から基板への電圧供給も実施されることで、電源遷移後に必要な所望の基板電圧への移行を高速に実施し、所望の基板電圧へ移行するまでの時間を短縮させる効果がある。また、電源遷移時にのみ特殊基板制御ステップを実行させ、安定電源供給、安定基板電圧供給時には動作しないことにより、消費電力を削減する効果がある。

しかも、図１の構成によれば、ＶＤＤが遷移を始めると、電源遷移中であることをシステム制御回路２３が感知して特殊基板制御信号１１及び基板制御信号１６を出力する。これにより、ＶＤＤの遷移に対して動的に基板制御することが可能である。ただし、システム制御回路２３をなくして、特殊基板制御信号１１及び基板制御信号１６を外部から与えてもよい。

《第２の実施形態》
図４は、本発明の第２の実施形態に係る半導体集積回路装置の構成を示している。図４の半導体集積回路装置は、図１の構成に加えて情報記憶装置６１を備えている。この情報記憶装置６１には、後述するラッチアップ抑制条件表のデータや、耐圧劣化抑制条件表のデータが格納される。そして、情報記憶装置６１から出力される情報６２がシステム制御回路２３へ入力され、この情報６２をもとにシステム制御回路２３が動作する構成となっている。情報記憶装置６１は、データを保持可能な回路、例えば揮発性又は不揮発性のメモリで構成される。

図５は、図４中の情報記憶装置６１に格納されるラッチアップ抑制条件表の例を示している。ここでは、ＶＤＤとＶＰとの間及びＶＤＤとＶＮとの間の電位差条件によって発生するラッチアップの抑制について、図５を用いて説明する。

図５には、ラッチアップが発生するＶＤＤとＶＰ及びＶＮとの関係が示されている。例えば、ＶＤＤが１．２Ｖの場合、ＶＮは０．４Ｖ、ＶＰは０．８Ｖまで印加してもラッチアップは発生しない、ただし、ＶＰへは０．８Ｖ未満、ＶＮへは０．４Ｖを超える電圧を印加するとラッチアップが発生してしまうことを表している。図５のラッチアップ抑制条件表の電位差を守ることで、ラッチアップの発生を抑制することが可能である。

なお、ラッチアップ発生を抑制し、かつ電源遷移後の所望の基板電圧に最も近い電圧を供給することで、ラッチアップの発生を抑制し、かつ電源遷移後に必要な所望の基板電圧への移行時間を短縮させることが可能となる。

図６は、図４の半導体集積回路装置におけるラッチアップ発生の抑制シーケンス例を示している。これは、電源遷移中の特殊基板制御に際し、ラッチアップを発生させず、かつ電源遷移後に必要な所望の基板電圧への移行時間を短縮させる具体的手法の一例である。

図６に示すように、ＶＤＤが例えば１．２Ｖから０．７Ｖへ遷移する場合（Ａ→Ｄステップ）において、電源遷移後に必要な基板電圧はそれぞれＶＰ＝０．５Ｖ、ＶＮ＝０．５５Ｖであるものとする。図５のラッチアップ抑制条件表から、まずＶＤＤが１．２Ｖから１．１５Ｖへ遷移する際（Ａ→Ｂステップ）に、ラッチアップが発生しない最大の基板電圧、つまりＶＰ＝０．７Ｖ（ＶＤＤ＝１．１５Ｖ時）、ＶＮ＝０．４５Ｖ（ＶＤＤ＝１．１５Ｖ時）を印加する。次に、ＶＤＤが１．１５Ｖから１．０５Ｖへ遷移する際（Ｂ→Ｃステップ）には、ＶＰ＝０．５Ｖ、ＶＮ＝０．５５Ｖを印加する。次いでＶＤＤが１．０５Ｖから０．７Ｖへ遷移する際（Ｃ→Ｄステップ）には、ＶＰ＝０．５Ｖ、ＶＮ＝０．５５Ｖを印加する。

ＶＰ及びＶＮを、Ａ→Ｂステップ時には特殊基板制御回路３ないしは特殊基板制御回路３及び基板制御回路１を用いて制御し、Ｂ→Ｃステップ時には基板制御回路１を用いて制御し、ステップＣ→Ｄ時には基板制御回路１を用いて制御することで、図６のようなラッチアップ発生の抑制シーケンスを実現可能とするものである。

上記Ａ→Ｂ、Ｂ→Ｃ、Ｃ→Ｄステップを実施することで、電源遷移中の基板制御時のラッチアップを抑制し、かつ電源遷移後に必要な所望の基板電圧への移行時間を短縮することが可能になる。また、電源遷移中のみに特殊基板制御回路３を動作させることで、特殊基板制御回路３を常に動作させる場合よりも消費電力を削減することが可能である。なお、図６にはＶＤＤが電圧降下した場合の例を示しているが、ＶＤＤが電圧上昇した場合も同様である。

図７は、図４の半導体集積回路装置におけるテスト用回路の例を示している。図７の回路は、図５の表を作成する際のラッチアップテスト用回路として使用できるものである。

図７の構成は、Ｐチャネル型トランジスタ８５のドレインとＮチャネル型トランジスタ８６のドレインとが接続され、Ｐチャネル型トランジスタ８５のソースへはＶＤＤが供給され、Ｎチャネル型トランジスタ８６のソースにはＶＳＳが接続され、Ｐチャネル型トランジスタ８５の基板へはＶＰが、Ｎチャネル型トランジスタ８６の基板へはＶＮがそれぞれ接続されている構成となっている。

図８は、図７のテスト用回路におけるウェル周りの寄生バイポーラ構成を示している。図８に示すとおり、ＰＮＰバイポーラトランジスタ８８とＮＰＮバイポーラトランジスタ８９とが寄生素子として生じており、ある条件のＶＤＤとＶＰ及びＶＮとの電圧条件においてＶＤＤからＰＮＰバイポーラトランジスタ８８又はＮＰＮバイポーラトランジスタ８９を介してＶＳＳへ流れる電流をラッチアップ電流とする。

図７及び図８の構成を用いて、ＶＤＤの電圧条件と、ＶＰ及びＶＮの電圧条件とを仕様条件範囲で変更した場合のラッチアップ抑制条件を算出する。その際、ＶＤＤからＰＮＰバイポーラトランジスタ８８又はＮＰＮバイポーラトランジスタ８９を介してＶＳＳへ流れるラッチアップ電流が予め設定した規定電流値以上流れた場合に、ラッチアップが発生していると判断する。このテストによって得られたラッチアップ抑制条件の各電圧状態を情報記憶装置６１に設定することで、チップ特性に応じた制御をすることが可能となる。そのために、図７のテスト用回路を図４の半導体集積回路装置と同一のチップ上に設けておくことが望ましい。

図９は、図４中の情報記憶装置６１に格納される耐圧劣化抑制条件表の例を示している。ここでは、ＶＤＤとＶＰとの間及びＶＤＤとＶＮとの間の電位差条件によって発生する耐圧劣化の抑制について、図９を用いて説明する。

図９は、ＶＤＤに対し、被制御回路４のＰチャネル型トランジスタ５及びＮチャネル型トランジスタ６が耐圧劣化を起こさない条件として、ＶＰ及びＶＮの値を示している。例えば、ＶＤＤ＝１．２Ｖの場合、ＶＰ＝２．７Ｖ未満、ＶＮ＝−０．３Ｖ未満であれば、耐圧劣化が抑制される。

図１０及び図１１は、図４の半導体集積回路装置における耐圧劣化の抑制シーケンス例を示している。これは、耐圧劣化を抑制し、かつ電源遷移後に必要な所望の基板電圧への移行時間を短縮させる具体的手法の一例である。

図１０は、ＶＤＤとＶＰとの関係を表している。ＶＤＤが例えば０．７Ｖから１．２Ｖへ遷移する際（Ａ→Ｄステップ）に、電源遷移後の必要なＶＰを２．５Ｖとする。ＶＤＤが０．７Ｖから０．８Ｖへ遷移する際（Ａ→Ｂステップ）には、図９の耐圧劣化抑制条件表に応じ、ＶＤＤが０．８Ｖ時にＶＰが２．３Ｖとなるように制御する。次に、ＶＤＤが０．８Ｖから１．０Ｖへ遷移する際（Ｂ→Ｃステップ）には、ＶＤＤが１．０Ｖ時にＶＰが２．５Ｖとなるように制御する。次いでＶＤＤが１．０Ｖから１．２Ｖへ遷移する際（Ｃ→Ｄステップ）には、ＶＤＤが１．２Ｖ時にＶＰが２．５Ｖとなるように制御する。

図１１は、ＶＤＤとＶＮとの関係を示している。ＶＤＤが例えば１．２Ｖから０．８Ｖへ遷移する際（Ａ→Ｄステップ）に、電源遷移後に必要なＶＮを−０．５Ｖとする。ＶＤＤが１．２Ｖから１．１Ｖへ遷移する際（Ａ→Ｂステップ）には、図９の耐圧劣化抑制条件表に応じ、ＶＤＤが１．１Ｖ時にＶＮが−０．４Ｖとなるように制御する。次に、ＶＤＤが１．１Ｖから１．０Ｖへ遷移する際（Ｂ→Ｃステップ）には、ＶＤＤが１．０Ｖ時にＶＮが−０．５Ｖとなるように制御する。次いでＶＤＤが１．０Ｖから０．８Ｖへ遷移する際（Ｃ→Ｄステップ）には、ＶＤＤが０．８Ｖ時にＶＮが−０．５Ｖとなるように制御する。

図９、図１０及び図１１で示した内容により、ＶＤＤ遷移時の耐圧劣化を抑制し、かつ電源遷移後に必要なＶＰ及びＶＮへの移行時間を短縮することを可能とする。

ＶＰ及びＶＮを、Ａ→Ｂステップ時には特殊基板制御回路３ないしは特殊基板制御回路３及び基板制御回路１を用いて制御し、Ｂ→Ｃステップ時には基板制御回路１を用いて制御し、Ｃ→Ｄステップ時には基板制御回路１を用いて制御することで、図１０及び図１１のような耐圧劣化の抑制シーケンスを実現可能とするものである。しかも、特殊基板制御回路３を局所的に使用することで、消費電力を削減することを可能とする。なお、ＶＤＤが上昇する場合、下降する場合の両方に対して同様なことが言える。

図７の回路は、図９の表を作成する際の耐圧テスト用回路として使用できる。つまり、図７の構成を用いて、ＶＤＤの電圧条件と、ＶＰ及びＶＮの電圧条件とを仕様条件範囲で変更した場合の耐圧劣化抑制条件を確認する。その際、同一条件で一定時間電圧印加した場合にＶＤＤの電流値について、初期電流値と一定時間経過後の電流値との差異が、ある電流閾値を超えた場合に、耐圧劣化が発生していると判断する。このテストによって得られた耐圧劣化抑制条件の各電圧状態を情報記憶装置６１に設定することで、チップ特性に応じた制御をすることが可能となる。そのために、図７のテスト用回路を図４の半導体集積回路装置と同一のチップ上に設けておくことが望ましい。

《第３の実施形態》
図１２は、本発明の第３の実施形態に係る半導体集積回路装置の構成を示している。図１２の半導体集積回路装置は、Ｎを２以上の整数とするとき、Ｎ個の電源ブロック間の電位差を一定に保つように、第１電源電圧ＶＤＤ１、第２電源電圧ＶＤＤ２、…、第Ｎ電源電圧ＶＤＤＮの連係制御を電位差制御回路１３１にて実現するものである。

図１３は、図１２中の電位差制御回路１３１の詳細構成例を示している。図１３に示すように、オペアンプ回路１５８の非反転入力Ｖ＋がそれぞれスイッチを介してＶＤＤ１、ＶＤＤ２、…、ＶＤＤＮへ接続され、各スイッチは入力スイッチ制御信号１５１によって任意にオンオフ制御可能となっている。また、オペアンプ回路１５８の反転入力Ｖ−は当該オペアンプ回路１５８の出力とショートしており、その出力はスイッチを介してＶＤＤ１、ＶＤＤ２、…、ＶＤＤＮへ接続され、各スイッチは出力スイッチ制御信号１５２によって任意にオンオフ制御可能となっている。ＶＤＤ１、ＶＤＤ２、…、ＶＤＤＮのうち電位差を一定に保つべき電源電圧の対と同数だけ、図１３の回路構成を用意する。

図１３の構成によれば、例えばＶＤＤ１に対してＶＤＤ２を１．０Ｖだけ低い電圧に保つ場合には、Ｖ−に対してＶ＋が１．０Ｖだけ高くなるようにオペアンプ回路１５８を設定し、入力スイッチ制御信号１５１にてＶＤＤ１を、出力スイッチ制御信号１５２にてＶＤＤ２をそれぞれ選択すればよい。また、Ｖ−に対してＶ＋が０．５Ｖだけ高くなるようにオペアンプ回路１５８を設定し、入力スイッチ制御信号１５１にてＶＤＤ２を、出力スイッチ制御信号１５２にてＶＤＤＮをそれぞれ選択すれば、ＶＤＤＮに対してＶＤＤ２を０．５Ｖだけ高い電圧に保つことができる。

図１４は、図１２の半導体集積回路装置における複数の電源電圧間の電位差制御シーケンス例を示している。図１４に示すように、例えば、ＶＤＤ１が２．５Ｖから遷移する場合、ＶＤＤ２はＶＤＤ１に対し１．０Ｖの電位差を保ちながら電圧が制御される。また、ＶＤＤ２が１．５Ｖから遷移する場合に、ＶＤＤ２はＶＤＤＮに対し０．５Ｖの電位差を保ちながら電圧が制御される。

図１５は、図１２の半導体集積回路装置において複数の電源電圧を受け取る回路ブロックの例として、レベルシフタ回路を示している。図１５のレベルシフタ回路では、入力１７１は、２．５Ｖ系インバータ１７２のゲートに入力され、かつ後段のＰチャネル型トランジスタ１７４のゲートに接続されている。２．５Ｖ系インバータ１７２の出力は、前段のＰチャネル型トランジスタ１７３のゲートに入力されている、このＰチャネル型トランジスタ１７３のソースには１．２Ｖ電源が接続されており、ドレインにはＮチャネル型トランジスタ１７５のドレインが接続され、このＮチャネル型トランジスタ１７５を介してＶＳＳへと接続されている。また、後段のＰチャネル型トランジスタ１７４のソースには１．２Ｖ電源が接続され、ドレインには出力１７７とＮチャネル型トランジスタ１７６のドレインとが接続され、このＮチャネル型トランジスタ１７６のソースにはＶＳＳが接続される。前段のＰチャネル型トランジスタ１７３のドレインは後段のＮチャネル型トランジスタ１７６のゲートに接続され、後段の出力１７７は前段のＮチャネル型トランジスタ１７５のゲートに接続されている。前段、後段の４つのトランジスタ１７３〜１７６は、１．２Ｖ系トランジスタで構成される。

このような回路構成において、従来Ｐチャネル型トランジスタ１７３にはゲートに２．５Ｖ、ソースに１．２Ｖの電圧が供給され、１．２Ｖ系電源の電圧が０．７Ｖへ遷移した場合に２．５Ｖ系電源の電圧が不変であると、当該Ｐチャネル型トランジスタ１７３のゲート・ソース間電圧が１．３Ｖから１．８Ｖへと増大し、耐圧劣化が発生する可能性がある。

ところが、本発明によれば、入力電位差を１．０Ｖに保つように図１３中のオペアンプ回路１５８を設定すれば、１．２Ｖ系電源の電圧が０．７Ｖへ遷移した場合でも、２．５Ｖ系電源の電圧が１．７Ｖとなるように制御されるので、Ｐチャネル型トランジスタ１７３のゲート・ソース間電圧が１．０Ｖに低減される結果、耐圧劣化を緩和することが可能となる。なお、図１３中のオペアンプ回路１５８に代えてレギュレータを用いてもよい。

以上、第１〜第３の実施形態を説明してきた。次に、以上の本発明に係る半導体集積回路装置を備えたシステムの例を説明する。

図１６は、本発明に係る半導体集積回路装置を備えた通信装置の概観を示す。携帯電話１８０１は、ベースバンドＬＳＩ１８０２及びアプリケーションＬＳＩ１８０３を備えている。ベースバンドＬＳＩ１８０２及びアプリケーションＬＳＩ１８０３は、本発明に係る半導体集積回路装置を有するＬＳＩである。本発明に係る半導体集積回路装置は従来よりもすばやく所望の基板電圧を供給することが可能、すなわち各モード遷移がすばやく実施可能なことより、少ない消費電力で動作可能であるため、ベースバンドＬＳＩ１８０２及びアプリケーションＬＳＩ１８０３並びにこれらを備えた携帯電話１８０１についてもまた低電力動作が可能となる。更に、携帯電話１８０１が備えているＬＳＩであってベースバンドＬＳＩ１８０２及びアプリケーションＬＳＩ１８０３以外のものについても、当該ＬＳＩが備える論理回路を本発明に係る半導体集積回路装置とすることによって、上記と同様の効果を得ることができる。

なお、本発明に係る半導体集積回路装置を備えた通信装置は、携帯電話に限定されるべきではなく、これ以外にも、例えば、通信システムにおける送信機・受信機やデータ伝送を行うモデム装置等を含むものである。すなわち、本発明によって、有線・無線や光通信・電気通信の別を問わず、また、デジタル方式・アナログ方式の別を問わず、あらゆる通信装置について消費電力低減の効果を得ることができる。

図１７は、本発明に係る半導体集積回路装置を備えた情報再生装置の概観を示す。光ディスク装置１９０１は、光ディスクから読み取った信号を処理するメディア信号処理ＬＳＩ１９０２と、その信号の誤り訂正や光ピックアップのサーボ制御を行う誤り訂正・サーボ処理ＬＳＩ１９０３とを備えている。そして、メディア信号処理ＬＳＩ１９０２及び誤り訂正・サーボ処理ＬＳＩ１９０３は、本発明に係る半導体集積回路装置を有するＬＳＩである。本発明に係る半導体集積回路装置は従来よりも少ない消費電力で動作可能であるため、メディア信号処理ＬＳＩ１９０２及び誤り訂正・サーボ処理ＬＳＩ１９０３並びにこれらを備えた光ディスク装置１９０１もまた低電力動作が可能となる。更に、光ディスク装置１９０１が備えているＬＳＩであってメディア信号処理ＬＳＩ１９０２及び誤り訂正・サーボ処理ＬＳＩ１９０３以外のものについても、当該ＬＳＩが備える論理回路を本発明に係る半導体集積回路装置とすることによって、上記と同様の効果を得ることができる。

なお、本発明に係る半導体集積回路装置を備えた情報再生装置は、光ディスク装置に限定されるべきではなく、これ以外にも、例えば、磁気ディスクを内蔵した画像録画再生装置や半導体メモリを媒体とした情報記録再生装置等を含むものである。すなわち、本発明によって、情報が記録されたメディアの別を問わず、あらゆる情報再生装置（情報記録機能を含んでいてもよい）について消費電力低減の効果を得ることができる。

図１８は、本発明に係る半導体集積回路装置を備えた画像表示装置の概観を示す。テレビジョン受像機２００１は、画像信号や音声信号を処理する画像・音声処理ＬＳＩ２００２と、表示画面やスピーカ等のデバイスを制御するディスプレイ・音源制御ＬＳＩ２００３とを備えている。そして、画像・音声処理ＬＳＩ２００２及びディスプレイ・音源制御ＬＳＩ２００３は、本発明に係る半導体集積回路装置を有するＬＳＩである。本発明に係る半導体集積回路装置は従来よりも少ない消費電力で動作可能であるため、画像・音声処理ＬＳＩ２００２及びディスプレイ・音源制御ＬＳＩ２００３並びにこれらを備えたテレビジョン受像機２００１もまた低電力動作が可能となる。更に、テレビジョン受像機２００１が備えているＬＳＩであって画像・音声処理ＬＳＩ２００２及びディスプレイ・音源制御ＬＳＩ２００３以外のものについても、当該ＬＳＩが備える論理回路を本発明に係る半導体集積回路装置とすることによって、上記と同様の効果を得ることができる。

なお、本発明に係る半導体集積回路装置を備えた画像表示装置は、テレビジョン受像機に限定されるべきではなく、これ以外にも、例えば、電気通信回線を通じて配信されるストリーミングデータを表示する装置をも含むものである。すなわち、本発明によって、情報の伝送方法の別を問わず、あらゆる画像表示装置について消費電力低減の効果を得ることができる。

図１９は、本発明に係る半導体集積回路装置を備えた電子装置の概観を示す。デジタルカメラ２１０１は、本発明に係る半導体集積回路装置を有するＬＳＩである信号処理ＬＳＩ２１０２を備えている。本発明に係る半導体集積回路装置は従来よりも少ない消費電力で動作可能であるため、信号処理ＬＳＩ２１０２及びこれを備えたデジタルカメラ２１０１もまた低電力動作が可能となる。更に、デジタルカメラ２１０１が備えているＬＳＩであって信号処理ＬＳＩ２１０２以外のものについても、当該ＬＳＩが備える論理回路を本発明に係る半導体集積回路装置とすることによって、上記と同様の効果を得ることができる。

なお、本発明に係る半導体集積回路装置を備えた電子装置は、デジタルカメラに限定されるべきではなく、これ以外にも、例えば、各種センサ機器や電子計算機等、およそＬＳＩを備えた装置全般を含むものである。そして、本発明によって、電子装置全般について消費電力低減の効果を得ることができる。

図２０は、本発明の半導体集積回路装置を備えた電子制御装置及びその電子制御装置を備えた移動体の概観を示す。自動車２２０１は、電子制御装置２２０２を備えている。電子制御装置２２０２は、本発明に係る半導体集積回路装置を有するＬＳＩであって、自動車２２０１のエンジンやトランスミッション等を制御するエンジン・トランスミッション制御ＬＳＩ２２０３を備えている。また、自動車２２０１は、ナビゲーション装置２２０４を備えている。ナビゲーション装置２２０４もまた電子制御装置２２０２と同様に、本発明に係る半導体集積回路装置を有するＬＳＩであるナビゲーション用ＬＳＩ２２０４を備えている。

本発明に係る半導体集積回路装置は従来よりも少ない消費電力で動作可能であるため、エンジン・トランスミッション制御ＬＳＩ２２０３及びこれを備えた電子制御装置２２０２もまた低電力動作が可能となる。同様に、ナビゲーションＬＳＩ２２０５及びこれを備えたナビゲーション装置２２０４もまた低電力動作が可能となる。更に、電子制御装置２２０２が備えているＬＳＩであってエンジン・トランスミッション制御ＬＳＩ２２０３以外のものについても、当該ＬＳＩが備える論理回路を本発明に係る半導体集積回路装置とすることによって、上記と同様の効果を得ることができる。ナビゲーション装置２２０４についても同様のことが言える。そして、電子制御装置２２０２の低消費電力化によって、自動車２２０１における消費電力も低減することができる。

なお、本発明に係る半導体集積回路装置を備えた電子制御装置は、上記のエンジンやトランスミッションを制御するものに限定されるべきではなく、これ以外にも、例えば、モータ制御装置等、およそＬＳＩを備え、動力源を制御する装置全般を含むものである。そして、本発明によって、そのような電子制御装置について消費電力低減の効果を得ることができる。

また、本発明に係る半導体集積回路装置を備えた移動体は、自動車に限定されるべきではなく、これ以外にも、例えば、列車や飛行機等、およそ動力源であるエンジンやモータ等を制御する電子制御装置を備えたもの全般を含むものである。そして、本発明によって、そのような移動体について消費電力低減の効果を得ることができる。

本発明に係る半導体集積回路装置は、基本構成として電源制御回路と、基板制御回路と、特殊基板制御回路とを有し、電源電圧と基板電圧との制御等に有用である。

また、通信装置、情報再生装置、画像表示装置、電子装置、電子制御装置、移動体等の用途にも応用できる。

本発明の第１の実施形態に係る半導体集積回路装置の構成を示すブロック図である。 図１中の特殊基板制御回路のうちＮチャネル型トランジスタ側の詳細構成例を示す回路図である。 図１中の特殊基板制御回路のうちＰチャネル型トランジスタ側の詳細構成例を示す回路図である。 本発明の第２の実施形態に係る半導体集積回路装置の構成を示すブロック図である。 図４中の情報記憶装置に格納されるラッチアップ抑制条件表の例を示す図である。 図４の半導体集積回路装置におけるラッチアップ発生の抑制シーケンス例を示すタイミング図である。 図４の半導体集積回路装置におけるテスト用回路の例を示す図である。 図７のテスト用回路における寄生バイポーラ構成を説明するための回路図である。 図４中の情報記憶装置に格納される耐圧劣化抑制条件表の例を示す図である。 図４の半導体集積回路装置のＰチャネル型トランジスタ側における耐圧劣化の抑制シーケンス例を示すタイミング図である。 図４の半導体集積回路装置のＮチャネル型トランジスタ側における耐圧劣化の抑制シーケンス例を示すタイミング図である。 本発明の第３の実施形態に係る半導体集積回路装置の構成を示すブロック図である。 図１２中の電位差制御回路の詳細構成例を示す回路図である。 図１２の半導体集積回路装置における複数の電源電圧間の電位差制御シーケンス例を示すタイミング図である。 図１２の半導体集積回路装置において複数の電源電圧を受け取る回路ブロックの例を示す回路図である。 本発明に係る半導体集積回路装置を備えた通信装置を示す斜視図である。 本発明に係る半導体集積回路装置を備えた情報再生装置を示す斜視図である。 本発明に係る半導体集積回路装置を備えた画像表示装置を示す斜視図である。 本発明に係る半導体集積回路装置を備えた電子装置を示す斜視図である。 本発明に係る半導体集積回路装置を備えた電子制御装置及びその電子制御装置を有する移動体を示す斜視図である。

符号の説明

１ 基板制御回路
２ 電源制御回路
３ 特殊基板制御回路
４ 被制御回路
２３ システム制御回路
３４ 抵抗
３５ ダイオード
３７ 電流能力可変構成
３８ 電圧値可変構成
６１ 情報記憶装置
１３１ 電位差制御回路
１８０１ 携帯電話
１９０１ 光ディスク装置
２００１ テレビジョン受像機
２１０１ デジタルカメラ
２２０１ 自動車

Claims (23)

1. 被制御回路を構成するトランジスタのソースへ供給される電源電圧を制御する電源制御回路と、
   前記トランジスタの基板へ供給される基板電圧を制御する基板制御回路と、
   前記基板へ供給される基板電圧を別系統から制御する特殊基板制御回路とを備え、
   前記電源電圧が所定の電圧値から異なる電圧値へ遷移する電源遷移中に、前記基板電圧を、前記基板制御回路からに加え、前記特殊基板制御回路から制御する
   ことを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、
   前記特殊基板制御回路は、
   複数のダイオード機能回路と、
   前記複数のダイオード機能回路のいずれかを選択するダイオード選択スイッチと、
   供給電圧を決定する複数の電圧決定用抵抗と、
   前記複数の電圧決定用抵抗のいずれかを選択する抵抗選択スイッチとを有することを特徴とする半導体集積回路装置。
3. 請求項１記載の半導体集積回路装置において、
   前記電源制御回路から出力される内部電源電圧に応じて、前記基板制御回路及び前記特殊基板制御回路の動作を制御するシステム制御回路を更に備えたことを特徴とする半導体集積回路装置。
4. 請求項１記載の半導体集積回路装置において、
   電源遷移中の前記トランジスタにおけるラッチアップの発生が抑制されるように、前記電源電圧と前記基板電圧との間のラッチアップ抑制条件に応じて前記基板電圧の供給方法を変更することを特徴とする半導体集積回路装置。
5. 請求項４記載の半導体集積回路装置において、
   前記ラッチアップ抑制条件を予め設定するテーブルを備えたことを特徴とする半導体集積回路装置。
6. 請求項５記載の半導体集積回路装置において、
   前記テーブルを格納するための情報記憶装置を更に備えたことを特徴とする半導体集積回路装置。
7. 請求項４記載の半導体集積回路装置において、
   予め実施するラッチアップテストによって前記ラッチアップ抑制条件を決定することを特徴とする半導体集積回路装置。
8. 請求項７記載の半導体集積回路装置において、
   ラッチアップが発生する基板電圧を算出するにあたり、ラッチアップテスト対象回路の電源電流が所定のしきい値を超えたことでラッチアップが発生したと判定することを特徴とする半導体集積回路装置。
9. 請求項７記載の半導体集積回路装置において、
   ラッチアップテスト用の回路構成を更に備えたことを特徴とする半導体集積回路装置。
10. 請求項１記載の半導体集積回路装置において、
    前記トランジスタがＰチャネル型トランジスタであり、前記電源電圧を下げ、かつ前記トランジスタの基板をフォワードバイアス（ソース電圧以下）に制御する際に、
    前記電源遷移直前の電源電圧に対してラッチアップが発生しない最大のフォワードバイアスを少なくとも前記特殊基板制御回路により供給し、前記トランジスタの基板電圧が所望の値になったことを確認したときに前記特殊基板制御回路の動作をオフさせることを特徴とする半導体集積回路装置。
11. 請求項１記載の半導体集積回路装置において、
    電源遷移中の前記トランジスタの耐圧劣化が抑制されるように、前記電源電圧と前記基板電圧との間の耐圧劣化抑制条件に応じて前記基板電圧の供給方法を変更することを特徴とする半導体集積回路装置。
12. 請求項１１記載の半導体集積回路装置において、
    前記耐圧劣化抑制条件を予め設定するテーブルを備えたことを特徴とする半導体集積回路装置。
13. 請求項１２記載の半導体集積回路装置において、
    前記テーブルを格納するための情報記憶装置を更に備えたことを特徴とする半導体集積回路装置。
14. 請求項１１記載の半導体集積回路装置において、
    予め実施する耐圧テストによって前記耐圧劣化抑制条件を決定することを特徴とする半導体集積回路装置。
15. 請求項１４記載の半導体集積回路装置において、
    耐圧劣化が発生する基板電圧を算出するにあたり、耐圧テスト対象回路の電源電流が所定のしきい値を超えたことで耐圧劣化が発生したと判定することを特徴とする半導体集積回路装置。
16. 請求項１４記載の半導体集積回路装置において、
    耐圧テスト用の回路構成を更に備えたことを特徴とする半導体集積回路装置。
17. 請求項１記載の半導体集積回路装置において、
    前記トランジスタがＰチャネル型トランジスタであり、前記電源電圧を上げ、かつ前記トランジスタの基板をバックバイアス（ソース電圧以上）に制御する際に、
    前記電源遷移直前の電源電圧に対して耐圧劣化が発生しない最大のバックバイアスを少なくとも前記特殊基板制御回路により供給し、前記トランジスタの基板電圧が所望の値になったことを確認したときに前記特殊基板制御回路の動作をオフさせることを特徴とする半導体集積回路装置。
18. 請求項１〜１７のいずれか１項に記載の半導体集積回路装置を備えたことを特徴とする通信装置。
19. 請求項１〜１７のいずれか１項に記載の半導体集積回路装置を備えたことを特徴とする情報再生装置。
20. 請求項１〜１７のいずれか１項に記載の半導体集積回路装置を備えたことを特徴とする画像表示装置。
21. 請求項１〜１７のいずれか１項に記載の半導体集積回路装置を備えたことを特徴とする電子装置。
22. 請求項１〜１７のいずれか１項に記載の半導体集積回路装置を備えたことを特徴とする電子制御装置。
23. 請求項１〜１７のいずれか１項に記載の半導体集積回路装置を備えたことを特徴とする移動体。

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