JPH04348559A - 保護回路 - Google Patents
保護回路Info
- Publication number
- JPH04348559A JPH04348559A JP3120915A JP12091591A JPH04348559A JP H04348559 A JPH04348559 A JP H04348559A JP 3120915 A JP3120915 A JP 3120915A JP 12091591 A JP12091591 A JP 12091591A JP H04348559 A JPH04348559 A JP H04348559A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- power supply
- diode
- power source
- supply section
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000009877 rendering Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は電気回路に係り、特にデ
ィジタル，アナログの混在する回路のラッチアップによ
る回路の動作不良や破壊を防止するに好適な保護回路に
関する。
ィジタル，アナログの混在する回路のラッチアップによ
る回路の動作不良や破壊を防止するに好適な保護回路に
関する。
【０００２】
【従来の技術】複数の電源供給手段をもつ回路の従来例
として、特開昭６２−１３３８２３号公報がある。この
回路はコンパクトディスクプレーヤのディジタル信号処
理部と、積分型ディジタル・アナログ変換器（ＤＡ変換
器）のアナログ部の電源を別々に供給し、相互干渉を除
去して、複数のスイッチングジッタを少なくし、上記デ
ィジタル信号処理回路とＤＡ変換器を同一の半導体基板
上に集積しても、直線性の良いＤＡ変換器を提供するも
のである。
として、特開昭６２−１３３８２３号公報がある。この
回路はコンパクトディスクプレーヤのディジタル信号処
理部と、積分型ディジタル・アナログ変換器（ＤＡ変換
器）のアナログ部の電源を別々に供給し、相互干渉を除
去して、複数のスイッチングジッタを少なくし、上記デ
ィジタル信号処理回路とＤＡ変換器を同一の半導体基板
上に集積しても、直線性の良いＤＡ変換器を提供するも
のである。
【０００３】
【発明が解決しようとする課題】上記従来技術では、例
えばディジタル回路の電源のみが投入された場合、アナ
ログ部の回路がラッチアップと呼ばれる状態となり、動
作不能となったり、破壊されたりする事がある。
えばディジタル回路の電源のみが投入された場合、アナ
ログ部の回路がラッチアップと呼ばれる状態となり、動
作不能となったり、破壊されたりする事がある。
【０００４】また、図４に示す様に、ディジタル電源４
１、及びアナログ電源４２の電源が同時に投入された場
合でも、インダクタンス４５、容量４６で構成されたノ
イズフィルタでアナログ回路４４よりも先にディジタル
回路４３に電源が投入された状態となり、結果としてア
ナログ回路４４がラッチアップを起こし、動作不能、又
は破壊を起こしたりする。
１、及びアナログ電源４２の電源が同時に投入された場
合でも、インダクタンス４５、容量４６で構成されたノ
イズフィルタでアナログ回路４４よりも先にディジタル
回路４３に電源が投入された状態となり、結果としてア
ナログ回路４４がラッチアップを起こし、動作不能、又
は破壊を起こしたりする。
【０００５】本発明の目的は、上記した場合の様に、少
なくとも２つ以上の電源を供給手段を有する回路におい
て、一方の電源が投入され、他方の電源が投入されてい
ない場合に、ラッチアップを起こす事を防止する保護回
路を提供する事にある。
なくとも２つ以上の電源を供給手段を有する回路におい
て、一方の電源が投入され、他方の電源が投入されてい
ない場合に、ラッチアップを起こす事を防止する保護回
路を提供する事にある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、例えば図４に示したディジタル回路４３の電源供給
端子４７と、アナログ回路４４の電源供給端子４８の間
に、順方向にダイオードを挿入する様にしたものである
。
に、例えば図４に示したディジタル回路４３の電源供給
端子４７と、アナログ回路４４の電源供給端子４８の間
に、順方向にダイオードを挿入する様にしたものである
。
【０００７】
【作用】電源供給端子４７と電源供給端子４８の間に、
順方向にダイオードを挿入されていれば、例えば電源４
１のみが投入された場合、電源供給端子４７からはダイ
オードを通じて電源供給端子４８へは、電源４１の出力
電圧より０．７Ｖ低い電圧がかかる。従って、アナログ
回路４８にはディジタル回路４３より０．７Ｖ低い電圧
が同時にかかり、ラッチアップを起こす事がない。また
遅れて電源４２が投入されても、電源４１と電源４２が
同電位ならば、ダイオードは電気的に接続されていない
状態となり、障害とはなる事はない。
順方向にダイオードを挿入されていれば、例えば電源４
１のみが投入された場合、電源供給端子４７からはダイ
オードを通じて電源供給端子４８へは、電源４１の出力
電圧より０．７Ｖ低い電圧がかかる。従って、アナログ
回路４８にはディジタル回路４３より０．７Ｖ低い電圧
が同時にかかり、ラッチアップを起こす事がない。また
遅れて電源４２が投入されても、電源４１と電源４２が
同電位ならば、ダイオードは電気的に接続されていない
状態となり、障害とはなる事はない。
【０００８】
【実施例】以下、本発明の実施例を説明する。
【０００９】図１は、本発明の第１の実施例を示す保護
回路を示したものである。同図において、１０は回路Ａ
１８へ（＋）側の電源を供給するための電源供給端子、
１１は（−）側の電源供給端子、１２は回路Ｂ１９へ（
＋）側の電源供給端子、１３は（−）側の電源供給端子
、１４は回路Ａ１８の（＋）側電源ライン、１５は回路
Ａ１８の（−）側電源ライン、１６は回路Ｂ１９の（＋
）側電源ライン、１７は回路Ｂ１９の（−）側電源ライ
ン、１１０はダイオードである。電源ライン１５と電源
ライン１７は、接続されているものとする。同図の構成
によれば、例えば電源供給端子１０、及び１１の間に一
定電圧Ｖがかかり、電源供給端子１２及び１３の間は解
放となっている場合でも、電源ライン１６及び１７の間
には、Ｖ−０．７ボルトの電圧がダイオード１１０を介
して供給され、回路Ｂ１９がラッチアップを起こして動
作不能となる事はない。また、電源供給端子１０、及び
１１間と、電源供給端子１２及び１３の間に、それぞれ
電圧Ｖがかかっていれば、ダイオード１１０は電気的に
は導通しなくなり、電源ライン１４及び１６の間での相
互干渉はない。
回路を示したものである。同図において、１０は回路Ａ
１８へ（＋）側の電源を供給するための電源供給端子、
１１は（−）側の電源供給端子、１２は回路Ｂ１９へ（
＋）側の電源供給端子、１３は（−）側の電源供給端子
、１４は回路Ａ１８の（＋）側電源ライン、１５は回路
Ａ１８の（−）側電源ライン、１６は回路Ｂ１９の（＋
）側電源ライン、１７は回路Ｂ１９の（−）側電源ライ
ン、１１０はダイオードである。電源ライン１５と電源
ライン１７は、接続されているものとする。同図の構成
によれば、例えば電源供給端子１０、及び１１の間に一
定電圧Ｖがかかり、電源供給端子１２及び１３の間は解
放となっている場合でも、電源ライン１６及び１７の間
には、Ｖ−０．７ボルトの電圧がダイオード１１０を介
して供給され、回路Ｂ１９がラッチアップを起こして動
作不能となる事はない。また、電源供給端子１０、及び
１１間と、電源供給端子１２及び１３の間に、それぞれ
電圧Ｖがかかっていれば、ダイオード１１０は電気的に
は導通しなくなり、電源ライン１４及び１６の間での相
互干渉はない。
【００１０】上記した第１の実施例を、回路Ａ１８、及
び回路Ｂ１９の（−）側の電源ラインを共通とし、同一
の基板上に回路Ａ１８及び回路Ｂ１９を同一の半導体基
板上に集積した場合の集積回路内にダイオードも同様に
集積すれば、ラッチアップする事のない集積回路を提供
できる。
び回路Ｂ１９の（−）側の電源ラインを共通とし、同一
の基板上に回路Ａ１８及び回路Ｂ１９を同一の半導体基
板上に集積した場合の集積回路内にダイオードも同様に
集積すれば、ラッチアップする事のない集積回路を提供
できる。
【００１１】図２に本発明の第２の実施例を示す。同図
において、１０〜１９は、図１に示したものと同様であ
る。本実施例では（＋）側の電源ライン１０及び１２が
共通になっている場合、（−）側の電源ライン１１、及
び１３の間にダイオードを挿入した場合を示している。 本実施例においても、電源供給端子１０及び１１の間に
一定電圧Ｖがかかり、電源供給端子１２及び１３の間が
解放となっている場合でも、電源ライン１６及び１７の
間にはＶ−０．７ボルトの電圧がダイオード１１０を介
して供給され、回路Ｂがラッチアップを起こして動作不
能となる事はない。また電源供給端子１０、及び１１間
と、電源供給端子１２及び１３の間に、それぞれ電圧Ｖ
がかかっていれば、ダイオード１１０は電気的には導通
しなくなり、電源ライン１４及び１６の間での相互干渉
はない。
において、１０〜１９は、図１に示したものと同様であ
る。本実施例では（＋）側の電源ライン１０及び１２が
共通になっている場合、（−）側の電源ライン１１、及
び１３の間にダイオードを挿入した場合を示している。 本実施例においても、電源供給端子１０及び１１の間に
一定電圧Ｖがかかり、電源供給端子１２及び１３の間が
解放となっている場合でも、電源ライン１６及び１７の
間にはＶ−０．７ボルトの電圧がダイオード１１０を介
して供給され、回路Ｂがラッチアップを起こして動作不
能となる事はない。また電源供給端子１０、及び１１間
と、電源供給端子１２及び１３の間に、それぞれ電圧Ｖ
がかかっていれば、ダイオード１１０は電気的には導通
しなくなり、電源ライン１４及び１６の間での相互干渉
はない。
【００１２】上記第２の実施例は、（＋）側の電源ライ
ンを共通とし、同一の半導体基板上に回路Ａ１８及び回
路Ｂ１９を集積した場合に適用できる。
ンを共通とし、同一の半導体基板上に回路Ａ１８及び回
路Ｂ１９を集積した場合に適用できる。
【００１３】図３に本発明の第３の実施例を示す。同図
において１０〜１９は、図１で示したものと同じもので
ある。本実施例は、ダイオード１１０及びダイオード１
１１を、（＋）側電源ライン１４と１６の間に双方向に
接続した場合である。本実施例によれば、回路Ａ１８側
の電源供給端子１０及び１１のみに電圧がかけられた場
合はダイオード１１０によって、回路Ｂ１９はラッチア
ップから保護される。また回路Ｂ１９の電源供給端子１
２及び１１のみに電圧がかけられた場合にはダイオード
１１１によって、回路Ａ１８はラッチアップから保護さ
れる。
において１０〜１９は、図１で示したものと同じもので
ある。本実施例は、ダイオード１１０及びダイオード１
１１を、（＋）側電源ライン１４と１６の間に双方向に
接続した場合である。本実施例によれば、回路Ａ１８側
の電源供給端子１０及び１１のみに電圧がかけられた場
合はダイオード１１０によって、回路Ｂ１９はラッチア
ップから保護される。また回路Ｂ１９の電源供給端子１
２及び１１のみに電圧がかけられた場合にはダイオード
１１１によって、回路Ａ１８はラッチアップから保護さ
れる。
【００１４】また、図２で示した様に、（＋）側の電源
ラインが共通にとられている場合は、（−）側の電源ラ
イン間に双方向にダイオードを接続すれば、第３の実施
例と同様の効果がある。
ラインが共通にとられている場合は、（−）側の電源ラ
イン間に双方向にダイオードを接続すれば、第３の実施
例と同様の効果がある。
【００１５】
【発明の効果】以上延べた様に、本発明によれば、２つ
の電源供給手段をもつ電気回路において、片方の電源の
みが投入された場合においても、電源の投入されない方
の電気回路をラッチアップにより動作不能、あるいは破
壊より保護できる効果がある。
の電源供給手段をもつ電気回路において、片方の電源の
みが投入された場合においても、電源の投入されない方
の電気回路をラッチアップにより動作不能、あるいは破
壊より保護できる効果がある。
【図１】本発明の第１の実施例の保護回路を示したもの
である。
である。
【図２】本発明の第２の実施例の保護回路を示したもの
である。
である。
【図３】本発明の第３の実施例の保護回路を示したもの
である。
である。
【図４】従来の回路構成を示したものである。
１１０，１１１…ダイオード、１０，１２…（＋）側の
電源入力端子、１１，１３…（−）側の電源入力端子、
１４，１６…（＋）側の電源ライン、１５，１７…（−
）側の電源入力端子、１８…回路Ａ、１９…回路Ｂ。
電源入力端子、１１，１３…（−）側の電源入力端子、
１４，１６…（＋）側の電源ライン、１５，１７…（−
）側の電源入力端子、１８…回路Ａ、１９…回路Ｂ。
Claims (2)
- 【請求項１】第１の回路ブロックと、第２の回路ブロッ
クと、前記第１の回路ブロックへの第１の電源供給部と
前記第２の回路ブロックへの第２の電源供給部からなり
、前記第１の電源供給部と前記第２の電源供給部へ分岐
して電源を供給する回路において、前記第１の電源供給
部と前記第２の電源供給部をダイオード等の単方向素子
で接続し、前記第１の電源供給部及び前記第２の電源供
給部への電源投入の時間遅延によるラッチアップを防止
する事を特徴とする保護回路。 - 【請求項２】請求項１において、前記第１の電源供給部
及び前記第２の電源供給部をダイオード等の単方向素子
で双方向に接続した事を特徴とする保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3120915A JPH04348559A (ja) | 1991-05-27 | 1991-05-27 | 保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3120915A JPH04348559A (ja) | 1991-05-27 | 1991-05-27 | 保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04348559A true JPH04348559A (ja) | 1992-12-03 |
Family
ID=14798145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3120915A Pending JPH04348559A (ja) | 1991-05-27 | 1991-05-27 | 保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04348559A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001515238A (ja) * | 1997-08-28 | 2001-09-18 | シーメンス アクチエンゲゼルシヤフト | フルカスタムタイミングドメインおよびセミカスタムタイミングドメインに対するインタフェース回路 |
| JP2005530342A (ja) * | 2002-06-14 | 2005-10-06 | トムソン ライセンシング | 保護されたデュアルボルテージ超小形電子回路の電源構成 |
| JP2008098749A (ja) * | 2006-10-06 | 2008-04-24 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| JP2019195012A (ja) * | 2018-05-01 | 2019-11-07 | 日本精工株式会社 | ラッチアップ防止回路 |
-
1991
- 1991-05-27 JP JP3120915A patent/JPH04348559A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001515238A (ja) * | 1997-08-28 | 2001-09-18 | シーメンス アクチエンゲゼルシヤフト | フルカスタムタイミングドメインおよびセミカスタムタイミングドメインに対するインタフェース回路 |
| JP2005530342A (ja) * | 2002-06-14 | 2005-10-06 | トムソン ライセンシング | 保護されたデュアルボルテージ超小形電子回路の電源構成 |
| JP2008098749A (ja) * | 2006-10-06 | 2008-04-24 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| JP2019195012A (ja) * | 2018-05-01 | 2019-11-07 | 日本精工株式会社 | ラッチアップ防止回路 |
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