JP2003347415A - 半導体集積回路システム - Google Patents
半導体集積回路システムInfo
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Abstract
(57)【要約】
【課題】 電流の発生を防ぐ。ラッチアップを防止す
る。電源シーケンスを複雑化しないようにする。 【解決手段】 半導体集積回路と、前記半導体集積回路
に並列に接続され互いに異なる大きさの電圧を印加する
電源と、前記各電源間に接続されたダイオードとを備え
た半導体集積回路システムにおいて、前記半導体集積回
路と前記各電源との間に当該電源のうち最大電圧を印加
する電源以外の電源のレベルをシフトするレベルシフト
回路を備えるとともに、前記レベルシフト回路の出力と
前記最大電圧を印加する電源の電圧とを比較する比較回
路と、前記比較回路の出力に応じて前記ダイオードと前
記最大電圧を印加する電源との接続を切り替えるスイッ
チとを備えることを特徴とする。
る。電源シーケンスを複雑化しないようにする。 【解決手段】 半導体集積回路と、前記半導体集積回路
に並列に接続され互いに異なる大きさの電圧を印加する
電源と、前記各電源間に接続されたダイオードとを備え
た半導体集積回路システムにおいて、前記半導体集積回
路と前記各電源との間に当該電源のうち最大電圧を印加
する電源以外の電源のレベルをシフトするレベルシフト
回路を備えるとともに、前記レベルシフト回路の出力と
前記最大電圧を印加する電源の電圧とを比較する比較回
路と、前記比較回路の出力に応じて前記ダイオードと前
記最大電圧を印加する電源との接続を切り替えるスイッ
チとを備えることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路シ
ステムに関し、特に、多電源を用いる半導体集積回路シ
ステムに関する。
ステムに関し、特に、多電源を用いる半導体集積回路シ
ステムに関する。
【０００２】
【従来の技術】近年、半導体集積回路の技術的進歩は目
覚しく、特に、微細化の進展が著しい。これとともに、
更に、システム・オン・チップ（以下、「ＳＯＣ」と称
する。）の開発が求められており、ＳＯＣにおいては、
デジタル機能のみでなく、アナログ機能の搭載も求めら
れている。
覚しく、特に、微細化の進展が著しい。これとともに、
更に、システム・オン・チップ（以下、「ＳＯＣ」と称
する。）の開発が求められており、ＳＯＣにおいては、
デジタル機能のみでなく、アナログ機能の搭載も求めら
れている。
【０００３】周知のように、デジタル回路では微細化の
進展に伴い電源電圧の低下が必要となり、例えば、０.
２５μｍルールのプロセスでは電源電圧は１.５Ｖ〜２.
５Ｖ程度が用いられる。
進展に伴い電源電圧の低下が必要となり、例えば、０.
２５μｍルールのプロセスでは電源電圧は１.５Ｖ〜２.
５Ｖ程度が用いられる。
【０００４】一方、アナログ回路にとっては、ダイナミ
ックレンジの必要性から、この程度の電源電圧では十分
でなく、この結果、例えば、アナログ電源用には３.３
Ｖ、デジタル電源用には２Ｖといったような必要が生じ
る。
ックレンジの必要性から、この程度の電源電圧では十分
でなく、この結果、例えば、アナログ電源用には３.３
Ｖ、デジタル電源用には２Ｖといったような必要が生じ
る。
【０００５】このため、半導体集積回路内部に異なる電
源が存在することになり、従来では、最高電位電源以外
の電源パッドに対しては、保護ダイオードを最高電位側
と最低電位側とへ挿入していた。
源が存在することになり、従来では、最高電位電源以外
の電源パッドに対しては、保護ダイオードを最高電位側
と最低電位側とへ挿入していた。
【０００６】図５は、従来の半導体集積回路システムの
等価回路図である。図５には、半導体集積回路を備える
内部回路１００１と、最高の電位を内部回路１００１へ
供給するための最高電位電源パッド１００２と、電源電
圧を内部回路１００１に印加するための電源パッド１０
０３と、最高電位電源パッド１００２とグランドとの間
に設けられた保護ダイオード１００４とを示している。
等価回路図である。図５には、半導体集積回路を備える
内部回路１００１と、最高の電位を内部回路１００１へ
供給するための最高電位電源パッド１００２と、電源電
圧を内部回路１００１に印加するための電源パッド１０
０３と、最高電位電源パッド１００２とグランドとの間
に設けられた保護ダイオード１００４とを示している。
【０００７】
【発明が解決しようとする課題】しかし、従来の技術は
以下のような問題がある。
以下のような問題がある。
【０００８】図６は、従来の技術の課題説明図である。
例えば、デジタル用の電源の立ち上がりに対し、アナロ
グ用の電源の立ち上がりが遅れたような場合、つまり、
最高電位電源以外の電源の立ち上がりが最高電位電源に
対し時間的に早くなされるような場合には、最高電位電
源と該電源の間に挿入された保護ダイオード１０４に次
のように電圧がかかる。
例えば、デジタル用の電源の立ち上がりに対し、アナロ
グ用の電源の立ち上がりが遅れたような場合、つまり、
最高電位電源以外の電源の立ち上がりが最高電位電源に
対し時間的に早くなされるような場合には、最高電位電
源と該電源の間に挿入された保護ダイオード１０４に次
のように電圧がかかる。
【０００９】すなわち、図６に示すように、電源が時間
Ｔ１で保護ダイオード１００４の順方向電圧以上の電圧
になると、最高電位電源が立ち上がり、時間Ｔ２で保護
ダイオード１００４の順方向電圧以下の電圧がダイオー
ドに加わるまでは順方向に大きな電圧が印加されること
になる。これは、時間Ｔ１からＴ２の間、大電流が発生
することを示しており、ラッチアップのトリガーにな
り、最悪の場合、半導体集積回路を破壊する場合があ
る。
Ｔ１で保護ダイオード１００４の順方向電圧以上の電圧
になると、最高電位電源が立ち上がり、時間Ｔ２で保護
ダイオード１００４の順方向電圧以下の電圧がダイオー
ドに加わるまでは順方向に大きな電圧が印加されること
になる。これは、時間Ｔ１からＴ２の間、大電流が発生
することを示しており、ラッチアップのトリガーにな
り、最悪の場合、半導体集積回路を破壊する場合があ
る。
【００１０】このため、このような多電源を半導体集積
回路に用いる場合、多くの場合、各電源のシーケンスを
制御する必要があり、システムを複雑化させてしまうと
いう問題がある。
回路に用いる場合、多くの場合、各電源のシーケンスを
制御する必要があり、システムを複雑化させてしまうと
いう問題がある。
【００１１】そこで、本発明は、大電流の発生を防ぐと
ともに、ラッチアップを防止し、さらに電源シーケンス
を複雑化しないようにすることを課題とする。
ともに、ラッチアップを防止し、さらに電源シーケンス
を複雑化しないようにすることを課題とする。
【００１２】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、半導体集積回路と、前記半導体集積回路
に並列に接続され互いに異なる大きさの電圧を印加する
電源と、前記各電源間に直列接続された２つのダイオー
ドとを備えた半導体集積回路システムにおいて、前記半
導体集積回路と前記各電源との間に当該電源のうち最大
電圧を印加する電源以外の電源のレベルをシフトするレ
ベルシフト回路を備えるとともに、前記レベルシフト回
路の出力と前記最大電圧を印加する電源の電圧とを比較
する比較回路と、前記比較回路の出力に応じて前記ダイ
オードと前記最大電圧を印加する電源との接続を切り替
えるスイッチとを備えることを特徴とする。
に、本発明は、半導体集積回路と、前記半導体集積回路
に並列に接続され互いに異なる大きさの電圧を印加する
電源と、前記各電源間に直列接続された２つのダイオー
ドとを備えた半導体集積回路システムにおいて、前記半
導体集積回路と前記各電源との間に当該電源のうち最大
電圧を印加する電源以外の電源のレベルをシフトするレ
ベルシフト回路を備えるとともに、前記レベルシフト回
路の出力と前記最大電圧を印加する電源の電圧とを比較
する比較回路と、前記比較回路の出力に応じて前記ダイ
オードと前記最大電圧を印加する電源との接続を切り替
えるスイッチとを備えることを特徴とする。
【００１３】すなわち、本発明は、最大電圧を印加する
電源の電位と他の電源の電位とを比較し、前者の電位が
後者の電位より低いときはダイオードの電気的パスを遮
断し、前者の電位が後者の電位より高いときはダイオー
ドの電気的パスを接続するようにしている。
電源の電位と他の電源の電位とを比較し、前者の電位が
後者の電位より低いときはダイオードの電気的パスを遮
断し、前者の電位が後者の電位より高いときはダイオー
ドの電気的パスを接続するようにしている。
【００１４】
【発明の実施の形態】以下、本発明の実施形態について
図面を用いて説明する。
図面を用いて説明する。
【００１５】（第１実施形態）図１は、本発明の第１実
施形態の半導体集積回路システムの等価回路図である。
図１において、１００は最高電位電源以外の電源パッ
ド、１０１は最高電位電源パッド、１０２，１０３は保
護ダイオード、１０４はレベルシフト回路、１０５は電
圧比較回路、１０６はスイッチであるところのＭＯＳト
ランジスタ（ここでは、ＰＭＯＳトランジスタ）、１０
７は最低電位配線である。
施形態の半導体集積回路システムの等価回路図である。
図１において、１００は最高電位電源以外の電源パッ
ド、１０１は最高電位電源パッド、１０２，１０３は保
護ダイオード、１０４はレベルシフト回路、１０５は電
圧比較回路、１０６はスイッチであるところのＭＯＳト
ランジスタ（ここでは、ＰＭＯＳトランジスタ）、１０
７は最低電位配線である。
【００１６】なお、レベルシフト回路１０４及び電圧比
較回路１０５は、図示しない半導体集積回路を備える内
部回路内に設けてもよいし、内部回路と電源パッド１０
０及び最高電位電源パッド１０１との間に設けてもよ
い。
較回路１０５は、図示しない半導体集積回路を備える内
部回路内に設けてもよいし、内部回路と電源パッド１０
０及び最高電位電源パッド１０１との間に設けてもよ
い。
【００１７】電源パッド１００は、保護ダイオード１０
２のアノード電極と保護ダイオード１０３のカソード電
極とへ接続され、かつレベルシフト回路１０４の入力
と、電圧比較回路１０５の電源に接続されている。
２のアノード電極と保護ダイオード１０３のカソード電
極とへ接続され、かつレベルシフト回路１０４の入力
と、電圧比較回路１０５の電源に接続されている。
【００１８】保護ダイオード１０２は、カソード電極が
第１のＭＯＳトランジスタの第１電極へ接続され、第２
電極が最高電位配線に接続され、制御電極が電圧比較回
路１０５の出力端子と接続されている。
第１のＭＯＳトランジスタの第１電極へ接続され、第２
電極が最高電位配線に接続され、制御電極が電圧比較回
路１０５の出力端子と接続されている。
【００１９】保護ダイオード１０３は、アノードが最低
電位配線に接続されている。
電位配線に接続されている。
【００２０】電圧比較回路１０５は、第１の入力端子
（ここでは、正転入力端子）がレベルシフト回路１０４
の出力端子と接続され、第２の入力端子（ここでは、反
転入力端子）が最高電位電源パッド１０１に接続されて
いる。
（ここでは、正転入力端子）がレベルシフト回路１０４
の出力端子と接続され、第２の入力端子（ここでは、反
転入力端子）が最高電位電源パッド１０１に接続されて
いる。
【００２１】このような構成において、先ず、最高電位
電源以外の電源が立ち上がると、電圧比較回路１０５及
びレベルシフト回路１０４が動作し始める。
電源以外の電源が立ち上がると、電圧比較回路１０５及
びレベルシフト回路１０４が動作し始める。
【００２２】図３は、図１のレベルシフト回路１０４の
内部構成図である。レベルシフト回路１０４は、図３
（ａ）に示すようにダイオードを複数接続したものであ
っても、図３（ｂ）に示すように抵抗を複数接続したも
のであってもよい。
内部構成図である。レベルシフト回路１０４は、図３
（ａ）に示すようにダイオードを複数接続したものであ
っても、図３（ｂ）に示すように抵抗を複数接続したも
のであってもよい。
【００２３】図４は、図１の電圧比較回路１０５の内部
構成図である。図４には、ＭＯＳトランジスタ３００，
３０１と、第１〜第３の抵抗３０２〜３０４とを示して
いる。ＭＯＳトランジスタ３００，３０１の第１電極
と、第１の抵抗３０２の第１電極が接続され、第１の抵
抗３０２の第２電極は電源パッド１００に接続されてい
る。
構成図である。図４には、ＭＯＳトランジスタ３００，
３０１と、第１〜第３の抵抗３０２〜３０４とを示して
いる。ＭＯＳトランジスタ３００，３０１の第１電極
と、第１の抵抗３０２の第１電極が接続され、第１の抵
抗３０２の第２電極は電源パッド１００に接続されてい
る。
【００２４】ＭＯＳトランジスタ３００の第２主電極は
第２の抵抗３０３の第１電極へ接続され、ＭＯＳトラン
ジスタ３０１の第２主電極は第３の抵抗３０４の第１電
極へ接続され、第２，第３の抵抗３０３，３０４の第２
電極は最低電位配線へ接続されている。
第２の抵抗３０３の第１電極へ接続され、ＭＯＳトラン
ジスタ３０１の第２主電極は第３の抵抗３０４の第１電
極へ接続され、第２，第３の抵抗３０３，３０４の第２
電極は最低電位配線へ接続されている。
【００２５】電圧比較回路１０５は、概ね、電圧比較回
路１０５の入力ＭＯＳトランジスタ３００、３０１の閾
値電圧以上の電圧が加わると動作するようになる。
路１０５の入力ＭＯＳトランジスタ３００、３０１の閾
値電圧以上の電圧が加わると動作するようになる。
【００２６】このとき、電圧比較回路１０５の第１の入
力端子はレベルシフト回路１０４で電位を下げているた
め、電圧比較回路１０５本体が動作不能になることはな
い。レベルシフト回路１０４の出力電圧をＶ１とし、最
高電位電源の電圧をＶＭとして以下説明する。
力端子はレベルシフト回路１０４で電位を下げているた
め、電圧比較回路１０５本体が動作不能になることはな
い。レベルシフト回路１０４の出力電圧をＶ１とし、最
高電位電源の電圧をＶＭとして以下説明する。
【００２７】図７は、図１の実施形態の最高電位電源パ
ッド１０１に接続された最高電位電源と電源パッド１０
０に接続された電位電源とレベルシフト回路１０４の出
力との時間と電位変化との関係を示す図である。
ッド１０１に接続された最高電位電源と電源パッド１０
０に接続された電位電源とレベルシフト回路１０４の出
力との時間と電位変化との関係を示す図である。
【００２８】図７において、最高電位電源が立ち上がっ
ている時間Ｔ３まではレベルシフト回路１０４の電位が
大きく、電圧比較回路１０５の出力はＨとなり、ＭＯＳ
トランジスタ１０６の制御電極にＨレベルの信号が加わ
る。
ている時間Ｔ３まではレベルシフト回路１０４の電位が
大きく、電圧比較回路１０５の出力はＨとなり、ＭＯＳ
トランジスタ１０６の制御電極にＨレベルの信号が加わ
る。
【００２９】Ｈレベルの信号が制御電極に加わっている
間、ＭＯＳトランジスタ１０６は第１電極（ソース）の
電位である最高電位電源の値によらず、導通不可能状態
となっている。
間、ＭＯＳトランジスタ１０６は第１電極（ソース）の
電位である最高電位電源の値によらず、導通不可能状態
となっている。
【００３０】このため、電源パッド１０１から最高電位
電源パッド１００へ電流は流れない。
電源パッド１００へ電流は流れない。
【００３１】更に時間Ｔ３の時点で、ＶＭ＞Ｖ１となる
と、電圧比較回路１０５の出力はＬとなり、ＭＯＳトラ
ンジスタ１０６の制御電極へＬレベルの信号を加わる。
と、電圧比較回路１０５の出力はＬとなり、ＭＯＳトラ
ンジスタ１０６の制御電極へＬレベルの信号を加わる。
【００３２】このため、ＭＯＳトランジスタ１０６は導
通可能状態となり、図５に示すような保護回路が構成さ
れるようになる。
通可能状態となり、図５に示すような保護回路が構成さ
れるようになる。
【００３３】（第２実施形態）図２は、本発明の第２実
施形態の保護回路の等価回路図である。例えば、レベル
シフト回路１０４等にダイオードを用いたときは電源パ
ッド１００よりレベルシフト回路１０４等に過電流が流
れることになる。この過電流が半導体集積回路に流れる
のを防止するためにＭＯＳトランジスタ１０８を設け
た。
施形態の保護回路の等価回路図である。例えば、レベル
シフト回路１０４等にダイオードを用いたときは電源パ
ッド１００よりレベルシフト回路１０４等に過電流が流
れることになる。この過電流が半導体集積回路に流れる
のを防止するためにＭＯＳトランジスタ１０８を設け
た。
【００３４】ＭＯＳトランジスタ１０８は、ＶＭ＞Ｖ１
となったときに制御電極がＬとなり、電源パッド１００
とレベルシフト回路１０４とが遮断状態となる。このと
き、電圧比較回路１０５も非動作状態であるが、電圧比
較回路１０５の出力は抵抗によってプルダウンの状態に
あるため半導体集積回路に過電流が流れることもない。
となったときに制御電極がＬとなり、電源パッド１００
とレベルシフト回路１０４とが遮断状態となる。このと
き、電圧比較回路１０５も非動作状態であるが、電圧比
較回路１０５の出力は抵抗によってプルダウンの状態に
あるため半導体集積回路に過電流が流れることもない。
【００３５】
【発明の効果】以上説明したように、電源の立ち上がり
時間の違いによる保護ダイオードを介しての大電流の発
生を防ぎラッチアップを防止でき、更に、電源シーケン
スを自由に出来る為システムの構成を複雑化する必要が
無くなる。
時間の違いによる保護ダイオードを介しての大電流の発
生を防ぎラッチアップを防止でき、更に、電源シーケン
スを自由に出来る為システムの構成を複雑化する必要が
無くなる。
【図１】本発明の第１実施形態の半導体集積回路システ
ムの等価回路図である。
ムの等価回路図である。
【図２】本発明の第２実施形態の保護回路の等価回路図
である。
である。
【図３】図１のレベルシフト回路１０４の内部構成図で
ある。
ある。
【図４】図１の電圧比較回路１０５の内部構成図であ
る。
る。
【図５】従来の半導体集積回路システムの等価回路図で
ある。
ある。
【図６】従来の技術の課題説明図である。
【図７】図１の実施形態の最高電位電源パッド１０１に
接続された最高電位電源と電源パッド１００に接続され
た電位電源とレベルシフト回路１０４の出力との時間と
電位変化との関係を示す図である。
接続された最高電位電源と電源パッド１００に接続され
た電位電源とレベルシフト回路１０４の出力との時間と
電位変化との関係を示す図である。
１００：最高電位以外の電源パッド
１０１：最高電位電源パッド
１０２，１０３：保護ダイオード
１０４：レベルシフト回路
１０５：電圧比較回路
１０６：ＭＯＳトランジスタ（Ｐ型）
１０７：最低電位
１０８：ＭＯＳトランジスタ（Ｎ型）
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F038 BE09 BH04 BH15 BH18 DF01
DF17 EZ20
5J032 AA02 AA06 AB02 AC18
5J056 AA00 BB45 CC04 CC09 CC21
DD00 DD13 DD28 DD55 EE00
FF06 GG09 KK03
Claims (7)
- 【請求項１】 半導体集積回路と、前記半導体集積回路
に並列に接続され互いに異なる大きさの電圧を印加する
電源と、前記各電源間に直列接続された２つのダイオー
ドとを備えた半導体集積回路システムにおいて、 前記半導体集積回路と前記各電源との間に当該電源のう
ち最大電圧を印加する電源以外の電源のレベルをシフト
するレベルシフト回路を備えるとともに、前記レベルシ
フト回路の出力と前記最大電圧を印加する電源の電圧と
を比較する比較回路と、前記比較回路の出力に応じて前
記ダイオードと前記最大電圧を印加する電源との接続を
切り替えるスイッチとを備えることを特徴とする半導体
集積回路システム。 - 【請求項２】 前記各電源には、電源パッドが接続され
ていることを特徴とする請求項１記載の半導体集積回路
システム。 - 【請求項３】 前記電源パッドのうち前記最大電圧を印
加する電源以外の電源に接続されている電源パッドは、
前記２つのダイオードのうち、第１のダイオードのアノ
ード電極と、第２のダイオードのカソード電極と、前記
レベルシフト回路の入力端子と、前記電圧比較回路の電
源とに接続されており、第１のダイオードのカソード電
極は、前記スイッチの第１電極に接続され、第２のダイ
オードのアノード電極は、前記半導体集積回路に並列に
接続され互いに異なる大きさの電圧を印加する電源のう
ち、低い方の電源に接続され、 前記電源パッドのうち前記最大電圧を印加する電源に接
続されている電源パッドは、前記電圧比較回路の一方の
入力端子と、前記スイッチの第２電極とに接続されてお
り、 前記レベルシフト回路の出力端子と前記電圧比較回路の
他方の入力端子とが接続されていることを特徴とする請
求項１記載の半導体集積回路システム。 - 【請求項４】 前記スイッチは、トランジスタであるこ
とを特徴とする請求項１から３の何れか１項記載の半導
体集積回路システム。 - 【請求項５】 前記レベルシフト回路は、ダイオード又
は抵抗が直列接続されていることを特徴とする請求項１
から４の何れか１項記載の半導体集積回路システム。 - 【請求項６】 前記電圧比較回路は、前記一方及び他方
の入力端子にそれぞれ接続されるトランジスタと、前記
各トランジスタの第１電極に共通に接続される第１の抵
抗と、前記各トランジスタの第２電極に接続される第２
及び第３の抵抗とを備えることを特徴とする請求項１か
ら５の何れか１項記載の半導体集積回路システム。 - 【請求項７】 前記レベルシフト回路と前記最大電圧を
印加する電源以外の電源に接続されている電源パッドと
の接続のオン／オフを制御するスイッチを備えることを
特徴とする請求項１から６の何れか１項記載の半導体集
積回路システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002157576A JP2003347415A (ja) | 2002-05-30 | 2002-05-30 | 半導体集積回路システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002157576A JP2003347415A (ja) | 2002-05-30 | 2002-05-30 | 半導体集積回路システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003347415A true JP2003347415A (ja) | 2003-12-05 |
Family
ID=29773374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002157576A Pending JP2003347415A (ja) | 2002-05-30 | 2002-05-30 | 半導体集積回路システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003347415A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005530342A (ja) * | 2002-06-14 | 2005-10-06 | トムソン ライセンシング | 保護されたデュアルボルテージ超小形電子回路の電源構成 |
| JP2006146875A (ja) * | 2004-10-22 | 2006-06-08 | Rohm Co Ltd | 集積回路およびそれを搭載した電子機器 |
| EP1832951A3 (en) * | 2006-03-06 | 2010-04-28 | Altera Corporation | Latch-up prevention circuitry for integrated circuits with transistor body biasing |
-
2002
- 2002-05-30 JP JP2002157576A patent/JP2003347415A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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