JP3361873B2 - 半導体集積回路における入出力バッファ回路 - Google Patents
半導体集積回路における入出力バッファ回路Info
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Description
【０００１】
【産業上の利用分野】本発明は入出力回路、とくにＣＭ
ＯＳ型半導体集積回路に有利に適用される半導体集積回
路における入出力バッファ回路に関する。
ＯＳ型半導体集積回路に有利に適用される半導体集積回
路における入出力バッファ回路に関する。
【０００２】
【従来の技術】一般に、半導体集積回路が搭載されたボ
ード（基板）は、入出力バッファ回路を介して他の半導
体集積回路が搭載されたボードと有機的に接続されるこ
とにより所望のシステムが構築される。図３は、従来技
術における入出力バッファ回路を備えたＣＭＯＳ型半導
体集積回路がバス接続されたシステムを示したものであ
り、図４は図３に示したボード（１１）における出力バ
ッファの構造を示す断面図である。
ード（基板）は、入出力バッファ回路を介して他の半導
体集積回路が搭載されたボードと有機的に接続されるこ
とにより所望のシステムが構築される。図３は、従来技
術における入出力バッファ回路を備えたＣＭＯＳ型半導
体集積回路がバス接続されたシステムを示したものであ
り、図４は図３に示したボード（１１）における出力バ
ッファの構造を示す断面図である。
【０００３】図３において、ここにはＣＭＯＳ集積回路
が搭載された複数のボード（１１）〜（１３）が入出力
バッファ回路によりバス接続されている。すなわち、ボ
ード（１１）の端子（１１）、ボード（１２）の端子
（１２）、ボード（１３）の端子（１３）がバスに接続
されている。また、このようなシステムにおいて、通
常、システムが動作しているときはすべてのボードの電
源はＯＮになっており、たとえばボード（１１）〜ボー
ド（１３）には同一の電源電圧がＶDD（１１），Ｖ
DD（１２），ＶDD（１３）が印加されている。
が搭載された複数のボード（１１）〜（１３）が入出力
バッファ回路によりバス接続されている。すなわち、ボ
ード（１１）の端子（１１）、ボード（１２）の端子
（１２）、ボード（１３）の端子（１３）がバスに接続
されている。また、このようなシステムにおいて、通
常、システムが動作しているときはすべてのボードの電
源はＯＮになっており、たとえばボード（１１）〜ボー
ド（１３）には同一の電源電圧がＶDD（１１），Ｖ
DD（１２），ＶDD（１３）が印加されている。
【０００４】この状態でボード（１１）のみこのシステ
ムから取りはずす必要が生じ、かつボード間にまたがる
バスの電位がＨｉｇｈレベルを保持しなければならない
場合を例に説明する。なお、ここでは説明の便宜上、ボ
ード（１１）の端子（１１）とボード（１３）の端子
（１３）が入力状態、ボード（１２）の端子（１２）が
出力状態にあるとする。
ムから取りはずす必要が生じ、かつボード間にまたがる
バスの電位がＨｉｇｈレベルを保持しなければならない
場合を例に説明する。なお、ここでは説明の便宜上、ボ
ード（１１）の端子（１１）とボード（１３）の端子
（１３）が入力状態、ボード（１２）の端子（１２）が
出力状態にあるとする。
【０００５】このとき、ＶDD（１１）に印加される電源
がＯＦＦになると通常ＶDD（１１）はＧＮＤレベルに移
行する。そのためハイ・インピーダンス状態にある出力
バッファにおいて寄生のダイオードＤと抵抗Ｒを通して
ＶDD（１１）の電位低下がバスの電位に影響する。すな
わち、バスの電位がＨｉｇｈレベルからＬｏｗレベルに
移行し、それによりＨｉｇｈレベルを保持すべきボード
（１３）のバスに接続されている端子（１３）がＬｏｗ
レベルになる。
がＯＦＦになると通常ＶDD（１１）はＧＮＤレベルに移
行する。そのためハイ・インピーダンス状態にある出力
バッファにおいて寄生のダイオードＤと抵抗Ｒを通して
ＶDD（１１）の電位低下がバスの電位に影響する。すな
わち、バスの電位がＨｉｇｈレベルからＬｏｗレベルに
移行し、それによりＨｉｇｈレベルを保持すべきボード
（１３）のバスに接続されている端子（１３）がＬｏｗ
レベルになる。
【０００６】
【発明が解決しようとする課題】このように、従来技術
におけるＣＭＯＳ型の入出力バッファ回路がバス接続さ
れている場合は、ひとつのボードの電源をＯＦＦにした
とき、Ｈｉｇｈレベルのバス電位が維持できないため、
他のボード上の集積回路内のデータが失われるという問
題が生じた。周知のように、特に大規模なシステムにお
いてはシステムを構成するボードを修理する場合であっ
ても、他のボード上の集積回路内のデータを保持しなけ
ればならないことが多く、特に多数のボードにわたって
接続されている場合にはバスの電位保持が重要課題とな
る。しかしながら従来技術では、バス接続されているボ
ードのうちいずれか１枚でも電源をＯＦＦにすると、他
のボードのデータ保持ができなくなるため、システム全
体の信頼性が著しく低下するという欠点があった。ま
た、不良ボードが発生した場合でも不用意にボードの挿
抜ができないため、作業性が非常に悪かった。
におけるＣＭＯＳ型の入出力バッファ回路がバス接続さ
れている場合は、ひとつのボードの電源をＯＦＦにした
とき、Ｈｉｇｈレベルのバス電位が維持できないため、
他のボード上の集積回路内のデータが失われるという問
題が生じた。周知のように、特に大規模なシステムにお
いてはシステムを構成するボードを修理する場合であっ
ても、他のボード上の集積回路内のデータを保持しなけ
ればならないことが多く、特に多数のボードにわたって
接続されている場合にはバスの電位保持が重要課題とな
る。しかしながら従来技術では、バス接続されているボ
ードのうちいずれか１枚でも電源をＯＦＦにすると、他
のボードのデータ保持ができなくなるため、システム全
体の信頼性が著しく低下するという欠点があった。ま
た、不良ボードが発生した場合でも不用意にボードの挿
抜ができないため、作業性が非常に悪かった。
【０００７】本発明はこのような従来技術の欠点を解消
し、バス接続されているボードの電源がＯＦＦになって
も、これがバスの電位に影響を与えない半導体集積回路
における入出力バッファ回路を提供することを目的とす
る。
し、バス接続されているボードの電源がＯＦＦになって
も、これがバスの電位に影響を与えない半導体集積回路
における入出力バッファ回路を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】本発明は上述の課題を解
決するために、バスを介して他の半導体集積回路を搭載
するボードと接続される半導体集積回路における入出力
バッファ回路は、バスが接続される入出力バッファ回路
の入出力端子と当該半導体集積回路の電源端子との間
に、電源端子の電位によりスイッチングを行うトランジ
スタを備えたスイッチ手段が配設されている。
決するために、バスを介して他の半導体集積回路を搭載
するボードと接続される半導体集積回路における入出力
バッファ回路は、バスが接続される入出力バッファ回路
の入出力端子と当該半導体集積回路の電源端子との間
に、電源端子の電位によりスイッチングを行うトランジ
スタを備えたスイッチ手段が配設されている。
【０００９】
【作用】本発明によれば、スイッチ手段は電源端子が所
定の電位より高いときにはバスと電源端子間とを導通状
態にし、電源端子が所定の電位より低くなると前記バス
と電源端子間とを非導通状態にする。
定の電位より高いときにはバスと電源端子間とを導通状
態にし、電源端子が所定の電位より低くなると前記バス
と電源端子間とを非導通状態にする。
【００１０】
【実施例】次に添付図面を参照して本発明による半導体
集積回路における入出力バッファ回路の実施例を詳細に
説明する。
集積回路における入出力バッファ回路の実施例を詳細に
説明する。
【００１１】図１は本発明による半導体集積回路におけ
る入出力バッファ回路をＣＭＯＳ型入出力回路に適用し
たときの実施例であり、ここにはＣＭＯＳ集積回路が搭
載されたボード（１）、ボード（２）とボード（３）か
ら構成される任意のシステムが示されている。
る入出力バッファ回路をＣＭＯＳ型入出力回路に適用し
たときの実施例であり、ここにはＣＭＯＳ集積回路が搭
載されたボード（１）、ボード（２）とボード（３）か
ら構成される任意のシステムが示されている。
【００１２】図１において、それぞれのボードの電源端
子ＶDDには電源電圧が印加され、ボード（１）〜ボード
（３）のバス端子（１）〜端子（３）にこれらボード間
を接続するバスが接続されている。ボード（１）の端子
（１）に接続されるバッファ回路はバスに接続されるた
め、入力バッファと３ステート出力バッファから構成さ
れる。しかし、本発明では出力バッファに発明の特徴が
あるため、以下には本発明に直接関係のある出力バッフ
ァの回路を詳述する。なお、この出力バッファの駆動回
路は周知のＣＭＯＳ型回路、すなわちＰＭＯＳトランジ
スタＱＰとＮＭＯＳトランジスタＱＮとで構成されてい
る。
子ＶDDには電源電圧が印加され、ボード（１）〜ボード
（３）のバス端子（１）〜端子（３）にこれらボード間
を接続するバスが接続されている。ボード（１）の端子
（１）に接続されるバッファ回路はバスに接続されるた
め、入力バッファと３ステート出力バッファから構成さ
れる。しかし、本発明では出力バッファに発明の特徴が
あるため、以下には本発明に直接関係のある出力バッフ
ァの回路を詳述する。なお、この出力バッファの駆動回
路は周知のＣＭＯＳ型回路、すなわちＰＭＯＳトランジ
スタＱＰとＮＭＯＳトランジスタＱＮとで構成されてい
る。
【００１３】図２は、ボード（１）の出力バッファの断
面図であり、同図に示すように本実施例の出力バッファ
はＰ型シリコン基板上に形成されている。出力バッファ
の出力端子であるバス端子（１）と電源端子ＶDD（１）
の間には、図２の断面図からわかるように、Ｐ型ドレイ
ンとＮウエルのＰＮ接合からなるダイオードＤと、Ｎウ
エル領域のシリーズ抵抗Ｒと、Ｎウエルと電気的に接続
しているＰＭＯＳトランジスタＱＰＰとが結線されてい
る。
面図であり、同図に示すように本実施例の出力バッファ
はＰ型シリコン基板上に形成されている。出力バッファ
の出力端子であるバス端子（１）と電源端子ＶDD（１）
の間には、図２の断面図からわかるように、Ｐ型ドレイ
ンとＮウエルのＰＮ接合からなるダイオードＤと、Ｎウ
エル領域のシリーズ抵抗Ｒと、Ｎウエルと電気的に接続
しているＰＭＯＳトランジスタＱＰＰとが結線されてい
る。
【００１４】また、トランジスタＱＰＰはバス端子
（１）と電源端子ＶDD（１）間を電気的に導通または非
導通にするスイッチング素子であり、そのゲートはイン
バータＩｎｖに、ソースは電源端子ＶDD（１）に、ドレ
インは抵抗Ｒを介してダイオードＤのカソードに接続さ
れている。インバータＩｎｖは、トランジスタＱＰＰの
スイッチング制御を行う素子であり、その電源はバス端
子（１）を介してバスより供給され、入力側が電源端子
ＶDD（１）に接続される。
（１）と電源端子ＶDD（１）間を電気的に導通または非
導通にするスイッチング素子であり、そのゲートはイン
バータＩｎｖに、ソースは電源端子ＶDD（１）に、ドレ
インは抵抗Ｒを介してダイオードＤのカソードに接続さ
れている。インバータＩｎｖは、トランジスタＱＰＰの
スイッチング制御を行う素子であり、その電源はバス端
子（１）を介してバスより供給され、入力側が電源端子
ＶDD（１）に接続される。
【００１５】このインバータＩｎｖのスレッショルド電
圧は、本実施例ではおよそ４／５ＶDDに設定されてい
る。電源端子ＶDD（１）に電圧ＶDDが供給されている通
常時は、インバータＩｎｖの入力側に電圧ＶDDが印加さ
れるため、その出力はＧＮＤレベルのＬｏｗレベルにな
る。これにより、インバータＩｎｖからＬｏｗレベルが
出力されるので、ＰＭＯＳトランジスタＱＰＰはオン状
態になる。本実施例では、ＰＭＯＳトランジスタＱＰＰ
のオン抵抗をｒとするとＲ≫ｒの関係になるように設計
されている。
圧は、本実施例ではおよそ４／５ＶDDに設定されてい
る。電源端子ＶDD（１）に電圧ＶDDが供給されている通
常時は、インバータＩｎｖの入力側に電圧ＶDDが印加さ
れるため、その出力はＧＮＤレベルのＬｏｗレベルにな
る。これにより、インバータＩｎｖからＬｏｗレベルが
出力されるので、ＰＭＯＳトランジスタＱＰＰはオン状
態になる。本実施例では、ＰＭＯＳトランジスタＱＰＰ
のオン抵抗をｒとするとＲ≫ｒの関係になるように設計
されている。
【００１６】次に本実施例の動作を説明する。なお、こ
の動作説明では説明の便宜上、バスに接続する端子
（１）〜端子（３）のうち、端子（２）を出力状態、端
子（１）と端子（３）を入力状態とする。このため、バ
ス端子（１）の出力バッファのＰＭＯＳトランジスタＱ
ＰとＮＭＯＳトランジスタＱＮは共にＯＦＦ状態にな
る。なお、電源端子ＶDDには正常な電源電圧である５Ｖ
が印加されているものとする。
の動作説明では説明の便宜上、バスに接続する端子
（１）〜端子（３）のうち、端子（２）を出力状態、端
子（１）と端子（３）を入力状態とする。このため、バ
ス端子（１）の出力バッファのＰＭＯＳトランジスタＱ
ＰとＮＭＯＳトランジスタＱＮは共にＯＦＦ状態にな
る。なお、電源端子ＶDDには正常な電源電圧である５Ｖ
が印加されているものとする。
【００１７】まず、バス電位がＨｉｇｈレベルすなわち
約５Ｖの場合を考える。この状態でボード（１）へ電源
ＶDDが供給されなくなり、ＧＮＤレベルに移行したとき
について記述する。トランジスタＱＰおよびＱＮは電源
端子ＶDD（１）がＧＮＤレベルに移行する間において
も、ＯＦＦ状態を維持することは周知の通りである。
約５Ｖの場合を考える。この状態でボード（１）へ電源
ＶDDが供給されなくなり、ＧＮＤレベルに移行したとき
について記述する。トランジスタＱＰおよびＱＮは電源
端子ＶDD（１）がＧＮＤレベルに移行する間において
も、ＯＦＦ状態を維持することは周知の通りである。
【００１８】バス端子（１）、ダイオードＤ，抵抗Ｒ，
トランジスタＱＰＰ，電源端子ＶDD（１）の経路におけ
る動作は以下のようになる。
トランジスタＱＰＰ，電源端子ＶDD（１）の経路におけ
る動作は以下のようになる。
【００１９】電源端子ＶDD（１）がおよそ５Ｖ−１Ｖ＝
４Ｖ程度になるまではダイオードＤがオン状態にならな
いためバス電位はＶDD（１）に追随して低下することが
ない。一方、電源端子ＶDD（１）が４Ｖ、すなわち５Ｖ
×４／５の電位になるとインバータＩｎｖのスレッショ
ルド電位の設定が４／５ＶDD（４／５×５Ｖ）のためＰ
ＭＯＳトランジスタＱＰＰがオフ状態の方向に移行す
る。
４Ｖ程度になるまではダイオードＤがオン状態にならな
いためバス電位はＶDD（１）に追随して低下することが
ない。一方、電源端子ＶDD（１）が４Ｖ、すなわち５Ｖ
×４／５の電位になるとインバータＩｎｖのスレッショ
ルド電位の設定が４／５ＶDD（４／５×５Ｖ）のためＰ
ＭＯＳトランジスタＱＰＰがオフ状態の方向に移行す
る。
【００２０】ＶDD（１）が４Ｖより低下し、さらにＧＮ
Ｄレベルに近づくと、インバータＩｎｖの出力レベルが
バス電位のＨｉｇｈレベルに近づきＰＭＯＳトランジス
タＱＰＰをオフ状態にする。したがって、バス電位は電
源端子ＶDD（１）の電位に追随して低下することがな
い。
Ｄレベルに近づくと、インバータＩｎｖの出力レベルが
バス電位のＨｉｇｈレベルに近づきＰＭＯＳトランジス
タＱＰＰをオフ状態にする。したがって、バス電位は電
源端子ＶDD（１）の電位に追随して低下することがな
い。
【００２１】次にバス電位がＬｏｗレベル、すなわちほ
ぼＧＮＤレベルのときを考える。このときは、電源端子
ＶDD（１）が５ＶからＧＮＤレベルに移行してもバス電
位がＬｏｗレベルのため問題は生じない。また、Ｖ
DD（１）に電源印加されているとき、インバータＩｎｖ
の出力レベルはＬｏｗレベルのためＰＭＯＳトランジス
タＱＰＰはオン状態であり、Ｒ≫ｒのように設定されて
いることからＮウエルは通常のＣＭＯＳと同様に電源電
位に接続されていると見做してよい。
ぼＧＮＤレベルのときを考える。このときは、電源端子
ＶDD（１）が５ＶからＧＮＤレベルに移行してもバス電
位がＬｏｗレベルのため問題は生じない。また、Ｖ
DD（１）に電源印加されているとき、インバータＩｎｖ
の出力レベルはＬｏｗレベルのためＰＭＯＳトランジス
タＱＰＰはオン状態であり、Ｒ≫ｒのように設定されて
いることからＮウエルは通常のＣＭＯＳと同様に電源電
位に接続されていると見做してよい。
【００２２】このように本実施例の入出力回路によれ
ば、バス接続されている入出力バッファの出力バッファ
において、Ｎウエルを直接電源に接続せずに、ＰＭＯＳ
を介して電源に接続したので、バス電位がＨｉｇｈレベ
ルのときにバス接続されているボートの内のひとつのボ
ードの電源をＯＦＦにしてＧＮＤレベルにしたときでも
バス電位をＨｉｇｈレベルに保持することができる効果
がある。
ば、バス接続されている入出力バッファの出力バッファ
において、Ｎウエルを直接電源に接続せずに、ＰＭＯＳ
を介して電源に接続したので、バス電位がＨｉｇｈレベ
ルのときにバス接続されているボートの内のひとつのボ
ードの電源をＯＦＦにしてＧＮＤレベルにしたときでも
バス電位をＨｉｇｈレベルに保持することができる効果
がある。
【００２３】なお、本実施例において、スイッチング回
路をＰＭＯＳトランジスタＱＰＰとインバータＩｎｖに
より構成したが、本発明はとくにこれに限定されるもの
ではなく、同様のスイッチング機能を行えるものであれ
ば良い。したがって、ＰＭＯＳトランジスタＱＰＰの代
わりにＮＭＯＳトランジスタを用い、インバータの代わ
りに正論理のゲート素子を用いても良い。
路をＰＭＯＳトランジスタＱＰＰとインバータＩｎｖに
より構成したが、本発明はとくにこれに限定されるもの
ではなく、同様のスイッチング機能を行えるものであれ
ば良い。したがって、ＰＭＯＳトランジスタＱＰＰの代
わりにＮＭＯＳトランジスタを用い、インバータの代わ
りに正論理のゲート素子を用いても良い。
【００２４】
【発明の効果】このように本発明の半導体集積回路にお
ける入出力バッファ回路によれば、バス接続されている
半導体集積回路が搭載されたボードの電源をＯＦＦにし
ても、バスに影響を与えることがないため他のボードの
データに影響を与えることがない。したがって、システ
ム全体の信頼性が高く、またたとえば不良ボードが発生
した場合でもバス接続されている他のボードの影響を考
慮する必要がないため、作業性の向上が図れる。
ける入出力バッファ回路によれば、バス接続されている
半導体集積回路が搭載されたボードの電源をＯＦＦにし
ても、バスに影響を与えることがないため他のボードの
データに影響を与えることがない。したがって、システ
ム全体の信頼性が高く、またたとえば不良ボードが発生
した場合でもバス接続されている他のボードの影響を考
慮する必要がないため、作業性の向上が図れる。
【図１】本発明による半導体集積回路における入出力バ
ッファ回路の実施例を用いたシステム構成図。
ッファ回路の実施例を用いたシステム構成図。
【図２】図１におけるボード（１）の出力バッファの構
造を示した断面図。
造を示した断面図。
【図３】従来技術における入出力バッファ回路を用いた
システム構成図。
システム構成図。
【図４】図３におけるボード（１１）の出力バッファの
構造を示した断面図。
構造を示した断面図。
【符号の説明】
Ｄ ダイオード
Ｉｎｖ インバータ
Ｒ 抵抗
ＱＮ ＮＭＯＳトランジスタ
ＱＰ，ＱＰＰ ＰＭＯＳトランジスタ
Claims (4)
- 【請求項１】 バスを介して他の半導体集積回路を搭載
するボードと接続される半導体集積回路における入出力
バッファ回路において、 前記バスが接続される入出力バッファ回路の入出力端子
は当該半導体集積回路の電源端子とスイッチ手段を介し
て接続され、 前記スイッチ手段は、一端が前記電源端子に他端がダイ
オードのカソードを介して前記入出力端子に電気的に接
続されるトランジスタとを備え、前記電源端子が所定の
電位より高いときには前記バスと電源端子間とを導通状
態にし、前記電源端子が所定の電位より低くなると前記
バスと電源端子間とを非導通状態にするスイッチングを
行うことにより、前記バスの電位を維持することを特徴
とする半導体集積回路における入出力バッファ回路。 - 【請求項２】 請求項１に記載の入出力バッファ回路に
おいて、前記スイッチ手段は、前記トランジスタのゲー
トに出力側が接続され、入力側が前記電源端子に接続さ
れ、前記バスより供給される電源により動作する論理素
子を有することを特徴とする半導体集積回路における入
出力バッファ回路。 - 【請求項３】 前記電源端子と入出力端子との間に配置
されたトランジスタと前記スイッチ手段としてのトラン
ジスタは同じ導電型であることを特徴とする請求項１又
は２記載の半導体集積回路における入出力バッファ回
路。 - 【請求項４】 前記スイッチ手段としてのトランジスタ
の一方の電極は前記電源端子と入出力端子との間に配置
されたトランジスタが設けられているウエル層に電気的
に接続されていることを特徴とする請求項１〜３のいず
れかに記載の半導体集積回路における入出力バッファ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01184794A JP3361873B2 (ja) | 1994-02-03 | 1994-02-03 | 半導体集積回路における入出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01184794A JP3361873B2 (ja) | 1994-02-03 | 1994-02-03 | 半導体集積回路における入出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07221184A JPH07221184A (ja) | 1995-08-18 |
| JP3361873B2 true JP3361873B2 (ja) | 2003-01-07 |
Family
ID=11789119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01184794A Expired - Fee Related JP3361873B2 (ja) | 1994-02-03 | 1994-02-03 | 半導体集積回路における入出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3361873B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6094089A (en) * | 1998-03-06 | 2000-07-25 | Hewlett-Packard Company | Current limiting receiver with impedance/load matching for a powered down receiver chip |
-
1994
- 1994-02-03 JP JP01184794A patent/JP3361873B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH07221184A (ja) | 1995-08-18 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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