JP2565076B2 - 半導体装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
ＣＭＯＳタイプの入出力バッファの外部信号に対する保
護回路を有する半導体装置に関する。
ＣＭＯＳタイプの入出力バッファの外部信号に対する保
護回路を有する半導体装置に関する。
【０００２】
【従来の技術】最近の電子機器、例えば、パーソナルコ
ンピュータなどに用いられるＬＳＩの供給電源電圧は、
電子機器の省電力化のために低電圧化が図られ５Ｖの電
源電圧の３．３Ｖ化が急速に進んでいる。
ンピュータなどに用いられるＬＳＩの供給電源電圧は、
電子機器の省電力化のために低電圧化が図られ５Ｖの電
源電圧の３．３Ｖ化が急速に進んでいる。
【０００３】しかし、上記電子機器のプリント基板上の
すべてのＬＳＩを３．３Ｖ化したわけではなく、このた
めグルー・ロジックあるいはバス・インタフェース用の
ＡＳＩＣ（特定用途向集積回路）には、３．３Ｖ系と５
Ｖ系の両方の信号を取り扱うデバイスが必要となる。
すべてのＬＳＩを３．３Ｖ化したわけではなく、このた
めグルー・ロジックあるいはバス・インタフェース用の
ＡＳＩＣ（特定用途向集積回路）には、３．３Ｖ系と５
Ｖ系の両方の信号を取り扱うデバイスが必要となる。
【０００４】標準的なＡＳＩＣの製品であるＣＭＯＳタ
イプのゲートアレイにおいても、その電源電圧の低電圧
化が進み３．３Ｖ系および５Ｖ系の両方の信号を取り扱
うことのできる製品が市販され始めている。
イプのゲートアレイにおいても、その電源電圧の低電圧
化が進み３．３Ｖ系および５Ｖ系の両方の信号を取り扱
うことのできる製品が市販され始めている。
【０００５】このＣＭＯＳタイプのゲートアレイのＬＳ
Ｉの半導体装置は、一般的に複数個のＰチャネルＭＯＳ
型トランジスタとＮチャネル型ＭＯＳトランジスタとを
基本素子として用いる複数個の内部セルおよび同じく複
数個のＰチャネル型ＭＯＳトランジスタとＮチャネル型
ＭＯＳトランジスタとを用いて構成される複数個の外部
セルを基本セルとして有する構成である。上述の外部セ
ルはこのＬＳＩと他のＬＳＩとのインタフェースをとる
ためにこのＬＳＩへの入出力信号レベル（ＴＴＬレベル
が一般的）と内部セルのＣＭＯＳレベルの信号とのレベ
ル変換の機能を有する。
Ｉの半導体装置は、一般的に複数個のＰチャネルＭＯＳ
型トランジスタとＮチャネル型ＭＯＳトランジスタとを
基本素子として用いる複数個の内部セルおよび同じく複
数個のＰチャネル型ＭＯＳトランジスタとＮチャネル型
ＭＯＳトランジスタとを用いて構成される複数個の外部
セルを基本セルとして有する構成である。上述の外部セ
ルはこのＬＳＩと他のＬＳＩとのインタフェースをとる
ためにこのＬＳＩへの入出力信号レベル（ＴＴＬレベル
が一般的）と内部セルのＣＭＯＳレベルの信号とのレベ
ル変換の機能を有する。
【０００６】従来技術のＣＭＯＳタイプのＬＳＩの半導
体装置の出力外部セルの回路図を示す図５を参照する
と、従来の出力外部セル５００はソースを電源ＶＤＤに
ドレインを出力端５１０に接続するＰチャネル型ＭＯＳ
トランジスタ５１２と、ソースを接地しドレインを出力
端５１０に接続するＮチャネル型ＭＯＳトランジスタ５
１３とで構成する出力バッファ５０１と出力端５１０に
接続して出力信号を外部へ出力する出力端子５１１とを
有する。
体装置の出力外部セルの回路図を示す図５を参照する
と、従来の出力外部セル５００はソースを電源ＶＤＤに
ドレインを出力端５１０に接続するＰチャネル型ＭＯＳ
トランジスタ５１２と、ソースを接地しドレインを出力
端５１０に接続するＮチャネル型ＭＯＳトランジスタ５
１３とで構成する出力バッファ５０１と出力端５１０に
接続して出力信号を外部へ出力する出力端子５１１とを
有する。
【０００７】さらに、この従来の出力外部セル５００
は、データ入力信号Ｄ１を入力端５０４に受けおよびイ
ネイブル信号ＥＮを入力端５０５に受けこれらの信号を
入力する２入力ＮＡＮＤ回路５１８とデータ入力信号Ｄ
１およびインバータ回路５２０で反転したイネイブル信
号ＥＮの反転信号を入力する２入力ＮＯＲ回路５０７と
で構成され、２入力ＮＡＮＤ回路５１８の出力を出力端
５０６を介してＰチャネル型ＭＯＳトランジスタ５１２
のゲートに接続され２入力ＮＯＲ回路５１９の出力を出
力端５０７を介してＮチャネル型ＭＯＳトランジスタ５
１３のゲートに接続され上記データ入力信号Ｄ１および
イネイブル信号ＥＮとによりＰチャネル型ＭＯＳトラン
ジスタ５１２およびＮチャネル型ＭＯＳトランジスタ５
１３のオン／オフを制御する出力バッファ制御回路５０
２を有する。
は、データ入力信号Ｄ１を入力端５０４に受けおよびイ
ネイブル信号ＥＮを入力端５０５に受けこれらの信号を
入力する２入力ＮＡＮＤ回路５１８とデータ入力信号Ｄ
１およびインバータ回路５２０で反転したイネイブル信
号ＥＮの反転信号を入力する２入力ＮＯＲ回路５０７と
で構成され、２入力ＮＡＮＤ回路５１８の出力を出力端
５０６を介してＰチャネル型ＭＯＳトランジスタ５１２
のゲートに接続され２入力ＮＯＲ回路５１９の出力を出
力端５０７を介してＮチャネル型ＭＯＳトランジスタ５
１３のゲートに接続され上記データ入力信号Ｄ１および
イネイブル信号ＥＮとによりＰチャネル型ＭＯＳトラン
ジスタ５１２およびＮチャネル型ＭＯＳトランジスタ５
１３のオン／オフを制御する出力バッファ制御回路５０
２を有する。
【０００８】次に、上記従来の出力外部セル５００の動
作を説明する。
作を説明する。
【０００９】電源ＶＤＤに５．０Ｖ程度の電位が与えら
れ、イネイブル信号ＥＮがハイレベル（以降“Ｈ”と記
す）の場合には、２入力ＮＡＮＤ回路５１８の一方の入
力に“Ｈ”の信号が入力され２入力ＮＯＲ回路５１９の
一方の入力にイネイブル信号ＥＮの反転信号のロウレベ
ル（以降“Ｌ”と記す）の信号が入力される。
れ、イネイブル信号ＥＮがハイレベル（以降“Ｈ”と記
す）の場合には、２入力ＮＡＮＤ回路５１８の一方の入
力に“Ｈ”の信号が入力され２入力ＮＯＲ回路５１９の
一方の入力にイネイブル信号ＥＮの反転信号のロウレベ
ル（以降“Ｌ”と記す）の信号が入力される。
【００１０】そして、２入力ＮＡＮＤ回路５１８および
２入力ＮＯＲ回路５１９ともデータ入力信号Ｄ１の反転
信号をそれぞれの回路５１８および５１９が出力し、デ
ータ入力信号Ｄ１が“Ｈ”の時は２入力ＮＡＮＤ回路５
１８および２入力ＮＯＲ回路５１９のそれぞれの出力は
“Ｌ”となり、データ入力信号Ｄ１が“Ｌ”の時は上述
のそれぞれの出力は“Ｈ”となる。
２入力ＮＯＲ回路５１９ともデータ入力信号Ｄ１の反転
信号をそれぞれの回路５１８および５１９が出力し、デ
ータ入力信号Ｄ１が“Ｈ”の時は２入力ＮＡＮＤ回路５
１８および２入力ＮＯＲ回路５１９のそれぞれの出力は
“Ｌ”となり、データ入力信号Ｄ１が“Ｌ”の時は上述
のそれぞれの出力は“Ｈ”となる。
【００１１】したがって、この外部セル５００は、デー
タ入力信号Ｄ１が“Ｈ”の時はＰチャネルＭＯＳ型トラ
ンジスタ５１２がオンしＮチャネル型ＭＯＳトランジス
タ５１３がオフして“Ｈ”の信号を出力する。一方、デ
ータ入力信号Ｄ１が“Ｌ”の時は、Ｐチャネル型ＭＯＳ
トランジスタ５１２がオフしＮチャネル型ＭＯＳトラン
ジスタ５１３がオンし“Ｌ”の信号を出力する。
タ入力信号Ｄ１が“Ｈ”の時はＰチャネルＭＯＳ型トラ
ンジスタ５１２がオンしＮチャネル型ＭＯＳトランジス
タ５１３がオフして“Ｈ”の信号を出力する。一方、デ
ータ入力信号Ｄ１が“Ｌ”の時は、Ｐチャネル型ＭＯＳ
トランジスタ５１２がオフしＮチャネル型ＭＯＳトラン
ジスタ５１３がオンし“Ｌ”の信号を出力する。
【００１２】また、イネイブル信号ＥＮが“Ｌ”の場合
には、２入力ＮＡＮＤ回路５１８の一方の入力に“Ｌ”
の信号が入力され２入力ＮＯＲ回路５１９の一方の入力
に“Ｈ”の信号が入力される。
には、２入力ＮＡＮＤ回路５１８の一方の入力に“Ｌ”
の信号が入力され２入力ＮＯＲ回路５１９の一方の入力
に“Ｈ”の信号が入力される。
【００１３】そして、２入力ＮＡＮＤ回路５１８および
２入力ＮＯＲ回路５１９の出力のそれぞれはこのイネイ
ブル信号ＥＮで決まりデータ入力信号Ｄ１には依存せず
２入力ＮＡＮＤ回路５１８は“Ｈ”の信号を２入力ＮＯ
Ｒ回路５１９は“Ｌ”の信号を出力する。
２入力ＮＯＲ回路５１９の出力のそれぞれはこのイネイ
ブル信号ＥＮで決まりデータ入力信号Ｄ１には依存せず
２入力ＮＡＮＤ回路５１８は“Ｈ”の信号を２入力ＮＯ
Ｒ回路５１９は“Ｌ”の信号を出力する。
【００１４】したがって、このＣＭＯＳ出力バッファ５
０１はＰチャネル型ＭＯＳトランジスタ５１２およびＮ
チャネル型ＭＯＳトランジスタ５１３のそれぞれを共に
オフしハイインピーダンス状態となる。
０１はＰチャネル型ＭＯＳトランジスタ５１２およびＮ
チャネル型ＭＯＳトランジスタ５１３のそれぞれを共に
オフしハイインピーダンス状態となる。
【００１５】以上説明したように、この従来の出力外部
セル５００は３−ｓｔａｔｅの出力回路として機能す
る。
セル５００は３−ｓｔａｔｅの出力回路として機能す
る。
【００１６】次に、従来技術のＣＭＯＳタイプのＬＳＩ
の半導体装置の入力外部セルを示す図６を参照すると、
この入力外部セル６００は、ソースを電源ＶＤＤにゲー
トを入力端６０６に接続するＰチャネル型ＭＯＳトラン
ジスタ６１２とソースを接地しゲートを入力端６０６に
接続するＮチャネル型ＭＯＳトランジスタ６１３とを有
してトランジスタ６１２とトランジスタ６１３とのそれ
ぞれのドレインどうしを接続して出力端６１０を介して
内部セルへ信号を供給する構成である。
の半導体装置の入力外部セルを示す図６を参照すると、
この入力外部セル６００は、ソースを電源ＶＤＤにゲー
トを入力端６０６に接続するＰチャネル型ＭＯＳトラン
ジスタ６１２とソースを接地しゲートを入力端６０６に
接続するＮチャネル型ＭＯＳトランジスタ６１３とを有
してトランジスタ６１２とトランジスタ６１３とのそれ
ぞれのドレインどうしを接続して出力端６１０を介して
内部セルへ信号を供給する構成である。
【００１７】また、このＣＭＯＳ入力バッファ６０１は
ＰチャネルおよびＮチャネルＭＯＳトランジスタ６１２
および６１３の入力信号を受けるゲートに対して静電気
による破壊を防止するための静電保護ダイオード素子６
０４および６０５を有し、ダイオード６０４はそのアノ
ードを入力端６０６にそのカソードを電源ＶＤＤに接続
し、ダイオード６０５はそのアノードを接地しそのカソ
ードを入力端６０６に接続する入力バッファ６０１と、
入力端子６１１とで構成される。
ＰチャネルおよびＮチャネルＭＯＳトランジスタ６１２
および６１３の入力信号を受けるゲートに対して静電気
による破壊を防止するための静電保護ダイオード素子６
０４および６０５を有し、ダイオード６０４はそのアノ
ードを入力端６０６にそのカソードを電源ＶＤＤに接続
し、ダイオード６０５はそのアノードを接地しそのカソ
ードを入力端６０６に接続する入力バッファ６０１と、
入力端子６１１とで構成される。
【００１８】次に、この従来の入力外部セル６００の動
作を説明する。
作を説明する。
【００１９】電源ＶＤＤに５．０Ｖ程度の電位が与えら
れ入力端子６１１にＴＴＬレベルの“Ｈ”の入力信号が
供給される場合には、Ｐチャネル型ＭＯＳトランジスタ
６１２がオフしＮチャネル型ＭＯＳトランジスタ６１３
がオンするインバータ回路として作用しこの入力バッフ
ァ６０１はＣＭＯＳレベルの“Ｌ”を出力して出力端６
１０を介して内部セルへ供給する。
れ入力端子６１１にＴＴＬレベルの“Ｈ”の入力信号が
供給される場合には、Ｐチャネル型ＭＯＳトランジスタ
６１２がオフしＮチャネル型ＭＯＳトランジスタ６１３
がオンするインバータ回路として作用しこの入力バッフ
ァ６０１はＣＭＯＳレベルの“Ｌ”を出力して出力端６
１０を介して内部セルへ供給する。
【００２０】一方、入力端子６１１にＴＴＬレベルの
“Ｌ”の入力信号が供給される場合には、Ｐチャネル型
ＭＯＳトランジスタ６１２がオンしＮチャネル型ＭＯＳ
トランジスタ６１３がオフして“Ｈ”のＣＭＯＳレベル
を出力してこの出力信号を出力端６１０を介して内部セ
ルへ供給する。
“Ｌ”の入力信号が供給される場合には、Ｐチャネル型
ＭＯＳトランジスタ６１２がオンしＮチャネル型ＭＯＳ
トランジスタ６１３がオフして“Ｈ”のＣＭＯＳレベル
を出力してこの出力信号を出力端６１０を介して内部セ
ルへ供給する。
【００２１】さらに、省電力化のためにＬＳＩへの供給
電源電圧の低電圧化が図られ５Ｖの電源電圧が３．３Ｖ
になり、従来のＣＭＯＳタイプのゲートアレイのＬＳＩ
の半導体装置の電源電圧ＶＤＤは３．３Ｖで供給され
る。
電源電圧の低電圧化が図られ５Ｖの電源電圧が３．３Ｖ
になり、従来のＣＭＯＳタイプのゲートアレイのＬＳＩ
の半導体装置の電源電圧ＶＤＤは３．３Ｖで供給され
る。
【００２２】この時、上記従来のＣＭＯＳタイプのＬＳ
Ｉの出力外部セル５００の電源ＶＤＤも５．０Ｖから
３．３Ｖへ下げられて供給され３−ｓｔａｔｅ状態の出
力回路として機能し、入力外部セル６００も同様にその
電源ＶＤＤを５．０Ｖから３．３Ｖに下げられて供給さ
れＴＴＬ入力信号のＣＭＯＳレベル信号への変換機能と
して動作する。
Ｉの出力外部セル５００の電源ＶＤＤも５．０Ｖから
３．３Ｖへ下げられて供給され３−ｓｔａｔｅ状態の出
力回路として機能し、入力外部セル６００も同様にその
電源ＶＤＤを５．０Ｖから３．３Ｖに下げられて供給さ
れＴＴＬ入力信号のＣＭＯＳレベル信号への変換機能と
して動作する。
【００２３】
【発明が解決しようとする課題】しかしながら、上述の
出力外部セル５００のイネイブル信号ＥＮが“Ｌ”の場
合この出力外部セル５００はハイインピーダンス状態と
なる。この時、出力端子５１１に電源ＶＤＤの電位３．
３Ｖより高電位のバスＶＤＤＥＸ（例えば、５Ｖの信
号）が端子５２１に接続されるとＰチャネル型ＭＯＳト
ランジスタ５１２のドレイン領域とＮウェルまたはＮ型
基板との間の寄生ダイオード５１５を通して端子５２１
から出力端子５１１および出力端５１０を経由して電源
ＶＤＤへリーク電流が流れる問題点があった。
出力外部セル５００のイネイブル信号ＥＮが“Ｌ”の場
合この出力外部セル５００はハイインピーダンス状態と
なる。この時、出力端子５１１に電源ＶＤＤの電位３．
３Ｖより高電位のバスＶＤＤＥＸ（例えば、５Ｖの信
号）が端子５２１に接続されるとＰチャネル型ＭＯＳト
ランジスタ５１２のドレイン領域とＮウェルまたはＮ型
基板との間の寄生ダイオード５１５を通して端子５２１
から出力端子５１１および出力端５１０を経由して電源
ＶＤＤへリーク電流が流れる問題点があった。
【００２４】また、上述の入力外部セル６００が他のＬ
ＳＩの出力信号の５Ｖ程度の“Ｈ”の信号を受ける場合
には、静電保護ダイオード素子６０４を通して入力端子
６１１を経由し端子６２１から電源ＶＤＤへリーク電流
が流れる問題点もあった。
ＳＩの出力信号の５Ｖ程度の“Ｈ”の信号を受ける場合
には、静電保護ダイオード素子６０４を通して入力端子
６１１を経由し端子６２１から電源ＶＤＤへリーク電流
が流れる問題点もあった。
【００２５】したがって、本発明の目的は、電源の電位
よりも高電位のバスが接続されてもリーク電流の発生を
防止できる出力外部セルを有するＣＭＯＳタイプのＬＳ
Ｉの半導体装置および電源の電位より高電位の入力レベ
ルを受けてもリーク電流の発生を防止できる入力外部セ
ルを有するＣＭＯＳタイプのＬＳＩの半導体装置を提供
することにある。
よりも高電位のバスが接続されてもリーク電流の発生を
防止できる出力外部セルを有するＣＭＯＳタイプのＬＳ
Ｉの半導体装置および電源の電位より高電位の入力レベ
ルを受けてもリーク電流の発生を防止できる入力外部セ
ルを有するＣＭＯＳタイプのＬＳＩの半導体装置を提供
することにある。
【００２６】
【課題を解決するための手段】本発明の半導体装置は、
高電位側の第１の電位を供給する第１の電源端子と、低
電位側の第２の電位を供給する第２の電源端子と、複数
個の出力端子と、前記出力端子へその出力信号を供給す
る複数個の出力バッファと、少なくとも１個の第１の制
御信号を受けて前記出力バッファの出力状態を制御する
出力バッファ制御回路とを有する半導体装置において、
前記出力端子と前記出力バッファの出力端との間にソー
ス・ドレイン通路を接続するＭＯＳトランジスタと、前
記第１の制御信号および第２の制御信号のそれぞれを受
けその出力を前記ＭＯＳトランジスタのゲートに供給し
て前記ＭＯＳトランジスタのオン／オフを制御する保護
トランジスタ制御回路とを備え、前記第１の制御信号が
前記出力バッファをハイインピーダンス状態とする時前
記保護トランジスタ制御回路が前記ＭＯＳトランジスタ
をオフする構成である。
高電位側の第１の電位を供給する第１の電源端子と、低
電位側の第２の電位を供給する第２の電源端子と、複数
個の出力端子と、前記出力端子へその出力信号を供給す
る複数個の出力バッファと、少なくとも１個の第１の制
御信号を受けて前記出力バッファの出力状態を制御する
出力バッファ制御回路とを有する半導体装置において、
前記出力端子と前記出力バッファの出力端との間にソー
ス・ドレイン通路を接続するＭＯＳトランジスタと、前
記第１の制御信号および第２の制御信号のそれぞれを受
けその出力を前記ＭＯＳトランジスタのゲートに供給し
て前記ＭＯＳトランジスタのオン／オフを制御する保護
トランジスタ制御回路とを備え、前記第１の制御信号が
前記出力バッファをハイインピーダンス状態とする時前
記保護トランジスタ制御回路が前記ＭＯＳトランジスタ
をオフする構成である。
【００２７】また、本発明の半導体装置のＭＯＳトラン
ジスタはディプレション型Ｎチャネル型ＭＯＳトランジ
スタである構成とすることもできる。
ジスタはディプレション型Ｎチャネル型ＭＯＳトランジ
スタである構成とすることもできる。
【００２８】さらにまた、本発明の半導体装置の出力バ
ッファはソースを前記第１の電源端子に接続するＰチャ
ネル型ＭＯＳトランジスタと、ソースを前記第２の電源
端子に接続するＮチャネル型ＭＯＳトランジスタから成
り前記Ｐチャネル型ＭＯＳトランジスタおよび前記Ｎチ
ャネル型ＭＯＳトランジスタのドレインのそれぞれを前
記出力バッファの出力端に接続する構成とすることもで
きる。
ッファはソースを前記第１の電源端子に接続するＰチャ
ネル型ＭＯＳトランジスタと、ソースを前記第２の電源
端子に接続するＮチャネル型ＭＯＳトランジスタから成
り前記Ｐチャネル型ＭＯＳトランジスタおよび前記Ｎチ
ャネル型ＭＯＳトランジスタのドレインのそれぞれを前
記出力バッファの出力端に接続する構成とすることもで
きる。
【００２９】またさらに、本発明の半導体装置の出力バ
ッファ制御回路は、データ入力信号の供給を受ける第１
の入力端とイネブル信号の供給を受ける第２の入力端と
前記第１および第２の入力端にその入力を接続しその出
力を前記Ｐチャネル型ＭＯＳトランジスタのゲートに接
続するＮＡＮＤ回路と前記第１の入力端にその入力の一
端を接続し前記第２の入力端にインバータ回路を介して
その入力の他端を接続しその出力を前記Ｎチャネル型Ｍ
ＯＳトランジスタのゲートに接続するＮＯＲ回路とを有
し、前記イネイブル信号のハイレベルで前記データ入力
信号を前記出力バッファから出力し前記イネイブル信号
のロウレベルで前記出力バッファをハイインピーダンス
状態にする構成とすることもできる。
ッファ制御回路は、データ入力信号の供給を受ける第１
の入力端とイネブル信号の供給を受ける第２の入力端と
前記第１および第２の入力端にその入力を接続しその出
力を前記Ｐチャネル型ＭＯＳトランジスタのゲートに接
続するＮＡＮＤ回路と前記第１の入力端にその入力の一
端を接続し前記第２の入力端にインバータ回路を介して
その入力の他端を接続しその出力を前記Ｎチャネル型Ｍ
ＯＳトランジスタのゲートに接続するＮＯＲ回路とを有
し、前記イネイブル信号のハイレベルで前記データ入力
信号を前記出力バッファから出力し前記イネイブル信号
のロウレベルで前記出力バッファをハイインピーダンス
状態にする構成とすることもできる。
【００３０】さらに、本発明の半導体装置の保護トラン
ジスタ制御回路の前記第１の制御信号は前記イネイブル
信号であって前記イネイブル信号のハイレベルのときに
前記ＭＯＳトランジスタがオンし前記イネイブル信号が
ロウレベルのときに前記ＭＯＳトランジスタがオフする
構成とすることもできる。
ジスタ制御回路の前記第１の制御信号は前記イネイブル
信号であって前記イネイブル信号のハイレベルのときに
前記ＭＯＳトランジスタがオンし前記イネイブル信号が
ロウレベルのときに前記ＭＯＳトランジスタがオフする
構成とすることもできる。
【００３１】さらに、本発明の半導体装置の保護トラン
ジスタ制御回路は、ドレインを前記第１の電源端子に接
続しゲートに前記イネイブル信号を受ける第１のＮチャ
ネル型ＭＯＳトランジスタと、ドレインを負荷を介して
前記第１の電源端子に接続しゲートに基準電位を受ける
第２のＮチャネル型ＭＯＳトランジスタとを有し、前記
第１および第２のＮチャネル型ＭＯＳトランジスタのソ
ースどうしを定電流源を介して前記第２の電源端子に接
続し前記第２のＮチャネルＭＯＳトランジスタのドレイ
ンからの出力信号を前記ＭＯＳ保護トランジスタのゲー
トに供給する構成とすることもできる。
ジスタ制御回路は、ドレインを前記第１の電源端子に接
続しゲートに前記イネイブル信号を受ける第１のＮチャ
ネル型ＭＯＳトランジスタと、ドレインを負荷を介して
前記第１の電源端子に接続しゲートに基準電位を受ける
第２のＮチャネル型ＭＯＳトランジスタとを有し、前記
第１および第２のＮチャネル型ＭＯＳトランジスタのソ
ースどうしを定電流源を介して前記第２の電源端子に接
続し前記第２のＮチャネルＭＯＳトランジスタのドレイ
ンからの出力信号を前記ＭＯＳ保護トランジスタのゲー
トに供給する構成とすることもできる。
【００３２】さらに、本発明の半導体装置の保護トラン
ジスタ制御回路は、第１のＰチャネル型ＭＯＳランジス
タおよび第１のＮチャネル型ＭＯＳランジスタのそれぞ
れのソースどうしならびにそれぞれのドレインどうしを
接続し、前記第１のＰチャネル型ＭＯＳランジスタのゲ
ートには前記イネイブル信号を供給し前記第１のＮチャ
ネル型ＭＯＳランジスタのゲートには前記イネイブル信
号の反転信号を供給してその入力端に供給される所望の
低電位をその出力端から出力して前記ＭＯＳトランジス
タをオフする第１のトランスファゲート回路と、第２の
Ｐチャネル型ＭＯＳランジスタおよび第２のＮチャネル
型ＭＯＳランジスタのそれぞれのソースどうしならびに
それぞれのドレインどうしを接続し、前記第２のＰチャ
ネル型ＭＯＳランジスタのゲートには前記イネイブル信
号の反転信号を供給し前記第２のＮチャネル型ＭＯＳラ
ンジスタのゲートには前記イネイブル信号を供給してそ
の入力端に供給される所望の高電位をその出力端から出
力して前記ＭＯＳトランジスタをオンする第２のトラン
スファゲート回路とを有する構成とすることもできる。
ジスタ制御回路は、第１のＰチャネル型ＭＯＳランジス
タおよび第１のＮチャネル型ＭＯＳランジスタのそれぞ
れのソースどうしならびにそれぞれのドレインどうしを
接続し、前記第１のＰチャネル型ＭＯＳランジスタのゲ
ートには前記イネイブル信号を供給し前記第１のＮチャ
ネル型ＭＯＳランジスタのゲートには前記イネイブル信
号の反転信号を供給してその入力端に供給される所望の
低電位をその出力端から出力して前記ＭＯＳトランジス
タをオフする第１のトランスファゲート回路と、第２の
Ｐチャネル型ＭＯＳランジスタおよび第２のＮチャネル
型ＭＯＳランジスタのそれぞれのソースどうしならびに
それぞれのドレインどうしを接続し、前記第２のＰチャ
ネル型ＭＯＳランジスタのゲートには前記イネイブル信
号の反転信号を供給し前記第２のＮチャネル型ＭＯＳラ
ンジスタのゲートには前記イネイブル信号を供給してそ
の入力端に供給される所望の高電位をその出力端から出
力して前記ＭＯＳトランジスタをオンする第２のトラン
スファゲート回路とを有する構成とすることもできる。
【００３３】さらに、本発明の半導体装置は、前記第１
の電位とは異なる高電位側の第３の電位を供給する外部
からの入力信号の供給を受ける複数個の入力端子と、前
記入力端子を介して前記入力信号を受ける複数個のＣＭ
ＯＳ回路の入力バッファと、前記入力端子と前記ＣＭＯ
Ｓ回路のＰ型ＭＯＳトランジスタおよびＮ型ＭＯＳトラ
ンジスタのそれぞれの共通接続した入力ゲートとの間に
ソース・ドレイン通路を接続しそのゲートに前記第１の
電位を供給する第２のＭＯＳトランジスタと、アノード
を前記入力ゲートにカソードを前記第１の電源端子に接
続する第１の静電保護ダイオードとアノードを前記第２
の電源端子にカソードを前記入力ゲートに接続する第２
の静電保護ダイオードとを備え、前記第１および第２の
静電保護ダイオードのそれぞれのみが接続素子として前
記第２のＭＯＳトランジスタと前記入力ゲートとの間に
接続される構成とすることもできる。
の電位とは異なる高電位側の第３の電位を供給する外部
からの入力信号の供給を受ける複数個の入力端子と、前
記入力端子を介して前記入力信号を受ける複数個のＣＭ
ＯＳ回路の入力バッファと、前記入力端子と前記ＣＭＯ
Ｓ回路のＰ型ＭＯＳトランジスタおよびＮ型ＭＯＳトラ
ンジスタのそれぞれの共通接続した入力ゲートとの間に
ソース・ドレイン通路を接続しそのゲートに前記第１の
電位を供給する第２のＭＯＳトランジスタと、アノード
を前記入力ゲートにカソードを前記第１の電源端子に接
続する第１の静電保護ダイオードとアノードを前記第２
の電源端子にカソードを前記入力ゲートに接続する第２
の静電保護ダイオードとを備え、前記第１および第２の
静電保護ダイオードのそれぞれのみが接続素子として前
記第２のＭＯＳトランジスタと前記入力ゲートとの間に
接続される構成とすることもできる。
【００３４】さらに、本発明の半導体装置の第２のＭＯ
Ｓトランジスタはディプレション型Ｎチャネル型ＭＯＳ
トランジスタである構成とすることもできる。
Ｓトランジスタはディプレション型Ｎチャネル型ＭＯＳ
トランジスタである構成とすることもできる。
【００３５】
【実施例】次に、本発明の第１の実施例の半導体装置に
ついて図面を参照して説明する。
ついて図面を参照して説明する。
【００３６】図１を参照すると、この第１の実施例の半
導体装置の出力外部セル１００は、ソースを電源ＶＤＤ
にドレインを出力端１１０に接続するＰチャネル型ＭＯ
Ｓトランジスタ１１２と、ソースを接地電位ＧＮＤに接
続しドレインを出力端１１０に接続するＮチャネル型Ｍ
ＯＳトランジスタ１１３とで構成されるＣＭＯＳ出力バ
ッファ１０１を有する。さらに、この第１の実施例の半
導体装置の出力外部セル１００は、データ入力信号Ｄ１
を入力端１０４におよびイネイブル信号ＥＮを入力端５
０５にそれぞれ受け、これらの信号を入力する２入力Ｎ
ＡＮＤ回路１１８とデータ入力信号Ｄ１およびインバー
タ回路１２０を介してイネイブル信号ＥＮの反転信号を
入力する２入力ＮＯＲ回路１１９とで構成され、２入力
ＮＡＮＤ回路１１８の出力を出力端１０６を介してＰチ
ャネル型ＭＯＳトランジスタ１１２のゲートに接続し、
２入力ＮＯＲ回路の出力を出力端１０７を介してＮチャ
ネル型ＭＯＳトランジスタ１１３のゲートに接続して、
上記データ入力信号Ｄ１およびイネイブル信号ＥＮとに
よりトランジスタ１１３およびトランジスタ１１２のオ
ン／オフを制御する制御回路１０２を有する。
導体装置の出力外部セル１００は、ソースを電源ＶＤＤ
にドレインを出力端１１０に接続するＰチャネル型ＭＯ
Ｓトランジスタ１１２と、ソースを接地電位ＧＮＤに接
続しドレインを出力端１１０に接続するＮチャネル型Ｍ
ＯＳトランジスタ１１３とで構成されるＣＭＯＳ出力バ
ッファ１０１を有する。さらに、この第１の実施例の半
導体装置の出力外部セル１００は、データ入力信号Ｄ１
を入力端１０４におよびイネイブル信号ＥＮを入力端５
０５にそれぞれ受け、これらの信号を入力する２入力Ｎ
ＡＮＤ回路１１８とデータ入力信号Ｄ１およびインバー
タ回路１２０を介してイネイブル信号ＥＮの反転信号を
入力する２入力ＮＯＲ回路１１９とで構成され、２入力
ＮＡＮＤ回路１１８の出力を出力端１０６を介してＰチ
ャネル型ＭＯＳトランジスタ１１２のゲートに接続し、
２入力ＮＯＲ回路の出力を出力端１０７を介してＮチャ
ネル型ＭＯＳトランジスタ１１３のゲートに接続して、
上記データ入力信号Ｄ１およびイネイブル信号ＥＮとに
よりトランジスタ１１３およびトランジスタ１１２のオ
ン／オフを制御する制御回路１０２を有する。
【００３７】またさらに、この第１の実施例の半導体装
置の出力外部セル１００は、イネイブル信号ＥＮを端子
１０８に受けてその信号をゲートに入力し、ドレインを
電源ＶＤＤに接続するＮチャネル型ＭＯＳトランジスタ
１１５と、基準電位ＶＲＥＦをゲートに入力しドレイン
を抵抗負荷１２２を介して電源ＶＤＤに接続するＮチャ
ネル型ＭＯＳトランジスタ１１６と、トランジスタ１１
５および１１６のそれぞれのソースどうしを定電流源１
１７を介して接地電位ＧＮＤに接続し、抵抗負荷１２２
とトランジスタ１１６のドレインとの接続点を出力端１
０９に接続する構成の保護トランジスタ制御回路１０３
を有する。
置の出力外部セル１００は、イネイブル信号ＥＮを端子
１０８に受けてその信号をゲートに入力し、ドレインを
電源ＶＤＤに接続するＮチャネル型ＭＯＳトランジスタ
１１５と、基準電位ＶＲＥＦをゲートに入力しドレイン
を抵抗負荷１２２を介して電源ＶＤＤに接続するＮチャ
ネル型ＭＯＳトランジスタ１１６と、トランジスタ１１
５および１１６のそれぞれのソースどうしを定電流源１
１７を介して接地電位ＧＮＤに接続し、抵抗負荷１２２
とトランジスタ１１６のドレインとの接続点を出力端１
０９に接続する構成の保護トランジスタ制御回路１０３
を有する。
【００３８】さらに、この第１の実施例の半導体装置の
出力外部セル１００は、ソース・ドレイン電流通路を出
力端１１０と出力端子１１１とに接続しそのゲートを出
力端１０９に接続してオン／オフするディプレッション
型Ｎチャネル型ＭＯＳトランジスタ１１４を有する構成
である。このトランジスタ１１４はそのしきい値電圧Ｖ
ＴをＶＴ≒０ボルト程度に設定する。また基準電位ＶＲ
ＥＦはイネイブル信号ＥＮの論理しきい値のＶＤＤ／２
程度に設定する。
出力外部セル１００は、ソース・ドレイン電流通路を出
力端１１０と出力端子１１１とに接続しそのゲートを出
力端１０９に接続してオン／オフするディプレッション
型Ｎチャネル型ＭＯＳトランジスタ１１４を有する構成
である。このトランジスタ１１４はそのしきい値電圧Ｖ
ＴをＶＴ≒０ボルト程度に設定する。また基準電位ＶＲ
ＥＦはイネイブル信号ＥＮの論理しきい値のＶＤＤ／２
程度に設定する。
【００３９】次に、本発明の第１の実施例の半導体装置
の動作について説明する。
の動作について説明する。
【００４０】まず、電源ＶＤＤには３．３Ｖ程度の電位
が与えられ、イネイブル信号ＥＮが“Ｈ”の場合を説明
する。
が与えられ、イネイブル信号ＥＮが“Ｈ”の場合を説明
する。
【００４１】２入力ＮＡＮＤ回路１１８の一方の入力に
“Ｈ”の信号が入力され２入力ＮＯＲ回路１１９の一方
の入力にイネイブル信号ＥＮの反転信号の“Ｌ”の信号
が入力される。
“Ｈ”の信号が入力され２入力ＮＯＲ回路１１９の一方
の入力にイネイブル信号ＥＮの反転信号の“Ｌ”の信号
が入力される。
【００４２】すなわち、２入力ＮＡＮＤ回路１１８およ
び２入力ＮＯＲ回路１１９ともデータ入力信号Ｄ１の反
転信号をそれぞれの回路１１８および１１９が出力し、
データ入力信号Ｄ１が“Ｈ”の時は２入力ＮＡＮＤ回路
１１８および２入力ＮＯＲ回路１１９のそれぞれの出力
は“Ｌ”となり、データ入力信号Ｄ１が“Ｌ”の時は上
述の出力は“Ｈ”となる。
び２入力ＮＯＲ回路１１９ともデータ入力信号Ｄ１の反
転信号をそれぞれの回路１１８および１１９が出力し、
データ入力信号Ｄ１が“Ｈ”の時は２入力ＮＡＮＤ回路
１１８および２入力ＮＯＲ回路１１９のそれぞれの出力
は“Ｌ”となり、データ入力信号Ｄ１が“Ｌ”の時は上
述の出力は“Ｈ”となる。
【００４３】したがって、データ入力信号Ｄ１が“Ｈ”
のときはトランジスタ１１２がオンしトランジスタ１１
３がオフして“Ｈ”の信号を端子１１０へ出力する。一
方、データ入力信号Ｄ１が“Ｌ”のときは、トランジス
タ１１２がオフしトランジスタ１１３がオンして“Ｌ”
の信号を端子１１０へ出力する。
のときはトランジスタ１１２がオンしトランジスタ１１
３がオフして“Ｈ”の信号を端子１１０へ出力する。一
方、データ入力信号Ｄ１が“Ｌ”のときは、トランジス
タ１１２がオフしトランジスタ１１３がオンして“Ｌ”
の信号を端子１１０へ出力する。
【００４４】また、同時にこのイネイブル信号ＥＮは保
護トランジスタ制御回路１０３の入力端１０８にも入力
されている。基準電位ＶＲＥＦはイネイブル信号ＥＮの
論理しきい値である電位（ＶＤＤの１／２）に設定され
ているのでイネイブル信号ＥＮが“Ｈ”の信号のときは
トランジスタ１１５がオンしトランジスタ１１６がオフ
する。したがって、出力端１０９には電源電位ＶＤＤの
ハイレベルが出力される。この出力された信号はＮチャ
ネル型ＭＯＳトランジスタ１１４のゲートに入力されて
おりトランジスタ１１４はオン状態となり出力バッファ
１０１の出力端１１０に出力されるデータ信号Ｄ１を出
力端子１１１を介して外部に出力する。
護トランジスタ制御回路１０３の入力端１０８にも入力
されている。基準電位ＶＲＥＦはイネイブル信号ＥＮの
論理しきい値である電位（ＶＤＤの１／２）に設定され
ているのでイネイブル信号ＥＮが“Ｈ”の信号のときは
トランジスタ１１５がオンしトランジスタ１１６がオフ
する。したがって、出力端１０９には電源電位ＶＤＤの
ハイレベルが出力される。この出力された信号はＮチャ
ネル型ＭＯＳトランジスタ１１４のゲートに入力されて
おりトランジスタ１１４はオン状態となり出力バッファ
１０１の出力端１１０に出力されるデータ信号Ｄ１を出
力端子１１１を介して外部に出力する。
【００４５】すなわち、この保護ＭＯＳトランジスタ１
１４が接続されない従来の出力外部セル５００と同様の
機能をこの出力外部セル１００は有している。
１４が接続されない従来の出力外部セル５００と同様の
機能をこの出力外部セル１００は有している。
【００４６】次に、イネイブル信号ＥＮが“Ｌ”の場合
を説明する。
を説明する。
【００４７】この時は、２入力ＮＡＮＤ回路１１８の一
方の入力に“Ｌ”の信号が入力され、２入力ＮＯＲ回路
１１９の一方の入力に“Ｈ”の信号が入力される。すな
わち、２入力ＮＡＮＤ回路１１８および２入力ＮＯＲ回
路１１９の出力のそれぞれはこのイネイブル信号ＥＮで
決まりデータ入力信号Ｄ１には依存せず２入力ＮＡＮＤ
回路１１８は“Ｈ”の信号を２入力ＮＯＲ回路１１９は
“Ｌ”の信号をそれぞれ出力する。
方の入力に“Ｌ”の信号が入力され、２入力ＮＯＲ回路
１１９の一方の入力に“Ｈ”の信号が入力される。すな
わち、２入力ＮＡＮＤ回路１１８および２入力ＮＯＲ回
路１１９の出力のそれぞれはこのイネイブル信号ＥＮで
決まりデータ入力信号Ｄ１には依存せず２入力ＮＡＮＤ
回路１１８は“Ｈ”の信号を２入力ＮＯＲ回路１１９は
“Ｌ”の信号をそれぞれ出力する。
【００４８】したがって、このＣＭＯＳ出力バッファ１
０１はトランジスタ１１２およびトランジスタ１１３の
それぞれを共にオフしハイインピーダンス状態になる。
０１はトランジスタ１１２およびトランジスタ１１３の
それぞれを共にオフしハイインピーダンス状態になる。
【００４９】また、同時にこのイネイブル信号ＥＮは保
護トランジスタ制御回路１０３の入力端１０８にも入力
されている。基準電位ＶＲＥＦは電源電位ＶＤＤの１／
２の値に設定されているので、トランジスタ１１５がオ
フしトランジスタ１１６がオンする。したがって出力端
１０９には電源電圧ＶＤＤから抵抗負荷１２２に定電流
源１１７の定電流Ｉ１が流れ抵抗負荷１２２の抵抗値Ｒ
とするとこの降下電圧ＶＲは ＶＲ＝Ｒ×Ｉ１……（１） となり電源電圧ＶＤＤから ＶＤＤ−Ｒ×Ｉ１……（２） の電位に下り“Ｌ”の信号が出力される。
護トランジスタ制御回路１０３の入力端１０８にも入力
されている。基準電位ＶＲＥＦは電源電位ＶＤＤの１／
２の値に設定されているので、トランジスタ１１５がオ
フしトランジスタ１１６がオンする。したがって出力端
１０９には電源電圧ＶＤＤから抵抗負荷１２２に定電流
源１１７の定電流Ｉ１が流れ抵抗負荷１２２の抵抗値Ｒ
とするとこの降下電圧ＶＲは ＶＲ＝Ｒ×Ｉ１……（１） となり電源電圧ＶＤＤから ＶＤＤ−Ｒ×Ｉ１……（２） の電位に下り“Ｌ”の信号が出力される。
【００５０】この出力された信号はＮチャネル型ＭＯＳ
トランジスタ１１４のゲートに入力されてトランジスタ
１１４がオフするので、他のＬＳＩの端子１２１に電源
電圧ＶＤＤより高い電位ＶＤＤＥＸがバス接続されて
も、出力端子１１１からの出力電流は流れずリーク電流
を防止できる。
トランジスタ１１４のゲートに入力されてトランジスタ
１１４がオフするので、他のＬＳＩの端子１２１に電源
電圧ＶＤＤより高い電位ＶＤＤＥＸがバス接続されて
も、出力端子１１１からの出力電流は流れずリーク電流
を防止できる。
【００５１】次に本発明の第２の実施例の半導体装置に
ついて説明する。
ついて説明する。
【００５２】本発明の第２の実施例の半導体装置の回路
図を示す図２を参照すると、この第２の実施例の半導体
装置の出力外部セル２００は、保護トランジスタ制御回
路１０３を保護トランジスタ制御回路２０３に置き換え
る以外は第１の実施例と同じ構成で同一構成要素には同
じ参照符号が付してある。
図を示す図２を参照すると、この第２の実施例の半導体
装置の出力外部セル２００は、保護トランジスタ制御回
路１０３を保護トランジスタ制御回路２０３に置き換え
る以外は第１の実施例と同じ構成で同一構成要素には同
じ参照符号が付してある。
【００５３】すなわち、この第２の実施例の半導体装置
の保護トランジスタ制御回路２０３は接地電位ＧＮＤを
入力する端子２０１と、電源電位ＶＤＤを入力する端子
２０９と、イネイブル信号ＥＮの供給を受ける端子２０
８と、この端子にゲートを接続するＰチャネル型ＭＯＳ
トランジスタ２０６およびＮチャネル型ＭＯＳトランジ
スタ２０７と、端子２０８にその入力を接続し反転信号
を出力するインバータ２０４と、このインバータ２０４
の出力をゲートに接続するＮチャネル型ＭＯＳトランジ
スタ２０５およびＰチャネル型ＭＯＳトランジスタ２１
０とを有し、トランジスタ２０５および２０６のソース
どうしならびドレインどうしを接続し、トランジスタ２
０７および２１０のソースどうしならびにドレインどう
しを接続してトランスファゲート回路を構成し端子２０
１にはトランジスタ２０５および２０６のソースを接続
し、端子２０９にはトランジスタ２０７および２１０の
ソースを接続し、トランジスタ２０５，２０６，２０７
および２１０のそれぞれのドレインを端子２０２に接続
して出力する構成である。
の保護トランジスタ制御回路２０３は接地電位ＧＮＤを
入力する端子２０１と、電源電位ＶＤＤを入力する端子
２０９と、イネイブル信号ＥＮの供給を受ける端子２０
８と、この端子にゲートを接続するＰチャネル型ＭＯＳ
トランジスタ２０６およびＮチャネル型ＭＯＳトランジ
スタ２０７と、端子２０８にその入力を接続し反転信号
を出力するインバータ２０４と、このインバータ２０４
の出力をゲートに接続するＮチャネル型ＭＯＳトランジ
スタ２０５およびＰチャネル型ＭＯＳトランジスタ２１
０とを有し、トランジスタ２０５および２０６のソース
どうしならびドレインどうしを接続し、トランジスタ２
０７および２１０のソースどうしならびにドレインどう
しを接続してトランスファゲート回路を構成し端子２０
１にはトランジスタ２０５および２０６のソースを接続
し、端子２０９にはトランジスタ２０７および２１０の
ソースを接続し、トランジスタ２０５，２０６，２０７
および２１０のそれぞれのドレインを端子２０２に接続
して出力する構成である。
【００５４】次に、この実施例の半導体装置の動作の説
明をする。
明をする。
【００５５】出力バッファ制御回路１０２および出力バ
ッファ回路１０１の動作は第１の実施例の動作と同じな
ので詳細な説明は省略する。
ッファ回路１０１の動作は第１の実施例の動作と同じな
ので詳細な説明は省略する。
【００５６】次に、保護トランジスタ制御回路２０３の
動作を説明する。
動作を説明する。
【００５７】イネイブル信号ＥＮは保護トランジスタ制
御回路２０３の入力端２０８に入力されている。まずイ
ネイブル信号ＥＮが“Ｈ”の場合を説明する。
御回路２０３の入力端２０８に入力されている。まずイ
ネイブル信号ＥＮが“Ｈ”の場合を説明する。
【００５８】この信号はＰチャネル型ＭＯＳトランジス
タ２０６およびＮチャネル型ＭＯＳトランジスタ２０７
のゲートに入力されているので、トランジスタ２０６は
オフしトランジスタ２０７はオンする。
タ２０６およびＮチャネル型ＭＯＳトランジスタ２０７
のゲートに入力されているので、トランジスタ２０６は
オフしトランジスタ２０７はオンする。
【００５９】また同時に、このイネイブル信号ＥＮはイ
ンバータ２０４により反転されトランジスタ２０５およ
びトランジスタ２１０に入力されているので、トランジ
スタ２０５はオフしトランジスタ２１０はオンする。す
なわち、トランジスタ２０７および２１０で構成される
トランスファゲート回路がオンし電源電位ＶＤＤからト
ランジスタのしきい値ＶＴ分降下したハイレベルの電位
を端子２０２を介して出力する。
ンバータ２０４により反転されトランジスタ２０５およ
びトランジスタ２１０に入力されているので、トランジ
スタ２０５はオフしトランジスタ２１０はオンする。す
なわち、トランジスタ２０７および２１０で構成される
トランスファゲート回路がオンし電源電位ＶＤＤからト
ランジスタのしきい値ＶＴ分降下したハイレベルの電位
を端子２０２を介して出力する。
【００６０】したがって、イネイブル信号ＥＮが“Ｈ”
のときトランジスタ１１４をオンさせることになり出力
バッファ１０１は、出力端１１０に出力される信号を出
力端子１１０に出力する。
のときトランジスタ１１４をオンさせることになり出力
バッファ１０１は、出力端１１０に出力される信号を出
力端子１１０に出力する。
【００６１】次に、イネイブル信号ＥＮが“Ｌ”の場合
を説明する。この時は上述のイネイブル信号が“Ｈ”の
場合と逆になりトランジスタ２０５および２０６で構成
されるトランスファゲート回路がオンし接地電位ＧＮＤ
のロウレベルの電位が端子２０２を介して出力される。
すなわち、保護ＭＯＳトランジスタ１１４のゲートには
“Ｌ”信号が供給される。
を説明する。この時は上述のイネイブル信号が“Ｈ”の
場合と逆になりトランジスタ２０５および２０６で構成
されるトランスファゲート回路がオンし接地電位ＧＮＤ
のロウレベルの電位が端子２０２を介して出力される。
すなわち、保護ＭＯＳトランジスタ１１４のゲートには
“Ｌ”信号が供給される。
【００６２】この時、出力バッファ１０１の出力端１１
０がハイインピーダンス状態になっていても、上記トラ
ンジスタ１１４は完全にオフしている。したがって、他
のＬＳＩの端子１２１に電源電圧ＶＤＤより高い電位Ｖ
ＤＤＥＸがバス接続されても、出力端子１１１からのリ
ーク電流が流れるのを防止できる。
０がハイインピーダンス状態になっていても、上記トラ
ンジスタ１１４は完全にオフしている。したがって、他
のＬＳＩの端子１２１に電源電圧ＶＤＤより高い電位Ｖ
ＤＤＥＸがバス接続されても、出力端子１１１からのリ
ーク電流が流れるのを防止できる。
【００６３】次に本発明の第３の実施例の半導体装置に
ついて説明する。
ついて説明する。
【００６４】図３を参照すると、この実施例の半導体装
置の入力外部セル３００は、ソースを電源ＶＤＤにゲー
トを入力端３０６に接続するＰチャネル型ＭＯＳトラン
ジスタ３１２と、ソースを接地しゲートを入力端３０６
に接続するＮチャネル型ＭＯＳトランジスタ３１３とを
有しトランジスタ３１２とトランジスタ３１３とのドレ
インどうしを接続して出力端３１０を介して内部セルへ
信号を供給する。さらにこの入力外部セル３００は静電
気によるトランジスタ３１２および３１３のゲート破壊
を防止するダイオード３０４および３０５を有しダイオ
ード３０４はそのアノードを入力端３０６にそのカソー
ドを電源ＶＤＤに接続しダイオード３０５はそのアノー
ドを接地しそのカソードを入力端３０６に接続する構成
で入力バッファ３０１を有する。さらに、入力端３０６
と出力端子３１１の間にソース・ドレインの電流路を接
続しゲートに電源ＶＤＤを供給するディプレッション型
Ｎチャネル型ＭＯＳトランジスタの保護ＭＯＳトランジ
スタ３１４を有する。このトランジスタ３１４のしきい
値電圧ＶＴはほぼ０ボルトに設定される。
置の入力外部セル３００は、ソースを電源ＶＤＤにゲー
トを入力端３０６に接続するＰチャネル型ＭＯＳトラン
ジスタ３１２と、ソースを接地しゲートを入力端３０６
に接続するＮチャネル型ＭＯＳトランジスタ３１３とを
有しトランジスタ３１２とトランジスタ３１３とのドレ
インどうしを接続して出力端３１０を介して内部セルへ
信号を供給する。さらにこの入力外部セル３００は静電
気によるトランジスタ３１２および３１３のゲート破壊
を防止するダイオード３０４および３０５を有しダイオ
ード３０４はそのアノードを入力端３０６にそのカソー
ドを電源ＶＤＤに接続しダイオード３０５はそのアノー
ドを接地しそのカソードを入力端３０６に接続する構成
で入力バッファ３０１を有する。さらに、入力端３０６
と出力端子３１１の間にソース・ドレインの電流路を接
続しゲートに電源ＶＤＤを供給するディプレッション型
Ｎチャネル型ＭＯＳトランジスタの保護ＭＯＳトランジ
スタ３１４を有する。このトランジスタ３１４のしきい
値電圧ＶＴはほぼ０ボルトに設定される。
【００６５】次に、本発明の第３の実施例の入力外部セ
ル３００の動作について説明する。入力バッファ３０１
の動作については従来技術の半導体装置の入力バッファ
６０１の動作と同じなので詳細な説明は省略する。
ル３００の動作について説明する。入力バッファ３０１
の動作については従来技術の半導体装置の入力バッファ
６０１の動作と同じなので詳細な説明は省略する。
【００６６】入力端子３１１に電源電圧ＶＤＤより高い
電源電位ＶＤＤＥＸが入力される場合、すなわち、電源
電圧ＶＤＤが３．３Ｖで他のＬＳＩの出力のハイレベル
が５．０Ｖの電位が入力されるような場合には、トラン
ジスタ３１４のゲート電位は常に電源電位ＶＤＤである
ので、このトランジスタ３１４のソースにはＶＤＤから
トランジスタ３１４のしきい値ＶＴ分だけ降下した電位
が出力される。いま、上記しきい値ＶＴがＶＴ≒０ボル
トと設定されているので、入力端３０６には電源電位Ｖ
ＤＤが出力される。すなわち、入力バッファ３０１にと
っては通常のハイレベルが入力されたことになり、ダイ
オード３０４の順方向電流に起因するリーク電流は防止
できる。
電源電位ＶＤＤＥＸが入力される場合、すなわち、電源
電圧ＶＤＤが３．３Ｖで他のＬＳＩの出力のハイレベル
が５．０Ｖの電位が入力されるような場合には、トラン
ジスタ３１４のゲート電位は常に電源電位ＶＤＤである
ので、このトランジスタ３１４のソースにはＶＤＤから
トランジスタ３１４のしきい値ＶＴ分だけ降下した電位
が出力される。いま、上記しきい値ＶＴがＶＴ≒０ボル
トと設定されているので、入力端３０６には電源電位Ｖ
ＤＤが出力される。すなわち、入力バッファ３０１にと
っては通常のハイレベルが入力されたことになり、ダイ
オード３０４の順方向電流に起因するリーク電流は防止
できる。
【００６７】さらに、本発明の第３の実施例の半導体装
置について図４を参照して説明する。この実施例は入出
力端子４１１を有する双方向バッファ回路４００を構成
する。この双方向バッファ回路４００は、第２の実施例
の半導体装置の出力外部セル２００と入力外部セル３０
０とを有し、入出力端子４１１を共通に接続する構成で
あり、その構成要素は第２の実施例の構成要素と同一構
成要素には同じ参照符号を付して図示するに留め、省略
な説明は省略する。
置について図４を参照して説明する。この実施例は入出
力端子４１１を有する双方向バッファ回路４００を構成
する。この双方向バッファ回路４００は、第２の実施例
の半導体装置の出力外部セル２００と入力外部セル３０
０とを有し、入出力端子４１１を共通に接続する構成で
あり、その構成要素は第２の実施例の構成要素と同一構
成要素には同じ参照符号を付して図示するに留め、省略
な説明は省略する。
【００６８】次に、この実施例の動作は、イネイブル信
号ＥＮが“Ｈ”の場合とイネイブル信号が“Ｌ”の場合
によりこの双方向バッファ回路４００は出力モードおよ
び入力モードとなるのは通常の双方向バッファ回路と同
様である。
号ＥＮが“Ｈ”の場合とイネイブル信号が“Ｌ”の場合
によりこの双方向バッファ回路４００は出力モードおよ
び入力モードとなるのは通常の双方向バッファ回路と同
様である。
【００６９】すなわち、イネイブル信号ＥＮが“Ｈ”の
場合、双方向バッファ回路４００は、出力モードとな
り、このときの第４の実施例の動作は第２の実施例の動
作と同じとなる。
場合、双方向バッファ回路４００は、出力モードとな
り、このときの第４の実施例の動作は第２の実施例の動
作と同じとなる。
【００７０】イネイブル信号ＥＮが“Ｌ”の場合は出力
バッファ１０１の出力端１１０はハイインピーダンス状
態となり、この双方向バッファ回路４００は入力モード
となる。この時は、第３の実施例の半導体装置の４００
の動作は入力外部セル３００の動作は全く同じである。
バッファ１０１の出力端１１０はハイインピーダンス状
態となり、この双方向バッファ回路４００は入力モード
となる。この時は、第３の実施例の半導体装置の４００
の動作は入力外部セル３００の動作は全く同じである。
【００７１】したがって、この第３の実施例の半導体装
置の動作についても詳細な説明は省略するが、他のＬＳ
Ｉのバス接続による高電位電源ＶＤＤＥＸからのリーク
電流は防止できる。
置の動作についても詳細な説明は省略するが、他のＬＳ
Ｉのバス接続による高電位電源ＶＤＤＥＸからのリーク
電流は防止できる。
【００７２】
【発明の効果】以上説明したとおり、本発明の半導体装
置は、外部セルの入出力端と入出力端子の間にリーク電
流保護ＭＯＳトランジスタを有し、そのゲート電圧をイ
ネイブル信号ＥＮにより制御することにより、電源ＶＤ
Ｄより高い電位のバス接続の場合でもリーク電流は発生
しない効果を有する。
置は、外部セルの入出力端と入出力端子の間にリーク電
流保護ＭＯＳトランジスタを有し、そのゲート電圧をイ
ネイブル信号ＥＮにより制御することにより、電源ＶＤ
Ｄより高い電位のバス接続の場合でもリーク電流は発生
しない効果を有する。
【００７３】電源が３．３Ｖ系と５Ｖ系の混在する電子
機器構成の場合、容易に入出力動作を行うことのできる
ＣＭＯＳタイプの半導体装置を実現できる。
機器構成の場合、容易に入出力動作を行うことのできる
ＣＭＯＳタイプの半導体装置を実現できる。
【図１】本発明の第１の実施例の半導体装置の回路図で
ある。
ある。
【図２】本発明の第２の実施例の半導体装置の回路図で
ある。
ある。
【図３】本発明の第３の実施例の半導体装置の一部の回
路図である。
路図である。
【図４】本発明の第３の実施例の半導体装置の回路図で
ある。
ある。
【図５】従来技術の半導体装置の回路図である。
【図６】従来技術の他の半導体装置の回路図である。
１００，２００，５００ 出力外部セル １０１，２０１，５０１ 出力バッファ回路 １０２，２０２，５０２ 出力バッファ制御回路 １０３，２０３ 保護トランジスタ制御回路 １０４，１０５，１０６，１０７，１０８，１０９，１
１０，２０１，２０２，２０８，２０９，３０６，３１
０，５０４，５０５，５０６，５０７，５１０，６０
６，６１０ 端子 １１１，３１１，５１１，６１１ 入出力端子 １１２，１１３，１１４，１１５，１１６，２０５，２
０６，２０７，２１０，２１４，３１２，３１３，３１
４ ＭＯＳトランジスタ １１７ 定電流源 １１８，５１８ ＮＡＮＤ回路 １１９，５１９ ＮＯＲ回路 １２０，２０４，５２０ インバータ ３００，６００ 入力外部セル ４００ 双方向バッファ回路 Ｄ１ データ入力信号 ＥＮ イネイブル信号 Ｉ１ 定電流 ＶＤＤ，ＶＤＤＥＸ 電源電圧 ＶＲＥＦ 基準電圧 ＶＴ しきい値
１０，２０１，２０２，２０８，２０９，３０６，３１
０，５０４，５０５，５０６，５０７，５１０，６０
６，６１０ 端子 １１１，３１１，５１１，６１１ 入出力端子 １１２，１１３，１１４，１１５，１１６，２０５，２
０６，２０７，２１０，２１４，３１２，３１３，３１
４ ＭＯＳトランジスタ １１７ 定電流源 １１８，５１８ ＮＡＮＤ回路 １１９，５１９ ＮＯＲ回路 １２０，２０４，５２０ インバータ ３００，６００ 入力外部セル ４００ 双方向バッファ回路 Ｄ１ データ入力信号 ＥＮ イネイブル信号 Ｉ１ 定電流 ＶＤＤ，ＶＤＤＥＸ 電源電圧 ＶＲＥＦ 基準電圧 ＶＴ しきい値
Claims (9)
- 【請求項１】 高電位側の第１の電位を供給する第１の
電源端子と、低電位側の第２の電位を供給する第２の電
源端子と、複数個の出力端子と、前記出力端子へその出
力信号を供給する複数個の出力バッファと、少なくとも
１個の第１の制御信号を受けて前記出力バッファの出力
状態を制御する出力バッファ制御回路とを有する半導体
装置において、 前記出力端子と前記出力バッファの出力端との間にソー
ス・ドレイン通路を接続するＭＯＳトランジスタと、前
記第１の制御信号および第２の制御信号のそれぞれを受
けその出力を前記ＭＯＳトランジスタのゲートに供給し
て前記ＭＯＳトランジスタのオン／オフを制御する保護
トランジスタ制御回路とを備え、前記第１の制御信号が
前記出力バッファをハイインピーダンス状態とする時前
記保護トランジスタ制御回路が前記ＭＯＳトランジスタ
をオフすることを特徴とする半導体装置。 - 【請求項２】 前記ＭＯＳトランジスタはディプレショ
ン型Ｎチャネル型ＭＯＳトランジスタである請求項１記
載の半導体装置。 - 【請求項３】 前記出力バッファはソースを前記第１の
電源端子に接続するＰチャネル型ＭＯＳトランジスタ
と、ソースを前記第２の電源端子に接続するＮチャネル
型ＭＯＳトランジスタから成り前記Ｐチャネル型ＭＯＳ
トランジスタおよび前記Ｎチャネル型ＭＯＳトランジス
タのドレインのそれぞれを前記出力バッファの出力端に
接続する請求項１または２記載の半導体装置。 - 【請求項４】 前記出力バッファ制御回路は、データ入
力信号の供給を受ける第１の入力端とイネブル信号の供
給を受ける第２の入力端と前記第１および第２の入力端
にその入力を接続しその出力を前記Ｐチャネル型ＭＯＳ
トランジスタのゲートに接続するＮＡＮＤ回路と前記第
１の入力端にその入力の一端を接続し前記第２の入力端
にインバータ回路を介してその入力の他端を接続しその
出力を前記Ｎチャネル型ＭＯＳトランジスタのゲートに
接続するＮＯＲ回路とを有し、前記イネイブル信号のハ
イレベルで前記データ入力信号を前記出力バッファから
出力し前記イネイブル信号のロウレベルで前記出力バッ
ファをハイインピーダンス状態にする請求項１，２また
は３記載の半導体装置。 - 【請求項５】 前記保護トランジスタ制御回路の前記第
１の制御信号は前記イネイブル信号であって前記イネイ
ブル信号のハイレベルのときに前記ＭＯＳトランジスタ
がオンし前記イネイブル信号がロウレベルのときに前記
ＭＯＳトランジスタがオフする請求項４記載の半導体装
置。 - 【請求項６】 前記保護トランジスタ制御回路は、ドレ
インを前記第１の電源端子に接続しゲートに前記イネイ
ブル信号を受ける第１のＮチャネル型ＭＯＳトランジス
タと、ドレインを負荷を介して前記第１の電源端子に接
続しゲートに基準電位を受ける第２のＮチャネル型ＭＯ
Ｓトランジスタとを有し、前記第１および第２のＮチャ
ネル型ＭＯＳトランジスタのソースどうしを定電流源を
介して前記第２の電源端子に接続し前記第２のＮチャネ
ルＭＯＳトランジスタのドレインからの出力信号を前記
ＭＯＳ保護トランジスタのゲートに供給する請求項４記
載の半導体装置。 - 【請求項７】 前記保護トランジスタ制御回路は、第１
のＰチャネル型ＭＯＳランジスタおよび第１のＮチャネ
ル型ＭＯＳランジスタのそれぞれのソースどうしならび
にそれぞれのドレインどうしを接続し、前記第１のＰチ
ャネル型ＭＯＳランジスタのゲートには前記イネイブル
信号を供給し前記第１のＮチャネル型ＭＯＳランジスタ
のゲートには前記イネイブル信号の反転信号を供給して
その入力端に供給される所望の低電位をその出力端から
出力して前記ＭＯＳトランジスタをオフする第１のトラ
ンスファゲート回路と、第２のＰチャネル型ＭＯＳラン
ジスタおよび第２のＮチャネル型ＭＯＳランジスタのそ
れぞれのソースどうしならびにそれぞれのドレインどう
しを接続し、前記第２のＰチャネル型ＭＯＳランジスタ
のゲートには前記イネイブル信号の反転信号を供給し前
記第２のＮチャネル型ＭＯＳランジスタのゲートには前
記イネイブル信号を供給してその入力端に供給される所
望の高電位をその出力端から出力して前記ＭＯＳトラン
ジスタをオンする第２のトランスファゲート回路とを有
する請求項４記載の半導体装置。 - 【請求項８】 前記第１の電位とは異なる高電位側の第
３の電位を供給する外部からの入力信号の供給を受ける
複数個の入力端子と、前記入力端子を介して前記入力信
号を受ける複数個のＣＭＯＳ回路の入力バッファと、前
記入力端子と前記ＣＭＯＳ回路のＰ型ＭＯＳトランジス
タおよびＮ型ＭＯＳトランジスタのそれぞれの共通接続
した入力ゲートとの間にソース・ドレイン通路を接続し
そのゲートに前記第１の電位を供給する第２のＭＯＳト
ランジスタと、アノードを前記入力ゲートにカソードを
前記第１の電源端子に接続する第１の静電保護ダイオー
ドとアノードを前記第２の電源端子にカソードを前記入
力ゲートに接続する第２の静電保護ダイオードとを備
え、前記第１および第２の静電保護ダイオードのそれぞ
れのみが接続素子として前記第２のＭＯＳトランジスタ
と前記入力ゲートとの間に接続される請求項１，２，
３，４，５，６または７記載の半導体装置。 - 【請求項９】 前記第２のＭＯＳトランジスタはディプ
レション型Ｎチャネル型ＭＯＳトランジスタである請求
項８記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5073303A JP2565076B2 (ja) | 1993-03-31 | 1993-03-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5073303A JP2565076B2 (ja) | 1993-03-31 | 1993-03-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06291638A JPH06291638A (ja) | 1994-10-18 |
| JP2565076B2 true JP2565076B2 (ja) | 1996-12-18 |
Family
ID=13514265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5073303A Expired - Fee Related JP2565076B2 (ja) | 1993-03-31 | 1993-03-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2565076B2 (ja) |
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|---|---|---|---|---|
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| JP3906784B2 (ja) * | 2002-11-25 | 2007-04-18 | 株式会社デンソー | クランプ回路 |
| JP4743006B2 (ja) * | 2006-06-15 | 2011-08-10 | パナソニック株式会社 | 半導体集積回路 |
| JP5546476B2 (ja) * | 2011-02-23 | 2014-07-09 | オムロンオートモーティブエレクトロニクス株式会社 | 電気回路 |
| CN105939157B (zh) * | 2015-03-03 | 2019-08-06 | 卡西欧计算机株式会社 | 电平变换电路以及投影装置 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS625721A (ja) * | 1985-07-01 | 1987-01-12 | Nec Corp | 半導体集積回路 |
| JPS62145918A (ja) * | 1985-12-20 | 1987-06-30 | Toshiba Corp | 半導体集積回路 |
| JPH02119425A (ja) * | 1988-10-28 | 1990-05-07 | Nec Corp | 双方向バッファ回路 |
| JPH03151717A (ja) * | 1989-11-08 | 1991-06-27 | Fujitsu Ltd | トライステート装置 |
| JPH04243321A (ja) * | 1991-01-17 | 1992-08-31 | Toshiba Corp | 入出力バッファ回路 |
| JPH0637623A (ja) * | 1992-07-20 | 1994-02-10 | Nec Corp | 半導体集積回路装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6429017A (en) * | 1987-07-24 | 1989-01-31 | Hitachi Ltd | Signal output circuit |
-
1993
- 1993-03-31 JP JP5073303A patent/JP2565076B2/ja not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS625721A (ja) * | 1985-07-01 | 1987-01-12 | Nec Corp | 半導体集積回路 |
| JPS62145918A (ja) * | 1985-12-20 | 1987-06-30 | Toshiba Corp | 半導体集積回路 |
| JPH02119425A (ja) * | 1988-10-28 | 1990-05-07 | Nec Corp | 双方向バッファ回路 |
| JPH03151717A (ja) * | 1989-11-08 | 1991-06-27 | Fujitsu Ltd | トライステート装置 |
| JPH04243321A (ja) * | 1991-01-17 | 1992-08-31 | Toshiba Corp | 入出力バッファ回路 |
| JPH0637623A (ja) * | 1992-07-20 | 1994-02-10 | Nec Corp | 半導体集積回路装置 |
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| Publication number | Publication date |
|---|---|
| JPH06291638A (ja) | 1994-10-18 |
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