JP4743006B2

JP4743006B2 - 半導体集積回路

Info

Publication number: JP4743006B2
Application number: JP2006165881A
Authority: JP
Inventors: 千夏岩崎; 章田中
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2006-06-15
Filing date: 2006-06-15
Publication date: 2011-08-10
Anticipated expiration: 2026-06-15
Also published as: JP2007336262A

Description

本発明は、静電破壊防止装置を備えた半導体装置に関するものである。

図５に半導体装置の従来の一実施例の回路図を示す。１は定電流源、２はカレントミラー回路、３は出力電流のオン・オフを制御するスイッチングＭＯＳトランジスタ、４は出力端子、５はカスコードトランジスタ、６は定電圧源、７は静電破壊防止装置である。通常動作時に出力端子４の電圧は高くなるため、静電破壊防止装置７は耐圧の高いバイポーラトランジスタで構成されている。

図５をもとに動作を説明する。定電流源１から供給される電流をカレントミラー回路２により増幅し、カスコードトランジスタ５を介して出力端子４に出力する。出力電流のオン・オフのスイッチング速度は出力端子４に静電破壊防止装置７を接続されているため、静電破壊防止装置の寄生容量への充放電時間の影響を受ける。

サージ電圧が出力端子４に印加された場合、一般的にバイポーラトランジスタよりＭＯＳトランジスタはブレイクダウン電圧が低いため、スイッチングＭＯＳトランジスタ３で静電破壊が起こる。
特開２００３−２１８４５６号公報

上記従来の構成では出力端子にサージ電圧が印加された場合、内部回路の一つであるスイッチングＭＯＳトランジスタで静電破壊が起こるという課題を有していた。

スイッチングＭＯＳトランジスタの静電破壊を防止するために、安定して保護できるように拡散濃度や構造が同じであるＭＯＳトランジスタを出力端子へ接続するということが考えられる。しかし、ＭＯＳトランジスタの耐圧は低いため、ＭＯＳトランジスタで静電破壊防止装置を構成すると、出力端子の電圧が静電破壊防止装置の耐圧よりも高くなった場合に静電破壊防止装置に電流が流入し、正常な動作が出来なくなるという課題を有していた。

スイッチングＭＯＳトランジスタの静電破壊を防止するための方法として、トランジスタのサイズを大きくすることも考えられる。しかし、スイッチングＭＯＳトランジスタのサイズを大きくすることは次に示すようにスイッチング特性に悪影響を及ぼす。出力電流がオフする時、スイッチングＭＯＳトランジスタのゲート電圧はＨｉ電圧からＬｏｗ電圧へ変化し、寄生容量を介して、ドレイン電圧に伝わり電圧が下がる。ドレイン電圧が下がるとカレントミラー回路をバイポーラトランジスタで構成した場合、ベース・エミッタ間電圧が広がるため出力電流は増加する。出力電流がオンからオフへ遷移する直前に増加方向のスパイク電流が発生するため、スイッチング特性が悪くなる。このスパイク電流の量はスイッチングＭＯＳトランジスタのゲートとドレインの寄生容量値に比例するため、トランジスタのサイズを大きくできないという課題を有していた。

また出力電流のオン・オフのスイッチングを行う場合、静電破壊防止装置の寄生容量の充放電が行われるため、高速に動作させることができないという課題を有していた。

本発明は上記課題を解決するものでサージ電圧による静電破壊を防止することができる、静電破壊防止装置に耐圧の低い素子でも用いることができる、且つ、出力端子が静電破壊防止装置の寄生容量の影響を受けないため、出力電流のスイッチングを高速に行うことができる半導体装置を提案することを目的とする。

上記目的を達成するために、静電破壊防止装置をカスコードトランジスタのエミッタへ接続する。またはカレントミラー回路の２次側トランジスタのエミッタへ接続する。

以上のように、本発明に係る半導体装置によれば、サージ電圧が出力端子に印加された場合、このサージ電圧に伴うサージ電荷はカスコードトランジスタを介し、またはカスコードトランジスタとカレントミラー回路の２次側トランジスタを介し、静電破壊防止装置により吸収される。これにより、スイッチングトランジスタの静電破壊を防止することができる。

また、静電破壊防止装置を出力端子に接続しないため、高耐圧の素子が必要でなく出力端子電圧よりも低い耐圧の素子を用いて静電破壊保護装置を実現することができる。

また、静電破壊防止装置の寄生容量の影響を出力端子が受けないため高速に出力電流のスイッチングを行うことができる。

以下、図面を参照して、本発明に係る半導体装置について説明する。

（第１の実施形態）
図１は本発明の第１の実施形態の半導体装置の構成を示す回路図である。１は定電流源、２はバイポーラトランジスタで構成されるカレントミラー回路、３は出力電流のオン・オフを制御するスイッチングＭＯＳトランジスタ、４は出力端子、５はカスコードトランジスタ、６は定電圧源、７はＭＯＳトランジスタで構成される静電破壊防止装置である。

図１をもとに動作を説明する。定電流源１から供給される電流をカレントミラー回路２により増幅し、カスコードトランジスタ５を介して出力端子４に出力する。出力端子４への電流のオン・オフの制御はスイッチングＭＯＳトランジスタ３により行う。

サージ電圧が出力端子４に印加された場合、サージ電荷はカスコードトランジスタ５を介し、ＭＯＳトランジスタ７で構成された静電破壊防止装置により吸収される。これにより、スイッチングＭＯＳトランジスタ３の静電破壊を防止することができる。

また、静電破壊防止装置７を出力端子４に接続していないため、静電破壊防止装置７の耐圧は出力端子４の電圧よりも低いＭＯＳトランジスタを用いることができる。

また、静電破壊防止装置を静電破壊が起こっていたスイッチングトランジスタと拡散濃度や構造が同じであるＭＯＳトランジスタを用いることで、安定に保護することができる。

また、この構成では出力端子４に静電破壊防止装置７を接続していないので、静電破壊防止装置の寄生容量の影響を出力端子が受けないため高速に出力電流のスイッチングを行うことができる。

(第２の実施形態)
図２は本発明の第２の実施形態の半導体装置の構成を示す回路図である。１は定電流源、２はＭＯＳトランジスタで構成されるカレントミラー回路、３は出力電流のオン・オフを制御するスイッチングＭＯＳトランジスタ、４は出力端子、５はカスコードトランジスタ、６は定電圧源、７はＭＯＳトランジスタで構成される静電破壊防止装置である。

第２の実施形態は第１の実施形態のバイポーラトランジスタで構成していたカレントミラー回路２をＭＯＳトランジスタにしたものである。

図２をもとに動作を説明する。定電流源１から供給される電流をカレントミラー回路２により増幅し、カスコードトランジスタ５を介して出力端子４に出力する。出力端子４への電流のオン・オフの制御はスイッチングＭＯＳトランジスタ３により行う。

サージ電圧が出力端子４に印加された場合、サージ電荷はカスコードトランジスタ５を介し、ＭＯＳトランジスタで構成された静電破壊防止装置７により吸収される。これにより、スイッチングＭＯＳトランジスタ３の静電破壊を防止することができる。

(第３の実施形態)
図３は本発明の第３の実施形態の半導体装置の構成を示す回路図である。１は定電流源、２はバイポーラトランジスタで構成されるカレントミラー回路、３は出力電流のオン・オフを制御するスイッチングＭＯＳトランジスタ、４は出力端子、５はカスコードトランジスタ、６は定電圧源、７はＭＯＳトランジスタで構成される静電破壊防止装置である。第３の実施形態は第１の実施形態でカスコードトランジスタのエミッタに接続していた静電破壊防止装置７をカレントミラー回路２の２次側トランジスタとスイッチングトランジスタ３の間に接続したものである。

図３をもとに動作を説明する。定電流源１から供給される電流をカレントミラー回路２により増幅し、カスコードトランジスタ５を介して出力端子４に出力する。出力端子４への電流のオン・オフの制御はスイッチングＭＯＳトランジスタ３により行う。

サージ電圧が出力端子４に印加された場合、サージ電荷はカスコードトランジスタ５、カレントミラー回路２の２次側トランジスタを介し、静電破壊防止装置７により吸収される。これにより、スイッチングＭＯＳトランジスタ３の静電破壊を防止することができる。

(第４の実施形態)
図４は本発明の第４の実施形態の半導体装置の構成を示す回路図である。１は定電流源、２はＭＯＳトランジスタで構成されるカレントミラー回路、３は出力電流のオン・オフを制御するスイッチングＭＯＳトランジスタ、４は出力端子、５はカスコードトランジスタ、６は定電圧源、７はＭＯＳトランジスタで構成される静電破壊防止装置である。第４の実施形態は第３の実施形態のバイポーラトランジスタで構成していたカレントミラー回路２をＭＯＳトランジスタにしたものである。

図４の動作は定電流源１から供給される電流をカレントミラー回路２により増幅し、カスコードトランジスタ５を介して出力端子４に出力する。出力端子４への電流のオン・オフの制御はスイッチングＭＯＳトランジスタ３により行う。

また、静電破壊防止装置に静電破壊が起こっていたスイッチングトランジスタと拡散濃度や構造が同じであるＭＯＳトランジスタを用いることで、安定に保護することができる。

以上のように、静電破壊を防止する半導体装置において有用である。

本発明の第１の実施形態に係る半導体装置の構成を示す回路図本発明の第２の実施形態に係る半導体装置の構成を示す回路図本発明の第３の実施形態に係る半導体装置の構成を示す回路図本発明の第４の実施形態に係る半導体装置の構成を示す回路図第１の従来の半導体装置の構成を示す回路図

符号の説明

１定電流源
２カレントミラー回路
３スイッチングＭＯＳトランジスタ
４出力端子
５カスコードトランジスタ
６定電圧源
７静電破壊防止装置

Claims

出力端子と、
前記出力端子に接続されたカスコードトランジスタと、
電流源と、
前記電流源からの電流を流す第１トランジスタと、
前記第１トランジスタとでカレントミラーを構成する第２トランジスタを少なくとも含み、前記カスコードトランジスタとＧＮＤ間に挿入された静電破壊保護対象回路素子群と、
前記静電破壊保護対象回路素子群中の回路素子と、前記カスコードトランジスタ間との配線上のノードに接続された静電破壊防止回路と、
を有する半導体集積回路。
出力端子と、
前記出力端子と一端が接続されたカスコードトランジスタと、
前記カスコードトランジスタの他端からＧＮＤまでの配線中に挿入された静電破壊保護対象回路素子と、
前記カスコードトランジスタから前記静電破壊保護対象回路素子への配線上のノードに接続された静電破壊防止回路と、
を有する半導体集積回路。
トランジスタの第１の端子に固定電圧が与えられトランジスタの第２の端子が出力端子に接続された出力トランジスタと、
前記出力トランジスタの第３の端子とＧＮＤ間に設けられたスイッチングＭＯＳトランジスタと、
前記出力トランジスタの第３の端子と前記スイッチングＭＯＳトランジスタとを接続する配線に一端が接続されて他端が前記ＧＮＤに接続された静電破壊防止回路とを備え、
前記出力トランジスタと前記スイッチングＭＯＳトランジスタと前記静電破壊防止回路とを集積化した半導体集積回路。
前記スイッチングＭＯＳトランジスタが、ソースを前記ＧＮＤに接続し、ドレインを前記トランジスタの第３の端子に接続し、ゲートに信号を供給してスイッチング動作させたことを特徴とする請求項３に記載の半導体集積回路。
前記静電破壊防止回路が、ソース及びゲートを前記ＧＮＤに接続し、ドレインを前記出力トランジスタの第３の端子と前記スイッチングＭＯＳトランジスタの共通接続部に接続したＭＯＳトランジスタを備えたことを特徴とする請求項３に記載の半導体集積回路。
前記ＭＯＳトランジスタと前記静電破壊防止回路とを同じ構造のＭＯＳトランジスタとで構成したことを特徴とする請求項３に記載の半導体集積回路。
前記出力トランジスタの第３の端子と前記スイッチングＭＯＳトランジスタ間にバイポーラトランジスタを挿入接続して、このバイポーラトランジスタのコレクタを前記出力バイポーラトランジスタのエミッタに接続し、エミッタを前記スイッチングトランジスタに接続し、前記静電破壊防止回路をこのバイポーラトランジスタのエミッタと前記スイッチングトランジスタとの共通接続部に接続したことを特徴とする請求項３に記載の半導体集積回路。
前記出力トランジスタの第３の端子と前記スイッチングＭＯＳトランジスタ間にＭＯＳトランジスタを挿入接続して、このＭＯＳトランジスタのドレインを前記出力トランジスタの第３の端子に接続し、ソースを前記スイッチングトランジスタに接続し、前記静電破壊防止回路をこのＭＯＳトランジスタのソースと前記スイッチングトランジスタとの共通接続部に接続したことを特徴とする請求項３に記載の半導体集積回路。
前記静電破壊防止回路が、ソース及びゲートを前記ＧＮＤに接続し、ドレインを前記出力トランジスタの第３の端子と前記スイッチングＭＯＳトランジスタの共通接続部に接続したＭＯＳトランジスタを備えたことを特徴とする請求項７または８に記載の半導体集積回路。